JP2003519912A - エッチング及びアッシングフォトレジスト除去プロセス - Google Patents

エッチング及びアッシングフォトレジスト除去プロセス

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JP2003519912A JP2001550788A JP2001550788A JP2003519912A JP 2003519912 A JP2003519912 A JP 2003519912A JP 2001550788 A JP2001550788 A JP 2001550788A JP 2001550788 A JP2001550788 A JP 2001550788A JP 2003519912 A JP2003519912 A JP 2003519912A
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    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
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    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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Abstract

(57)【要約】 半導体チップからのフォトレジストの除去は、フォトレジストポッピングを引き起こすことなく且つチップ上の他の構造の望ましくないエッチングを引き起こすことなくフォトレジストを除去する方法及びシステムによって向上される。本発明の一実施例によれば、半導体ウェーハの基体上に形成されるフォトレジストマスク層は、基体の一部をエッチングするためのマスクとして使用される。その後、半導体ウェーハがアッシングされるとともに、ポッピングを引き起こし且つウェーハ上に残留物を残すフォトレジスト層の上部が除去される。その後、残存するフォトレジストは、従来の高温アッシング装置内で除去することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して、半導体装置及びその製造に係り、特に、フォトレジスト除
去を向上させるための技術を含む半導体装置及びその製造に関する。
【０００２】
【発明の背景】
近年、半導体産業は技術的な進歩を遂げ、回路の密度及び複雑度を飛躍的に向
上させることができるようになり、また、消費電力及びパッケージサイズを大幅
に減少させることができるようになった。現在の半導体技術は、１秒間に何億命
令という速度で動作する何百万ものトランジスタを比較的小さい空冷式の半導体
デバイスパッケージ内に組み込んでなるシングルチップ・マイクロプロセッサを
可能にしている。このような技術の進歩に伴って、製造プロセスは複雑さを増し
、また、信頼性、速度、半導体ウェーハの密度を含む性能基準も飛躍的に向上し
ている。
【０００３】 半導体ウェーハの製造プロセスが複雑になるにつれて、また、そのようなウェ
ーハに関する製品性能基準が増大するにつれて、これらのウェーハの製造方法が
益々重要になってくる。個々のチップの機能を確保することは無論のこと、バッ
チ単位のチップが一貫して実現されて性能基準を満たすことも重要である。また
、技術が進歩するにつれて、製造コストが増大し、ハイテクウェーハが増加する
。ウェーハの製造コストが増大すると、ウェーハに欠陥がある場合、大きな損失
を伴うことになり、また、修理又は廃棄を余儀なくされる。
【０００４】 半導体ウェーハの処理中に基体除去のために使用される１つの一般的な方法は
、プラズマエッチングである。１つの特定の適用は、ウェーハの基体上にフォト
レジストパターンを形成するとともに、プラズマエッチングに伴なうパターンを
使用してウェーハ構造を形成することを含んでいる。プラズマエッチング処理中
、フォトレジストは、激しいイオンの衝突に晒されるとともに、それ自体、エッ
チングの化学反応に晒される。フォトレジストがこのような状態に晒されると、
フォトレジストの上側の層が硬いクラスト層に変化する可能性がある。変形させ
られた層を有するこのフォトレジストが従来の高温アッシング装置内に置かれる
と、クラスト層と変化していない下側のフォトレジストとの間の応力差（高温に
よって引き起こされる）によって、クラスト層のポッピングが引き起こされる。
フォトレジストにポッピングが生じると、剥ぎ取ることが非常に困難となり、ウ
ェーハ上に残留物が残る場合がある。
【０００５】 アッシングの化学反応にＣＦ４やＮ２／Ｈ２を付加するといった非常に攻撃的
なアッシング処理や、ＨＦディップの付加といった非常に攻撃的なウェットスト
リップ処理は、ポッピングレジストを除去するために使用されてきた。しかしな
がら、非常に攻撃的なアッシング処理やウェットストリップ処理により、ウェー
ハ上において望ましくない他の構造体のエッチングが引き起こされる。レジスト
の残留物は、これがウェーハ上に残っていると、その後のエッチング工程又はＨ
Ｆを基本とするウェットストリップ工程におけるマスクとして作用する可能性が
ある。フォトレジストのポッピングに関連するこれらの問題及び他の問題により
、信頼できる高性能半導体ウェーハを一貫して製造することができなくなる。
【０００６】
【発明の概要】
本発明は、半導体ウェーハからのフォトレジストの除去に関し、多くの実施形
態及び用途で具現化されるが、その幾つかを以下に要約する。
【０００７】 本発明の一実施例においては、半導体ウェーハの基体上にフォトレジスト層が
形成され、基体がエッチングされる。エッチング後、フォトレジストのクラスト
層のポッピングを引き起こさない十分低い温度でウェーハがアッシングされる。
フォトレジスト層の上側部分すなわちクラスト層が除去されると、従来のアッシ
ング処理により残存部分を除去することができる。チップを従来のようにアッシ
ングする前にフォトレジスト層の上側部分を除去することにより、エッチング工
程中に硬化するフォトレジスト層の部位が存在しなくなり、フォトレジストポッ
ピングの不利な作用が低減又は排除される。
【０００８】 本発明の他の実施例においては、プラズマエッチング処理と同じ装置内で、フ
ォトレジストのクラスト層の除去が連続的に行なわれる。プラズマエッチング装
置は、一般に、フォトレジストのクラスト除去に必要な温度と同じ低い温度で動
作する。プラズマエッチング装置は、基体をエッチングするためのマスクとして
フォトレジストを使用するために配置される。基体がエッチングされた後、最初
のアッシング工程は、フォトレジスト層の上側部分を除去し且つフォトレジスト
のポッピングを抑制できる十分低い温度で半導体チップをアッシングするように
なっている。その後、フォトレジストの残存部分を除去するために、従来の高温
アッシング装置内で第２のアッシング工程が行なわれる。
【０００９】 本発明の前記要約は、本発明の図示された各実施例又は総ての実施形態を説明
することを意図したものではない。これらの実施例は、以下の図面及び詳細な説
明で特に具体的に例示されている。
【００１０】 添付図面を参照しつつ、以下の本発明の様々な実施例に関する詳細な説明を考
慮すれば、本発明を完全に理解することができる。
【００１１】 本発明は様々な修正及び変形が可能であるが、以下では、その特徴的な部分に
ついて図面を例にとって詳細に説明することにする。しかしながら、本発明がこ
こに記載された特定の実施例に限定されないことは言うまでもない。逆に言うと
、本発明は、添付の請求の範囲によって規定されるように、本発明の技術的思想
及び範囲内に含まれる総ての変形例、等価物、代替物を網羅している。
【００１２】
【発明の実施の形態】
本発明は、様々な異なるタイプの半導体デバイスに適用できると考えられ、ま
た、略垂直な側壁を有する構造体を必要とし又はその構造体によって利益を得る
デバイスに特に適している考えられる。本発明は、そのようなデバイスに必ずし
も限定されないが、本発明の様々な特徴は、以下の様々な実施例に関する検討を
通じて理解することができる。
【００１３】 本発明の実施例に関連して、半導体チップの基体をエッチングするために従来
のエッチングガスを供給する際に、このエッチングガスにヘリウム等の不活性ガ
スを加えると、エッチングプロセス中に基体に形成される構造体の側壁形態を向
上させることができることが分かった。また、不活性ガスは、チップ内に位置す
る酸化物等の材料に対する良好な選択的エッチングを維持しつつ、前記側壁形態
を向上させる。
【００１４】 本発明の実施例においては、薄い酸化物を覆って形成される基体を有する半導
体チップがエッチングされる。図１は、薄いゲート酸化膜層１１０を覆って形成
された基体１２０と、基体１２０の一部位１４０の上側に形成されるマスク１３
０とを有するそのようなチップ１００を示している。例えば、基体は、ポリシリ
コン又はアモルファスシリコン等のゲート材料を含んでいる。１つの特定の実施
形態において、基体は、基体１２０上を覆う反射防止膜を有している。
【００１５】 図２は、エッチングされている図１のチップ１００を示している。エッチング
ガス２１０及び不活性ガス２２０からプラズマ２３０が形成され、その後、プラ
ズマ２３０が基体１２０に供給される。エッチングガス２１０は、例えば、複数
のガスを含んでいても良い。エッチングガス及び不活性ガスは、エッチングの高
い選択性を維持しながら、マスクされた部位１４０において略垂直な側壁形態２
５０を実現できる十分なプラズマパワーと、プラズマが供給される際の十分なエ
ッチング圧力とを与える。一実施形態においては、約５乃至１００ｍＴｏｒｒの
エッチング圧力、約５０乃至４００Ｗのプラズマ電源（プラズマ密度を制御する
ため）、約１０乃至２００Ｗのプラズマバイアス電力（イオンに供給されるエネ
ルギを制御するため）により、略垂直な側壁を実現するのに適した状態が与えら
れる。
【００１６】 マスク１３０は基体の部位１４０をマスクし、残りの基体部分が図３に示され
るようにエッチングされる。その結果、基体のマスクされた部位１４０から形成
された構造体３４０は、略垂直な側壁３５０を有している。一実施形態において
、薄い酸化膜層１１０に対するエッチングガスの選択性は、不活性ガスの存在下
で、極めて良好である。この極めて良好な選択性により、薄い酸化膜層１１０を
エッチングすることなく構造体３４０を形成することができる。これにより、そ
れほど高い選択性が要求されないエッチングプロセスに関連付けられたマイクロ
トレンチング等の問題の有害な作用を低減することができる。また、不活性ガス
は、側壁上の堆積物を除去することにより、結果として形成された構造体を向上
させることができる。
【００１７】 チップに対するエッチングガス及び不活性ガスの供給は、様々な方法によって
行なうことができる。例えば、一実施形態においては、チップ１００がエッチン
グチャンバ内に配置され、エッチングチャンバにガスが供給されることによって
、ガスがチップに供給される。エッチングガス２１０は、例えば、高選択Ｓｉ／
ＳｉＯ２エッチングプロセスで使用される一般的なエッチングガスの化学的性質
を有していても良い。ヘリウムは、不活性ガスとして供給することができるとと
もに、チップをエッチングするために高選択Ｓｉ／ＳｉＯ２エッチングの化学的
性質を伴って使用することができる。一実施形態においては、ヘリウムが約２５
乃至５００ｓｃｃｍの流量で供給される。他の実施形態においては、ヘリウムが
少なくとも約５００ｓｃｃｍの流量で供給される。更なる他の実施形態において
、不活性ガス及びエッチングガスは、チップに供給される前に混合される。
【００１８】 図３に示されるように、結果として形成された構造体３４０の側壁３５０は、
略垂直な形態で示されている。一実施形態において、形成された側壁は、少なく
とも約８５°の角度θをなしている。また、他の実施形態において、角度θは約
９０°である。結果として形成されたこの構造体３４０は、テーパ状の形態を成
す側壁を上回る向上された性能を垂直側壁が示しているため、有益である。図１
乃至図３には構造体３４０が１つだけ示されているが、このような構造体がチッ
プ上に複数形成されてもよい。また、チップは、同様の方法で形成された構造体
をその一部又は全部に有するチップを複数有する半導体ウェーハの一部であって
もよい。
【００１９】 以上説明したようにエッチングガス及び不活性ガスの混合ガスを使用して形成
された構造体は、半導体デバイスの製造及びプロセスにおける様々な用途に使用
することができる。例えば、図３の構造体３４０は、トランジスタに関連して使
用されるゲートを有していてもよい。一実施形態において、薄い酸化膜１１０が
ゲート酸化膜であり、チップ１００は、ゲート付近にソース・ドレイン領域等の
構造体を有している。本発明は、特にサブミクロン深さのゲート構造の形成にお
いて有益である。例えば、一実施形態においては、約０．２ミクロンよりも狭い
幅を有するゲートが形成される。他の実施形態においては、約０．１５ミクロン
の幅を有するゲートが形成される。更なる他の実施形態においては、約０．１５
ミクロンよりも狭い幅を有するゲートが形成される。
【００２０】 図４は、本発明の他の実施例に係る半導体チップ製造プロセス例のフローチャ
ートである。ブロック４１０では、半導体チップ上に薄い酸化膜層が形成される
。酸化膜層が形成された後、ブロック４２０で、ポリシリコン又はアモルファス
シリコンを含むゲート材料等の基体が酸化膜上に形成される。ブロック４３０で
、基体上にマスク材料がパターン形成され、その後、ブロック４４０で、エッチ
ングチャンバ内にチップが配置される。マスクは、例えばチップ上に一又は複数
のゲート構造を形成するためにパターン形成されても良い。ブロック４５０で、
チャンバ内が真空引きされ、ブロック４６０で、エッチングガス及び不活性ガス
がエッチングチャンバに供給されて、プラズマが形成される。一実施形態におい
ては、不活性ガスを加えている間、エッチング圧力が略一定に維持される。プラ
ズマは、エッチングされないマスクされた構造体上に略垂直な側壁形態を形成す
るように、マスクされていない基体に対して異方性エッチングを施す。薄い酸化
膜層がほとんどエッチングされることなく又は全くエッチングされることなく、
マスクされていない基体がエッチングされる。エッチングが完了すると、ブロッ
ク４７０で、チップからマスク材料が取り除かれる。また、その後、選択的に、
チップがアニール処理され、あるいは、他の方法で処理されてもよい。
【００２１】 本発明の更なる他の実施例においては、半導体チップが製造される。このチッ
プは、略垂直な少なくとも１つの側壁と、側壁の下にある薄い酸化膜とを有する
ゲート構造を含んでいる。ゲート構造は、構造体上にマスクをパターン形成する
とともに、不活性ガスの存在下で高選択エッチングガスを用いて構造体をエッチ
ングすることにより形成される。不活性ガスは、エッチングガスの選択性を低下
させることなく、略垂直な側壁の形成を容易にする。この方法によって形成され
たゲート形態は略垂直な側壁を有しており、また、高選択エッチングプロセスを
使用して維持していることから、薄い酸化膜層はエッチングされない。
【００２２】 複数の特定の実施例に関して本発明を説明してきたが、当業者であれば分かる
ように、以下の請求の範囲に記載される本発明の技術的思想や範囲を逸脱するこ
となく、本発明を変形できることは言うまでもない。
【図面の簡単な説明】
【図１】 本発明の一実施例に関連して使用され、フォトレジストの堆積及びエッチング
プロセスが施される半導体チップである。
【図２】 本発明の一実施例に関し、第１のアッシングプロセスが施される図１の半導体
チップを示している。
【図３】 本発明の他の実施例に関し、半導体ウェーハをエッチングするとともに第１の
アッシングプロセスを連続的に行うための装置である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA14 BA03 CA04 DA22 DB26 5F046 MA12 MA17

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基体と前記基体上に形成されるフォトレジスト層とを有する半導体チップをエ
    ッチングする方法であって、 基体をエッチングすることと、 フォトレジスト層の上部を除去してフォトレジストポッピングを抑制するため
    に十分低い温度で半導体チップをアッシングすることと、 を備えていることを特徴とする方法。
  2. 【請求項２】 その後、フォトレジスト層の残存部分を除去するために十分高い第２の温度で
    半導体ウェーハをアッシングすることを更に備えていることを特徴とする請求項
    １に記載の方法。
  3. 【請求項３】 前記その後のアッシングは、フォトレジスト層の上部を除去した後、約２５０
    ℃乃至約３００℃の温度で行なわれることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 前記基体のエッチングは、エッチング装置の使用を含んでおり、エッチング装
    置内に半導体ウェーハを配置した状態でアッシングが行なわれることを特徴とす
    る請求項１に記載の方法。
  5. 【請求項５】 前記基体のエッチングは、エッチング装置の使用を含んでおり、エッチング装
    置外部でアッシングが行なわれることを特徴とする請求項１に記載の方法。
  6. 【請求項６】 前記アッシングは、アッシング装置内で行なわれることを特徴とする請求項１
    に記載の方法。
  7. 【請求項７】 半導体ウェーハは、最初に、アッシング装置内で低温でアッシングされ、その
    後、前記後のアッシングにおいて、約２５０℃乃至約３００℃の温度まで加熱さ
    れることを特徴とする請求項３に記載の方法。
  8. 【請求項８】 前記エッチング装置は上側電極と下側電極とを有し、下側電極は約２０℃の温
    度であることを特徴とする請求項４に記載の方法。
  9. 【請求項９】 前記エッチング装置は上側電極と下側電極とを有し、前記アッシングは、圧力
    が約２００ｍＴｏｒｒ、上側電極が４００Ｗ ＲＦ、下側電極が２００Ｗ ＲＦ
    、酸素流量が約７０ｓｃｃｍ、下側電極の温度が約２０℃の状態下で、約２０秒
    間アッシングすることを含んでいることを特徴とする請求項４に記載の方法。
  10. 【請求項１０】 前記アッシングは、約１００℃よりも低い温度で行なわれることを特徴とする
    請求項１に記載の方法。
  11. 【請求項１１】 前記アッシングは、約２０℃の温度で行なわれることを特徴とする請求項１に
    記載の方法。
  12. 【請求項１２】 前記アッシングは、プラズマエッチングプロセス中に形成されるフォトレジス
    トのクラスト層の除去を含むことを特徴とする請求項１に記載の方法。
JP2001550788A 1999-12-30 2000-12-29 エッチング及びアッシングフォトレジスト除去プロセス Pending JP2003519912A (ja)

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