KR20010063711A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR20010063711A
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소홍선
이상화
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박종섭
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    • H01—ELECTRIC ELEMENTS
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 기판의 메인 다이 부분에 캐패시터를 형성하고 층간 절연막을 형성한 후 평탄화할 때, 메인 다이와 웨이퍼 에지 더미 다이의 단차로 인하여, 캐패시터의 상부전극이 노출되는 문제점을 해결하기 위하여, 하부전극을 정의하는데 사용하는 코아 산화막 제거시 웨이퍼 에지 더미 다이측의 코아 산화막을 일정 폭으로 잔류시키므로써, 메인 다이와 웨이퍼 에지 더미 다이 간의 단차를 완화시킬 수 있도록 한 반도체 소자의 제조방법이 개시된다.

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 웨이퍼 메인 다이(main die)와 웨이퍼 에지 더미 다이(dummy die)의 단차를 완화하기 위한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 실린더형의 캐패시터를 제조할 때 웨이퍼 에지 더미 다이(wafer edge dummy die)에서는 캐패시터의 제조후 코아 산화막(core oxide lime) 제거시 캐패시터의 하부전극이 떨어져 나가 디펙트(defect)를 유발시키는 원인이 된다. 도 1을 참조하여 설명하면 다음과 같다.
도 1은 웨이퍼 에지 더미 다이에 캐패시터가 형성된 상태를 설명하기 위해 도시한 도면이다.
하부구조가 형성된 기판(10) 상에 제 1층간 절연막(11)을 형성하고 캐패시터 콘택 플러그를 형성한 다음, 메인 다이(A) 및 웨이퍼 에지 더미 다이(B)에 실린더 구조의 하부전극(12)을 형성한다. 그런데, 웨이퍼 메인 다이(A) 뿐만 아니라 웨이퍼 에지 더미 다이(B)에도 실린더 구조의 하부전극을 형성하게 되면, 웨이퍼 에지 더미 다이(B)에 형성된 하부전극이 하부층으로부터 떨어져 나와(13) 디펙트를 유발하게 된다.
그러므로 메인 다이(A)의 코아 산화막을 패터닝하여 실린더 구조를 만들 때 웨이퍼 에지 더미 다이(B)측에 형성된 코아 산화막은 패터닝하지 않고 그대로 남겨두게 된다.
도 2a 내지 2d는 종래 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a는 하부전극이 형성된 기판(20) 상에 제 1 층간 절연막(21)을 형성하고 캐패시터 콘택을 형성한 다음, 전체구조 상에 코아 산화막(22)을 형성하고, 웨이퍼 에지 더미 다이(B)를 포토레지스트막(도시하지 않음)으로 덮은 상태에서 메인 다이(A) 부분의 코아 산화막(22)만을 패터닝하여 실린더 구조의 하부전극(23)이 형성된 상태를 나타낸다. 이후, 웨이퍼 에지 더미 다이(B) 상의 포토레지스트막을 제거한다. 이와 같이 하게 되면, 웨이퍼 에지 더미 다이(B)에서는 캐패시터가 형성되지 않고, 코아 산화막(22)이 초기두께만큼 넓은 지역에 남아 있게 된다.
도 2b는 코아 산화막(22)을 제거한 후, 메인 다이(A)의 하부전극(23) 상에 유전체막(도시되지 않음) 및 상부전극(24)을 형성하여 캐패시터가 형성된 상태를 도식화한 것이다.
도 2c는 메인 다이(A) 및 웨이퍼 에지 더미 다이(B) 상에 제 2 층간 절연막(25)을 형성한 상태를 나타내는 소자의 단면도로서, 웨이퍼 에지 더미 다이(B)의 코아 산화막(22)이 모두 제거된 상태이기 때문에, 메인 다이(A)와 웨이퍼 에지 다이(B) 간에는 캐패시터 높이 만큼의 단차가 발생한 것으로 알 수 있다.
도 2d는 화학적 기계적 연마(CMP) 공정으로 제 2 층간 절연막(25)을 연마한 후의 소자의 단면도이다. CMP 공정후의 프로파일은 초기 단차의 영향을 많이 받는다. 즉, 초기 단차가 클수록, 패턴 사이의 간격이 넓을수록 연마량이 증가하게 된다. 이러한 연마공정 특성으로 웨이퍼 에지 더미 다이(B)와 인접한 매인 다이(A) 단부에서 연마량이 많아 상부전극이 노출(26 부분)될 수 있으며, 메탈 콘택 깊이가 불균일하게 되어 소자의 수율을 저하시키는 문제점이 있다.
따라서, 본 발명은 코아 산화막 제거시 웨이퍼 에지 더미 다이의 코아 산화막을 부분적으로 제거하므로써 메인 다이와 웨이퍼 에지 더미 다이와의 단차를 완화시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 메인 다이 및 웨이퍼 에지 더미 다이가 정의되고 하부구조가 형성된 기판이 제공되는 단계; 상기 메인 다이 및 웨이퍼 에지 더미 다이를 포함하는 전체구조 상에 코아 산화막을 형성하고, 상기 메인 다이의 코아 산화막을 패터닝하여 실린더 구조를 만든 다음 하부전극 재료를 형성하고 연마하여 하부전극을 형성하는 단계; 상기 웨이퍼 에지 더미 다이의 선택된 부분에 포토레지스트 패턴을 형성하는 단계; 노출된 상기 코아 산화막을 제거하고 상기 포토레지스트 패턴을 제거하는 단계; 상기 메인 다이에 형성된 하부전극 상에 유전체막 및 상부전극을 형성하여 캐패시터가 완성되는 단계; 및 상기 캐패시터가 형성된 메인 다이 및 웨이퍼 에지 더미 다이를 포함하는 전체구조 상에 제 2 층간 절연막을 형성하고 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 웨이퍼 에지 더미 다이에 캐패시터가 형성된 상태를 설명하기 위해 도시한 도면.
도 2a 내지 2d는 종래 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도.
도 3a 내지 3e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 4a 내지 4d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
10, 20, 30, 40 : 기판 21, 31, 41 : 제 1 층간 절연막
12 : 하부전극 22, 32, 42 : 코아 산화막
23, 33, 43 : 하부전극 24, 36, 45 : 상부전극
25, 37, 46 : 제 2 층간 절연막
35 : 제 1 포토레지스트 패턴 44 : 제 2 포토레지스트 패턴
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3a 내지 3e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a에 도시된 바와 같이, 하부구조가 형성된 기판(30) 상에 제 1 층간 절연막(31)을 형성하고, 캐패시터 콘택을 형성한다. 이후, 메인 다이(A) 및 웨이퍼 에지 더미 다이(B)를 포함하는 전체구조 상에 코아 산화막(32)을 형성한다. 다음에, 메인 다이(A)의 단부로부터 웨이퍼 에지 더미 다이(B)를 포함하는 전체구조 상에 포토레지스트막(도시하지 않음)을 형성하고, 노출된 메인 다이(A)의 코아 산화막(32)을 패터닝하여 실린더 구조를 만든 다음 하부전극 재료를 형성하고 연마하여 하부전극(33)을 형성한다. 코아 산화막(32) 패터닝시 메인 다이(A) 단부로부터 웨이퍼 에지 더미 다이(B)는 포토레지스트막에 의해 덮여져 있으므로 웨이퍼 에지 더미 다이(B) 부분에는 하부전극이 형성되지 않는다.
도 3b는 웨이퍼 에지 더미 다이(B)의 선택된 부분에 제 1 포토레지스트 패턴(35)을 형성한 상태를 나타낸다. 제 1 포토레지스트 패턴(35)은 메인 다이(A)와 웨이퍼 에지 더미 다이(B)의 경계에서 수십 ㎛ 내지 수천 ㎛ 이격되도록 형성한다. 이와 같이 제 1 포토레지스트 패턴(35)을 메인 다이(A)로부터 이격되도록 형성하는 것은 이후, 제 2 층간 절연막의 연마 공정시 과소 연마를 방지하기 위한 것이다.
도 3c는 노출된 코아 산화막(32)을 제거한 후 제 1 포토레지스트 패턴(35)을 제거한 상태를 나타낸다.
도 3d는 메인 다이(A)에 형성된 하부전극(33) 상에 유전체막(도시하지 않음) 및 상부전극(36)을 형성하고, 메인 다이(A) 및 웨이퍼 에지 더미 다이(B)를 포함하는 전체구조 상에 제 2 층간 절연막(37)을 형성한 상태를 나타낸다. 도시된 것과 같이, 제 2 층간 절연막(37) 형성 후, 웨이퍼 에지 더미 다이(B)에 코아 산화막(32)이 남아 있기 때문에 단차가 발생하지 않은 것을 알 수 있다.
도 3e는 화학적 기계적 연마(CMP) 공정으로 제 2 층간 절연막(37)을 평탄화한 상태를 나타낸다.
도 4a 내지 4d는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 4a는 하부구조가 형성된 기판(40) 상에 제 1 층간 절연막(41)을 형성하고, 캐패시터 콘택을 형성한다. 이후, 메인 다이(A) 및 웨이퍼 에지 더미 다이(B)를 포함하는 전체구조 상에 코아 산화막(42)을 형성한다. 다음에, 메인 다이(A)의 단부로부터 웨이퍼 에지 더미 다이(B)를 포함하는 전체구조 상에 포토레지스트막(도시하지 않음)을 형성하고, 노출된 메인 다이(A)의 코아 산화막(42)을 패터닝하여 실린더 구조를 만든 다음 하부전극 재료를 형성하고 연마하여 하부전극(43)을 형성한다. 코아 산화막(42) 패터닝시 메인 다이(A) 단부로부터 웨이퍼 에지 더미 다이(B)는 포토레지스트막에 의해 덮여져 있으므로 웨이퍼 에지 더미 다이(B) 부분에는 하부전극이 형성되지 않는다.
이후, 웨이퍼 에지 더미 다이(B)의 선택된 부분에 제 2 포토레지스트 패턴(44)을 형성한다. 제 1 포토레지스트 패턴(44)은 메인 다이(A)와 웨이퍼 에지 더미 다이(B)의 경계 부분에 수십 ㎛ 내지 수천 ㎛ 의 폭으로 형성한다.
도 4b는 노출된 코아 산화막(42)을 제거한 후 제 2 포토레지스트 패턴(44)을 제거한 상태를 나타낸다.
도 4c는 메인 다이(A)에 형성된 하부전극(43) 상에 유전체막(도시하지 않음) 및 상부전극(45)을 형성하고, 메인 다이(A) 및 웨이퍼 에지 더미 다이(B)를 포함하는 전체구조 상에 제 2 층간 절연막(46)을 형성한 상태를 나타낸다. 도시된 것과 같이, 제 2 층간 절연막(46) 형성 후, 웨이퍼 에지 더미 다이(B)에 코아 산화막(32)이 남아 있기 때문에 단차가 발생하지 않은 것을 알 수 있다.
도 4d는 화학적 기계적 연마(CMP) 공정으로 제 2 층간 절연막(46)을 평탄화한 상태를 나타낸다.
이와 같이, 웨이퍼 에지 더미 다이(B)의 코아 산화막을 일정 넓이만큼 잔류시키므로써 후속 층간 절연막 연마시 웨이퍼 에지 더미 다이(B)와 인접한 메인 다이(A)가 과도연마되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 메인 다이와 웨이퍼 에지 더미 다이 간의 단차를 완화시키므로써, 후속 연마공정시 메인 다이에 형성된 캐패시의 상부전극이 노출되는 것을 방지할 수 있다. 또한, 후속 공정에서 메탈 콘택 깊이의 균일성을 향상시킬 수 있어, 메탈 콘택 식각시 공정 마진을 확보할 수 있다.

Claims (3)

  1. 메인 다이 및 웨이퍼 에지 더미 다이가 정의되고 하부구조가 형성된 기판이 제공되는 단계;
    상기 메인 다이 및 웨이퍼 에지 더미 다이를 포함하는 전체구조 상에 코아 산화막을 형성하고, 상기 메인 다이의 코아 산화막을 패터닝하여 실린더 구조를 만든 다음 하부전극 재료를 형성하고 연마하여 하부전극을 형성하는 단계;
    상기 웨이퍼 에지 더미 다이의 선택된 부분에 포토레지스트 패턴을 형성하는 단계;
    노출된 상기 코아 산화막을 제거하고 상기 포토레지스트 패턴을 제거하는 단계;
    상기 메인 다이에 형성된 하부전극 상에 유전체막 및 상부전극을 형성하여 캐패시터가 완성되는 단계; 및
    상기 캐패시터가 형성된 메인 다이 및 웨이퍼 에지 더미 다이를 포함하는 전체구조 상에 제 2 층간 절연막을 형성하고 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 상기 메인 다이와 웨이퍼 에지 더미 다이의 경계로부터 수십 ㎛ 내지 수천 ㎛ 이격되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 상기 메인 다이와 웨이퍼 에지 더미 다이의 경계로부터 상기 웨이퍼 에지 더미 다이측으로 수십 ㎛ 내지 수천 ㎛ 의 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US9659940B2 (en) 2015-09-10 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

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US9659940B2 (en) 2015-09-10 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

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