JP2006196839A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、第1の層間絶縁膜11内に設けられた複数の溝部12の表面を覆う下部電極13と、下部電極13の上を覆う容量絶縁膜14と、容量絶縁膜14を挟んで複数の下部電極の上方を覆う上部電極15とを備えている。上部電極15には、クラック17a、溝17bまたは凹部17cといった応力緩衝部17が設けられている。
【選択図】図1
Description
以下に、本発明の第1の実施形態に係る半導体装置について図面を参照しながら説明する。
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。なお、本実施形態では、第1の実施形態で述べた半導体装置を形成する方法について説明する。
以下に、本発明の第3の実施形態に係る半導体装置の製造方法について、再度図2(a)〜(g)を再度参照しながら説明する。
なお、上述の実施形態では、下部電極13がシリコン膜である場合について説明したが、本発明では、下部電極13が金属膜やTiN膜であっても同様の効果を得ることができる。
11 第1の層間絶縁膜
12 溝部
13 下部電極
13a シリコン膜
14 容量絶縁膜
15 上部電極
15a TiN膜
16 第2の層間絶縁膜
17 応力緩衝部
17a クラック
17b 溝
17c 凹部
18 下地
21 半導体基板
22 ゲート絶縁膜
23 ゲート電極
24 層間絶縁膜
25 金属プラグ
31 半導体基板
32 ゲート絶縁膜
33 ゲート電極
Claims (10)
- キャパシタを有する半導体装置であって、
上記キャパシタは、
複数の下部電極と、
上記複数の下部電極のそれぞれの上に形成された容量絶縁膜と、
上記容量絶縁膜を挟んで複数の上記下部電極の上方を覆い、応力緩衝部を有する上部電極とを備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
上記応力緩衝部は、クラック、溝または凹部であることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
複数の溝が設けられた絶縁膜をさらに備え、
上記複数の下部電極のそれぞれは、上記複数の溝のそれぞれにおける表面を覆い、
上記上部電極は、上記複数の溝の外部における上記絶縁膜の上方も覆っていることを特徴とする半導体装置。 - 請求項3に記載の半導体装置であって、
上記応力緩衝部は、上記上部電極のうち上記複数の溝の外部を覆う部分に設けられていることを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置であって、
上記容量絶縁膜はTaOxを含み、上記下部電極はTiNを含むことを特徴とする半導体装置。 - キャパシタを有する半導体装置の製造方法であって、
複数の下部電極を形成する工程(a)と、
上記複数の下部電極のそれぞれを覆う容量絶縁膜を形成する工程(b)と、
上記容量絶縁膜を挟んで上記複数の下部電極の上方を覆い、応力緩衝部を有する上部電極を形成する工程(c)とを備えることを特徴とする半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法であって、
上記工程(a)の前に、絶縁膜に複数の溝を形成する工程(d)をさらに備え、
上記工程(a)では、上記複数の溝におけるそれぞれの表面に上記複数の下部電極のそれぞれを形成し、
上記工程(c)では、上記複数の溝の外部における上記絶縁膜の上方にも上記上部電極を形成することを特徴とする半導体装置の製造方法。 - 請求項6または7に記載の半導体装置の製造方法であって、
上記工程(c)では、膜厚が40nm以上の上記上部電極を形成することを特徴とする半導体装置の製造方法。 - 請求項6〜8のうちいずれか1項に記載の半導体装置の製造方法であって、
上記工程(c)では、500℃以上の温度で上記上部電極を形成することを特徴とする半導体装置の製造方法。 - 請求項6〜9のうちいずれか1項に記載の半導体装置の製造方法であって、
上記容量絶縁膜はTaOxを含み、上記下部電極はTiNを含むことを特徴とする半導体装置の製造方法。
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