JP2007142053A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減することにより、容量絶縁膜の劣化を抑制する。
【解決手段】溝部１２内に形成された下部電極１３と、下部電極１３の上を覆う容量絶縁膜１４と、容量絶縁膜１４を挟んで複数の下部電極１３を覆う上部電極１５とを備え、上部電極１５には、開口部である応力緩衝部１７が形成されている。応力緩衝部１７である開口部は、上部電極１５の上にマスクを形成してエッチングを行うことにより形成されている。
【選択図】図１

Description

本発明は、キャパシタを有する半導体装置とその製造方法に関するものであり、特に、コンケーブ型のＤＲＡＭキャパシタを有する半導体装置とその製造方法に関する。
近年、ますます微細化が要求されるＤＲＡＭにおいては、十分な電荷保持特性を確保するために、キャパシタ部の容量絶縁膜に、高誘電率を有する金属酸化膜、特に、ＴａＯx膜を用いる方法が注目されている（例えば、特許文献１参照）。
容量絶縁膜としてＴａＯx膜を、下部電極としてＳｉを主成分とする材料を用いた場合には１５〜２０の比誘電率を確保することができる。一方、容量絶縁膜としてＴａＯx膜を、下部電極として金属膜を用いた場合には最大で５０といった比誘電率を確保することが可能となる。このように、ＴａＯx膜を容量絶縁膜として用いた場合には、ＳｉＯ2膜やＯＮ膜（ＳｉＯ2膜とＳｉＮx膜の積層膜）を容量絶縁膜として用いた場合と比較して、同一キャパシタ面積において３倍以上のキャパシタ容量を確保することができる。
さらに、ＴａＯx膜は、４００℃〜５００℃といった低温領域での熱ＣＶＤ法によって成膜することが可能であるため、他素子への熱的ダメージが低減できることでも有効とされている。
一般に、ＴａＯx膜を容量絶縁膜として用いる場合には、上部電極として、容量絶縁膜の特性を劣化させる有機物を含まない材料で成膜が可能なＴｉＮ膜が選択されている。通常、ＴｉＮ膜は、ＴｉＣｌ4とＮＨ3を主成分とする材料を用いて熱ＣＶＤ法により成膜される。ＴｉＮ膜も４００℃〜６００℃の温度域で成膜可能なため、ＴｉＮ膜の形成によって、容量絶縁膜であるＴａＯx膜やトランジスタ等の他素子の特性を劣化させるおそれがないという特徴がある。
特開平１１−０２６７１２号公報
しかしながら、ＴａＯx膜からなる容量絶縁膜と、ＴｉＮ膜からなる上部電極とを有するＤＲＡＭキャパシタでは、ＴｉＮ膜中に発生する応力がＴａＯx膜にかかるという不具合が生じていた。以下に、図面を参照しながら具体的に説明する。図６（ａ）は、従来のＤＲＡＭキャパシタの概略構成を示す断面図である。
図６（ａ）に示すように、従来のＤＲＡＭキャパシタ１００は、第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１の一部に設けられた複数の溝部１０２と、それぞれの溝部１０２の表面上に設けられたシリコン膜からなる下部電極１０３と、下部電極１０３の表面上に設けられたＴａＯx膜からなる容量絶縁膜１０４と、容量絶縁膜１０４の上を覆うＴｉＮ膜からなる上部電極１０５と、上部電極１０５の上を覆う第２の層間絶縁膜１０６とを備えている。容量絶縁膜１０４および上部電極１０５は、複数の溝部１０２の表面上から、溝部１０２の外部における第１の層間絶縁膜１０１の上に亘って設けられている。
図６（ｂ）は、図６（ａ）に示す構造のうち、第１の層間絶縁膜１０１の上において容量絶縁膜１０４と上部電極１０５とが積層されている部分（図６（ａ）において破線で囲む部分）を拡大して示す断面図である。図６（ｂ）に示すように、第１の層間絶縁膜１０１、容量絶縁膜１０４および上部電極１０５は、互いに接触して積層される。
図６（ｃ）は、複数のＤＲＡＭキャパシタ１００が配列するＤＲＡＭアレイ領域の概略構成を示す平面図である。図６（ｃ）に示すように、ＤＲＡＭキャパシタ１００は縦方向および横方向にマトリクス状に配置し、例えば、数１０ｋ個から１Ｇ個まで１つのアレイにレイアウトされる。この構成において、上部電極１０５は、複数の溝部１０２を覆うように大面積で形成される。このように大面積の上部電極１０５が形成された場合には、上部電極１０５自体が有する応力が大きくなり、特定のＤＲＡＭキャパシタに応力が集中するといった不具合が生じてしまう。
図６（ｄ）は、ＤＲＡＭキャパシタ１００とその周囲にかかる応力の状態を示す図である。図６（ｄ）に示すように、溝部１０２の外部における第１の層間絶縁膜１０１の上において、上部電極１０５内に応力が特に集中する。この応力が容量絶縁膜１０４に及ぶと、容量絶縁膜１０４のリーク電流特性および電荷保持特性の劣化が起こる。リーク電流特性や電荷保持特性といった初期特性の劣化は、絶縁破壊の起こりやすさといった長期信頼性の悪化をも引き起こす。なお、このような応力の発生は、上部電極の膜厚が４０ｎｍ以上になると、特に顕著となる。
本発明の目的は、ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減する手段を講ずることにより、容量絶縁膜の劣化を抑制することを目的とする。
本発明の一態様の半導体装置は、キャパシタを有する半導体装置であって、上記キャパシタは、複数の下部電極と、上記複数の下部電極のそれぞれの上に形成された容量絶縁膜と、上記容量絶縁膜を挟んで複数の上記下部電極の上方を覆い、応力緩衝部である開口部を有する上部電極とを備える。
本発明の半導体装置では、上部電極内に発生する応力が応力緩衝部によって緩和される。そのため、上部電極から容量絶縁膜にかかる応力を低減することができる。これにより、容量絶縁膜においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
本発明の一態様の半導体装置は、複数の溝が設けられた絶縁膜をさらに備え、上記複数の下部電極のそれぞれは、上記複数の溝のそれぞれにおける表面を覆い、上記上部電極は、上記複数の溝の外部における上記絶縁膜の上方も覆っていてもよい。このように、コンケーブ型のキャパシタにおいては、上部電極の面積が大きくなるほど上部電極内に発生する応力が大きくなるため、応力緩衝部を形成することが特に効果的である。
本発明の一態様の半導体装置において、上記応力緩衝部は、上記上部電極のうち上記複数の溝の外部を覆う部分に設けられていることが好ましい。上部電極のうち複数の溝の外部を覆う部分、つまり絶縁膜の上面を覆う部分には応力が集中しやすいため、この部分に応力緩衝部があると、効果的に応力を緩和することが可能となる。
上記容量絶縁膜はＴａＯxを含み、上記下部電極はＴｉＮを含んでいてもよい。
本発明の一態様の半導体装置の製造方法は、キャパシタを有する半導体装置の製造方法であって、複数の下部電極を形成する工程（ａ）と、上記複数の下部電極のそれぞれを覆う容量絶縁膜を形成する工程（ｂ）と、上記容量絶縁膜を挟んで上記複数の下部電極の上方を覆う上部電極を形成する工程（ｃ）と、前記上部電極の上にマスクを形成してエッチングを行うことにより、前記上部電極に、応力緩衝部となる開口部を形成する工程（ｄ）とを備える。
本発明の一態様の製造方法によって形成された半導体装置では、上部電極内に発生する応力を応力緩衝部によって緩和することができる。そのため、上部電極から容量絶縁膜にかかる応力を低減することができる。これにより、容量絶縁膜においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。なお、本発明の一態様の製造方法では、上部電極の上にマスクを形成してエッチングを行うことにより、応力緩衝部の位置や大きさをより確実に制御することができる。
本発明の一態様の製造方法では、 上記工程（ａ）の前に、絶縁膜に複数の溝を形成する工程をさらに備え、上記工程（ａ）では、上記複数の溝におけるそれぞれの表面に上記複数の下部電極のそれぞれを形成し、上記工程（ｃ）では、上記複数の溝の外部における上記絶縁膜の上方にも上記上部電極を形成してもよい。コンケーブ型のキャパシタを形成する工程においては、工程（ｃ）において大面積の上部電極を形成すると、上部電極内に大きな応力が発生するおそれがある。したがって、本発明のように、上部電極の形成と同時に上部電極に応力緩衝部を形成した場合には、効果的に応力の発生を抑制することができる。
本発明の一態様の製造方法では、前記工程（ｄ）の後に、上記マスクを除去する工程をさらに備えていてもよい。
本発明では、容量絶縁膜においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。図１（ａ）に示すように、本実施形態のＤＲＡＭキャパシタ１０は、第１の層間絶縁膜１１と、第１の層間絶縁膜１１の一部に設けられた複数の溝部１２と、それぞれの溝部１２の表面上に設けられたシリコン膜からなる下部電極１３と、下部電極１３の表面上に設けられたＴａＯx膜からなる容量絶縁膜１４と、容量絶縁膜１４の上を覆うＴｉＮ膜からなる上部電極１５と、上部電極１５の上を覆う第２の層間絶縁膜１６とを備えている。容量絶縁膜１４および上部電極１５は、複数の溝部１２の表面上から、溝部１２の外部における第１の層間絶縁膜１１の上に亘って設けられている。
図１（ｂ）は、図１（ａ）に示す構造のうち、第１の層間絶縁膜１１の上において容量絶縁膜１４と上部電極１５とが積層されている部分（図１（ａ）において破線で囲む部分）を拡大して示す断面図である。図１（ｂ）に示すように、第１の層間絶縁膜１１、容量絶縁膜１４および上部電極１５は、互いに接触して積層される。そして、上部電極１５には応力緩衝部１７が設けられている。応力緩衝部１７とは、上部電極１５に設けられた開口部（開口パターン）のことをいう。このとき、応力緩衝部１７は、上部電極１５および容量絶縁膜１４を貫通していてもよいし、貫通していなくてもよい。例えば、応力緩衝部１７の開口部は、上部電極１５の表面のみに設けられていてもよい。なお、図１（ｂ）に示す応力緩衝部１７では開口部の幅が一定であるが、この開口部の幅は必ずしも一定でなくてもよい。例えば、深くなるに従って幅が狭くなる開口部であってもよいし、その逆であってもよい。
図１（ｃ）は、複数のＤＲＡＭキャパシタ１０が配列するＤＲＡＭアレイ領域の概略構成を示す平面図である。図１（ｃ）に示すように、ＤＲＡＭキャパシタ１０は縦方向および横方向にマトリクス状に配置し、例えば、数１０ｋ個から１Ｇ個まで１つのアレイにレイアウトされる。この構成において、上部電極１５は、複数の溝部１２を覆うように大面積で形成される。なお、図１（ｃ）に示す領域に応力緩衝部１７は形成されているが、その図示は省略している。
図１（ｄ）は、応力緩衝部の形状の例を模式的に示す平面図である。図１（ｄ）に示すように、本実施形態のＤＲＡＭアレイ領域では、上部電極１５のうち溝部１２の外部における第１の層間絶縁膜１１（図１（ａ）に示す）の上に配置する部分に、応力緩衝部１７ａ〜１７ｃが形成されている。応力緩衝部１７ａは直線状の平面形状を有しており、応力緩衝部１７ｂは曲線状の平面形状を有している。また、応力緩衝部１７ｃは折れ曲がった平面形状を有している。なお、応力緩衝部１７は、図示した応力緩衝部１７ａ〜１７ｃのように長細い平面形状を有している必要はなく、多角形や円形の平面形状を有していてもよい。なお、この応力緩衝部１７となる開口部は下部電極を形成する溝部１２の領域には掛からない領域にあるものとする。
本実施形態では、上部電極１５内に発生する応力が応力緩衝部１７によって緩和されるため、上部電極１５から容量絶縁膜１４にかかる応力も低減することができる。これにより、容量絶縁膜１４において、リーク電流が流れるのを抑制することができると共に、電荷を確実に保持することができる。さらに、長期信頼性の悪化も抑制することができる。
なお、上述の説明では、応力緩衝部１７は溝部１２の外部に形成されているとした。しかしながら、本実施形態では、溝部１２の内部、つまり上部電極１５、容量絶縁膜１４および下部電極１３によってキャパシタが構成される部分に形成されていてもよい。この場合には、応力緩衝部１７は、容量絶縁膜１４にまで達していないことが好ましい。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。なお、本実施形態では、第１の実施形態で述べた半導体装置を形成する方法について説明する。
図２（ａ）〜（ｆ）及び 図３（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法では、まず図２（ａ）に示す工程で、半導体基板等の下地１８の上に、例えば厚さ５００ｎｍのシリコン酸化膜からなる第１の層間絶縁膜１１を形成する。
次に、図２（ｂ）に示す工程で、フォトリソグラフィ法によって第１の層間絶縁膜１１の上にレジストマスク（図示せず）を形成してドライエッチングを行うことにより、第１の層間絶縁膜１１を貫通して下地１８に到達する、例えば口径０．２×０．４ｕｍの溝部１２を形成する。
次に、図２（ｃ）に示す工程で、ＣＶＤ法により、溝部１２の表面を覆い、溝部１２の外部における第１の層間絶縁膜１１の上を覆う例えば厚さ３００ｎｍのシリコン膜１３ａを形成する。
次に、図２（ｄ）に示す工程で、フォトリソグラフィ法によってシリコン膜１３ａの上に、溝部１２内を埋めて溝部１２同士の間の領域を露出するレジストマスク（図示せず）を形成する。その後、レジストマスクの上からドライエッチングを行ってシリコン膜１３ａのうち露出する部分を除去することにより、溝部１２内に下部電極１３を形成する。
次に、図２（ｅ）に示す工程で、４５０℃の温度で熱ＣＶＤ法を行うことにより、溝部１２内における下部電極１３の上から、溝部１２の外部における第１の層間絶縁膜１１の上に亘って、例えば厚さ１０ｎｍのＴａＯxからなる容量絶縁膜１４を形成する。
次に、図２（ｆ）に示す工程で、ＴｉＣｌ4およびＮＨ3を主成分として含む原料を供給してＣＶＤ法を行うことにより、容量絶縁膜１４の上に、上部電極用のＴｉＮ膜１５ａを形成する。一般に、上部電極として必要なＴｉＮ膜の膜厚は３０ｎｍ程度であるが、本実施形態では、それよりも厚い４０ｎｍ以上の膜厚を有するＴｉＮ膜を形成してもよい。
次に、図３（ａ）に示す工程で、フォトリソグラフィ法により、ＴｉＮ膜１５ａの上にレジストマスク１９を塗布する。その後、ドライエッチングを行うことにより、レジストマスク１９に開口部２０を形成すると共に、レジストマスク１９のうち不要な部分を除去する。この開口部２０は応力緩衝部１７を形成するためのものである。
次に、図３（ｂ）に示す工程で、レジストマスク１９をエッチングマスクとしてドライエッチングを行うことにより、応力緩衝部１７を形成すると共に、ＴｉＮ膜１５ａのうち不要な部分を除去する。これにより、溝部１２内と溝部１２同士の間に位置する第１の層間絶縁膜１１の上方とを覆う上部電極１５を形成する。なお、応力緩衝部１７は、ＴｉＮ膜１５ａおよび容量絶縁膜１４を貫通していてもよいし、貫通していなくてもよい。
次に、図３（ｃ）に示す工程で、上部電極１５の上に、溝部１２の外部における膜厚が３００ｎｍである第２の層間絶縁膜１６を形成する。その後、図示は省略するが、第２の層間絶縁膜１６を貫通するコンタクトプラグや配線を形成する。以上の工程により、本実施形態の半導体装置が形成される。
図４は、ＴｉＮ膜からなる上部電極の膜厚と、膜中に発生する応力との関係を示すグラフ図である。図４において、横軸はＴｉＮ膜の膜厚を示し、縦軸はＴｉＮ膜中に発生する応力の大きさ（相対値）を示している。なお、図４において、実線で示すプロファイルは本実施形態の半導体装置において予想される応力を示しており、破線で示すプロファイルは応力緩衝部が形成されない半導体装置において予想される応力を示している。
図４に示すように、応力緩衝部が形成されない半導体装置においては、ＴｉＮ膜の膜厚が３０ｎｍ程度までのときには応力にほとんど変化しないが、ＴｉＮ膜の膜厚が３０ｎｍ以上になると応力が増加することが予想される。一方、本実施形態の半導体装置では、膜厚に依存することなく、一定の応力が発生すると考えられる。
本実施形態の方法で形成された半導体装置では、上部電極１５内に発生する応力を応力緩衝部１７によって緩和することができる。そのため、上部電極１５から容量絶縁膜１４にかかる応力を低減することができる。これにより、容量絶縁膜１４においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。なお、本実施形態の製造方法のように、ＴｉＮ膜１５ａの上にレジストマスクを形成した状態でエッチングを行うことにより応力緩衝部１７を形成する方法では、応力緩衝部１７の形成される位置や大きさをより正確に制御することが可能となる。
（その他の実施形態）
なお、上述の実施形態では、下部電極１３がシリコン膜である場合について説明したが、本発明では、下部電極１３が金属膜やＴｉＮ膜であっても同様の効果を得ることができる。
また、上述の実施形態では、容量絶縁膜１４がＴａＯxからなり、上部電極１５がＴｉＮからなる場合について説明したが、本発明では容量絶縁膜１４および上部電極１５として他の材質も用いることができる。例えば、容量絶縁膜１４としては、アルミナやＨｆＯ2を用いてもよいし、上部電極１５としては、Ｐｔ、ＷＮ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＲｕＯを用いてもよい。
また、第２の実施形態における図２（ｃ）に示す工程の後にシリコン膜１３ａの表面を粗くする工程を追加してもよいし、図２（ｄ）に示す工程の後に、下部電極１３の表面を粗くする工程を追加してもよい。
また、第２の実施形態における図２（ｃ）に示す工程の後にシリコン膜１３ａに熱処理を行いながらリン（Ｐ）を導入してもよいし、図２（ｄ）に示す工程の後に、下部電極１３に熱処理を行いながらリンを導入してもよい。
また、第２の実施形態における図２（ｄ）に示す工程の後であって図２（ｅ）に示す工程の前に、下部電極１３の表面を例えば窒化する工程を追加してもよい。
また、上述の実施形態で述べたＤＲＡＭキャパシタは、図５（ａ）、（ｂ）に示すような領域に設けられていてもよい。
図５（ａ）は、ＤＲＡＭキャパシタがトランスファーゲートの上方に設けられている場合の構造を示す断面図である。図５（ａ）に示す構造では、半導体基板２１の上に、ゲート絶縁膜２２およびゲート電極２３が設けられており、半導体基板２１の上には、ゲート絶縁膜２２およびゲート電極２３を覆う層間絶縁膜２４が形成されている。層間絶縁膜２４には、半導体基板２１に到達する金属プラグ２５が設けられている。そして、層間絶縁膜２４の上に、上述の各実施形態で述べた第１の層間絶縁膜１１が設けられている。第１の層間絶縁膜１１には溝部１２が設けられており、溝部１２の底面には金属プラグ２５が露出している。そして、第１の層間絶縁膜１１に設けられた溝部１２内にＤＲＡＭキャパシタ１０が形成されており、ＤＲＡＭキャパシタ１０の下部電極１３と半導体基板２１とは、金属プラグ２５によって電気的に接続されている。なお、ＤＲＡＭキャパシタ１０自体の構成は上述の実施形態と同様であるのでその説明を省略する。
一方、図５（ｂ）は、ＤＲＡＭキャパシタが半導体基板の上に直接設けられている場合の構造を示す断面図である。図５（ｂ）に示す構造では、半導体基板３１の上に、ゲート絶縁膜３２およびゲート電極３３が設けられており、半導体基板３１の上には、ゲート絶縁膜３２およびゲート電極３３を覆う第１の層間絶縁膜１１が形成されている。そして、第１の層間絶縁膜１１のうちゲート絶縁膜３２およびゲート電極３３を覆う領域以外の領域に、溝部１２が設けられている。溝部１２の底面には半導体基板３１が露出している。そして、溝部１２内にＤＲＡＭキャパシタ１０が形成されており、ＤＲＡＭキャパシタ１０の下部電極１３と半導体基板３１とは直接接している。なお、ＤＲＡＭキャパシタ１０自体の構成は上述の実施形態と同様であるのでその説明を省略する。
なお、上述の実施形態ではＤＲＡＭキャパシタを例として説明したが、本発明はＤＲＡＭキャパシタ以外のキャパシタにも適用することができる。
本発明の半導体装置は、容量絶縁膜においてリーク電流特性および電荷保持特性が良好に保たれると共に、長期信頼性も確保することができる点で産業上の利用可能性は高い。
（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の概略構成を示す図である。 （ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 ＴｉＮ膜の膜厚と膜中に発生する応力との関係を示すグラフ図である。 （ａ）は、ＤＲＡＭキャパシタがトランスファーゲートの上方に設けられている場合の構造を示す断面図であり、（ｂ）は、ＤＲＡＭキャパシタが半導体基板の上に直接設けられている場合の構造を示す断面図である。 （ａ）〜（ｄ）は、従来のＤＲＡＭキャパシタの概略構成を示す図である。
符号の説明
１０ ＤＲＡＭキャパシタ
１１ 第１の層間絶縁膜
１２ 溝部
１３ 下部電極
１３ａ シリコン膜
１４ 容量絶縁膜
１５ 上部電極
１５ａ ＴｉＮ膜
１６ 第２の層間絶縁膜
１７ 応力緩衝部
１７ａ〜１７ｃ 応力緩衝部
１８ 下地
１９ レジストマスク
２０ 開口部
２１ 半導体基板
２２ ゲート絶縁膜
２３ ゲート電極
２４ 層間絶縁膜
２５ 金属プラグ
３１ 半導体基板
３２ ゲート絶縁膜
３３ ゲート電極

Claims (7)

  1. キャパシタを有する半導体装置であって、
    上記キャパシタは、
    複数の下部電極と、
    上記複数の下部電極のそれぞれの上に形成された容量絶縁膜と、
    上記容量絶縁膜を挟んで複数の上記下部電極の上方を覆い、応力緩衝部である開口部を有する上部電極とを備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    複数の溝が設けられた絶縁膜をさらに備え、
    上記複数の下部電極のそれぞれは、上記複数の溝のそれぞれにおける表面を覆い、
    上記上部電極は、上記複数の溝の外部における上記絶縁膜の上方も覆っている、半導体装置。
  3. 請求項２に記載の半導体装置であって、
    上記応力緩衝部は、上記上部電極のうち上記複数の溝の外部を覆う部分に設けられている、半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置であって、
    上記容量絶縁膜はＴａＯxを含み、上記下部電極はＴｉＮを含む、半導体装置。
  5. キャパシタを有する半導体装置の製造方法であって、
    複数の下部電極を形成する工程（ａ）と、
    上記複数の下部電極のそれぞれを覆う容量絶縁膜を形成する工程（ｂ）と、
    上記容量絶縁膜を挟んで上記複数の下部電極の上方を覆う上部電極を形成する工程（ｃ）と、
    前記上部電極の上にマスクを形成してエッチングを行うことにより、前記上部電極に、応力緩衝部となる開口部を形成する工程（ｄ）とを備える、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法であって、
    上記工程（ａ）の前に、絶縁膜に複数の溝を形成する工程をさらに備え、
    上記工程（ａ）では、上記複数の溝におけるそれぞれの表面に上記複数の下部電極のそれぞれを形成し、
    上記工程（ｃ）では、上記複数の溝の外部における上記絶縁膜の上方にも上記上部電極を形成する、半導体装置の製造方法。
  7. 請求項５または６に記載の半導体装置の製造方法であって、
    前記工程（ｄ）の後に、上記マスクを除去する工程をさらに備える、半導体装置の製造方法。
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