JP2003332468A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置のデータ・リタデー
ション不良を防止する。 【解決手段】 浮遊ゲートを持つスタック型ゲート構造
のトランジスタアレイが形成されたメモリセル領域の上
方に、メモリセル領域を覆うＴｉ含有バリアを形成し、
その上方にパッシベーション層を形成する。
ション不良を防止する。 【解決手段】 浮遊ゲートを持つスタック型ゲート構造
のトランジスタアレイが形成されたメモリセル領域の上
方に、メモリセル領域を覆うＴｉ含有バリアを形成し、
その上方にパッシベーション層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に浮遊ゲートを持つスタック型ゲ
ート構造のメモリセルアレイを有する不揮発性半導体記
憶装置のデータ・リテンション（Data retention）不良
の抑制に関する。
の製造方法に関し、特に浮遊ゲートを持つスタック型ゲ
ート構造のメモリセルアレイを有する不揮発性半導体記
憶装置のデータ・リテンション（Data retention）不良
の抑制に関する。
【０００２】
【従来の技術】不揮発性メモリのひとつとして、電気的
に情報の書き込みと消去が可能なＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memor
y）が知られている。また、ＥＥＰＲＯＭの中でも、高
集積化に適したＮＡＮＤ型フラッシュＥＥＰＲＯＭは、
複数のメモリトランジスタを各ソース、ドレインを隣接
するもの同士で共用する形で直列接続し、これを一単位
としてビット線に接続し、データ消去を一括して行うも
のである。
に情報の書き込みと消去が可能なＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memor
y）が知られている。また、ＥＥＰＲＯＭの中でも、高
集積化に適したＮＡＮＤ型フラッシュＥＥＰＲＯＭは、
複数のメモリトランジスタを各ソース、ドレインを隣接
するもの同士で共用する形で直列接続し、これを一単位
としてビット線に接続し、データ消去を一括して行うも
のである。
【０００３】図７は、従来のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのメモリセル領域１００および周辺回路領域２
００の構造を示す装置の部分断面図である。同図に示す
ように、メモリセル領域１００には、下側よりゲート酸
化膜１１４、浮遊ゲート電極１１６、ゲート間絶縁膜１
１８および制御ゲート１２０の順に積層されたスタック
型ゲート構造のトランジスタがアレイ状に形成されてお
り、各ゲートの両側下方のＳｉ基板１１０にはソース/
ドレイン拡散領域１１２が形成されている。
ＰＲＯＭのメモリセル領域１００および周辺回路領域２
００の構造を示す装置の部分断面図である。同図に示す
ように、メモリセル領域１００には、下側よりゲート酸
化膜１１４、浮遊ゲート電極１１６、ゲート間絶縁膜１
１８および制御ゲート１２０の順に積層されたスタック
型ゲート構造のトランジスタがアレイ状に形成されてお
り、各ゲートの両側下方のＳｉ基板１１０にはソース/
ドレイン拡散領域１１２が形成されている。
【０００４】周辺回路領域２００には必要に応じて、電
源回路等のためのトランジスタ素子等が形成されてい
る。このトランジスタ素子は通常、単層ゲート構造であ
り、例えばメモリセル領域１００の浮遊ゲート電極１１
６を構成する導電層と同一層でゲート電極１１６ｂが形
成され、その両側の半導体基板層にソース／ドレイン領
域１１２ｂを有している。
源回路等のためのトランジスタ素子等が形成されてい
る。このトランジスタ素子は通常、単層ゲート構造であ
り、例えばメモリセル領域１００の浮遊ゲート電極１１
６を構成する導電層と同一層でゲート電極１１６ｂが形
成され、その両側の半導体基板層にソース／ドレイン領
域１１２ｂを有している。
【０００５】さらに、メモリセル領域１００および周辺
回路領域２００上には、複数の層間絶縁膜（１２４，１
２８，１３４，１３８）を介して必要なコンタクト（１
２６，１４０）や配線（１３０、１３６、１４２）が形
成され、この上にパッシベーション層が形成されてい
る。パッシベーション層は、複数層で形成されることも
多く、例えば下層の第１パッシベーション膜１４４とし
ては、被覆性の良いＳｉＯ2膜が形成され、上層の第２
パッシベーション膜としては、水分を通しにくいＳｉＮ
ｘ膜が形成されている。これらのパッシベーション膜
は、耐湿性等を確保するため不揮発性半導体記憶装置に
とって必要不可欠な存在である。
回路領域２００上には、複数の層間絶縁膜（１２４，１
２８，１３４，１３８）を介して必要なコンタクト（１
２６，１４０）や配線（１３０、１３６、１４２）が形
成され、この上にパッシベーション層が形成されてい
る。パッシベーション層は、複数層で形成されることも
多く、例えば下層の第１パッシベーション膜１４４とし
ては、被覆性の良いＳｉＯ2膜が形成され、上層の第２
パッシベーション膜としては、水分を通しにくいＳｉＮ
ｘ膜が形成されている。これらのパッシベーション膜
は、耐湿性等を確保するため不揮発性半導体記憶装置に
とって必要不可欠な存在である。
【０００６】各メモリセルへのデータの書き込みに際し
ては、ドレイン領域１１２および制御ゲート電極１２０
へそれぞれ所定の電圧が印加され、これに伴いゲート絶
縁膜１１４を介してドレイン領域１１２から浮遊ゲート
電極１１６へ流れるトンネル電流が発生し、この電流に
より浮遊ゲート電極１１６へ電子の注入が行われる。
ては、ドレイン領域１１２および制御ゲート電極１２０
へそれぞれ所定の電圧が印加され、これに伴いゲート絶
縁膜１１４を介してドレイン領域１１２から浮遊ゲート
電極１１６へ流れるトンネル電流が発生し、この電流に
より浮遊ゲート電極１１６へ電子の注入が行われる。
【０００７】例えば、２値データの記憶動作を行うＥＥ
ＰＲＯＭでは、浮遊ゲート電極１１６に注入蓄積された
電子によりメモリセルのしきい値電圧Ｖｔｈが所定値以
上の場合、“０”状態となる。
ＰＲＯＭでは、浮遊ゲート電極１１６に注入蓄積された
電子によりメモリセルのしきい値電圧Ｖｔｈが所定値以
上の場合、“０”状態となる。
【０００８】また、制御ゲート電極１２０を接地電位に
し、ドレイン領域１１２をフローティング状態にする
と、ソース領域１１２に印加された電圧により、浮遊ゲ
ート電極１１６中の電子は、ゲート絶縁膜１１４を介し
て引き抜かれ、メモリセルトランジスタのしきい値電圧
Ｖｔｈは低くなる。このしきい値電圧が所定値より低く
なった状態が“１”状態である。
し、ドレイン領域１１２をフローティング状態にする
と、ソース領域１１２に印加された電圧により、浮遊ゲ
ート電極１１６中の電子は、ゲート絶縁膜１１４を介し
て引き抜かれ、メモリセルトランジスタのしきい値電圧
Ｖｔｈは低くなる。このしきい値電圧が所定値より低く
なった状態が“１”状態である。
【０００９】各メモリセルのデータの読み出しの際は、
各データの状態に対応したしきい値電圧Ｖｔｈにより、
電流の流れの有無で、“０”と“１”が読み出される。
各データの状態に対応したしきい値電圧Ｖｔｈにより、
電流の流れの有無で、“０”と“１”が読み出される。
【００１０】
【発明が解決しようとする課題】一般にパッシベーショ
ン膜の成膜には、成膜温度が比較的低いプラズマＣＶＤ
法が利用されている。さらに、ガス原料としては、モノ
シラン（ＳｉＨ４）ガスやＴＥＯＳ（Ｓｉ（ＯＣ
２Ｈ５）４）ガス等の水素を含むガスが用いられてい
る。このため、パッシベーション膜中には大量の水素が
含有されやすい。膜中に含有された水素は、比較的低温
の熱処理でも拡散しやすく、パッシベーション膜形成工
程後に続くアセンブリ工程中に拡散し、メモリセルのト
ランジスタ領域に達する場合がある。
ン膜の成膜には、成膜温度が比較的低いプラズマＣＶＤ
法が利用されている。さらに、ガス原料としては、モノ
シラン（ＳｉＨ４）ガスやＴＥＯＳ（Ｓｉ（ＯＣ
２Ｈ５）４）ガス等の水素を含むガスが用いられてい
る。このため、パッシベーション膜中には大量の水素が
含有されやすい。膜中に含有された水素は、比較的低温
の熱処理でも拡散しやすく、パッシベーション膜形成工
程後に続くアセンブリ工程中に拡散し、メモリセルのト
ランジスタ領域に達する場合がある。
【００１１】浮遊ゲート電極１１６やゲート絶縁膜１１
４に達した水素は、そこで、電子に対するトラップ準位
を形成する。従って、各メモリセルでのデータの書き込
み/消去に際し、拡散水素によって生じたトラップ準位
がしきい値電圧Ｖｔｈの変動を引き起こすおそれがあ
り、さらにこのＶｔｈの変動はデータ・リテンション
（データの維持特性）不良を引き起こす要因となる。
４に達した水素は、そこで、電子に対するトラップ準位
を形成する。従って、各メモリセルでのデータの書き込
み/消去に際し、拡散水素によって生じたトラップ準位
がしきい値電圧Ｖｔｈの変動を引き起こすおそれがあ
り、さらにこのＶｔｈの変動はデータ・リテンション
（データの維持特性）不良を引き起こす要因となる。
【００１２】一方、さらなる高集積化の要請によるパタ
ーンの微細化のため、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍにおいて、微細化に伴う加工バラツキが、書き込み消
去回数に与える影響も無視できなくなっており、データ
・リテンション不良に対するマージンは減少している。
ーンの微細化のため、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍにおいて、微細化に伴う加工バラツキが、書き込み消
去回数に与える影響も無視できなくなっており、データ
・リテンション不良に対するマージンは減少している。
【００１３】さらに、最近では、メモリの大容量化のた
め、“１”と“０”の従来の２値データ記憶動作から、
各メモリセルで３個以上の異なる多値データを記憶する
ＥＥＰＲＯＭが実用化されているが、このような多値デ
ータを扱う場合は、許容されるしきい値分布幅が従来の
２値データ記憶動作に比較し、狭小化するため、データ
・リテンション不良がさらに生じやすい状況になってい
る。
め、“１”と“０”の従来の２値データ記憶動作から、
各メモリセルで３個以上の異なる多値データを記憶する
ＥＥＰＲＯＭが実用化されているが、このような多値デ
ータを扱う場合は、許容されるしきい値分布幅が従来の
２値データ記憶動作に比較し、狭小化するため、データ
・リテンション不良がさらに生じやすい状況になってい
る。
【００１４】本発明の目的は、上述する従来の課題に鑑
み、データ・リテンション不良の発生を抑制しうる不揮
発性半導体記憶装置およびその製造方法を提供すること
である。
み、データ・リテンション不良の発生を抑制しうる不揮
発性半導体記憶装置およびその製造方法を提供すること
である。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の特徴は、半導体基板と、半導体基板上に配置
され、浮遊ゲートを持つスタック型ゲート構造のトラン
ジスタアレイを有する、メモリセル領域と、メモリセル
領域の上方に配置され、メモリセル領域を覆うＴｉ含有
バリアと、Ｔｉ含有バリア上方に配置されたパッシベー
ション層とを有することである。
記憶装置の特徴は、半導体基板と、半導体基板上に配置
され、浮遊ゲートを持つスタック型ゲート構造のトラン
ジスタアレイを有する、メモリセル領域と、メモリセル
領域の上方に配置され、メモリセル領域を覆うＴｉ含有
バリアと、Ｔｉ含有バリア上方に配置されたパッシベー
ション層とを有することである。
【００１６】上記本発明の特徴によれば、Ｔｉが有する
水素ゲッター効果により、Ｔｉ含有バリアが水素の透過
を阻止するので、パッシベーション層等からメモリセル
トランジスタ領域への水素の拡散を防止できる。この結
果、拡散水素に起因するメモリセルトランジスタのしき
い値変動が抑制される。
水素ゲッター効果により、Ｔｉ含有バリアが水素の透過
を阻止するので、パッシベーション層等からメモリセル
トランジスタ領域への水素の拡散を防止できる。この結
果、拡散水素に起因するメモリセルトランジスタのしき
い値変動が抑制される。
【００１７】上記本発明の特徴を有する不揮発性半導体
記憶装置において、さらに、半導体基板上の上記メモリ
セル領域以外の領域に配置され、Ｔｉ含有配線層を有す
る、周辺回路領域を有する場合は、上記Ｔｉ含有バリア
は、このＴｉ含有配線層と同一層で形成されるものであ
ってもよい。
記憶装置において、さらに、半導体基板上の上記メモリ
セル領域以外の領域に配置され、Ｔｉ含有配線層を有す
る、周辺回路領域を有する場合は、上記Ｔｉ含有バリア
は、このＴｉ含有配線層と同一層で形成されるものであ
ってもよい。
【００１８】この場合は、周辺回路領域で必要な配線に
利用するＴｉ含有配線層の一部を利用して、Ｔｉ含有バ
リアを形成できるので、製造工程の負担を伴うことな
く、メモリセル領域上にＴｉ含有バリアを形成すること
ができる。
利用するＴｉ含有配線層の一部を利用して、Ｔｉ含有バ
リアを形成できるので、製造工程の負担を伴うことな
く、メモリセル領域上にＴｉ含有バリアを形成すること
ができる。
【００１９】なお、上記Ｔｉ含有バリアは、メモリセル
領域の面積の少なくとも９０％以上を覆うものであって
もよい。
領域の面積の少なくとも９０％以上を覆うものであって
もよい。
【００２０】すなわち、メモリセル領域面積の９０％以
上を覆うように、上記Ｔｉ含有バリアを形成すれば、実
用上メモリセル領域面積全体を覆うよう形成した場合と
ほぼ同等なメモリセルトランジスタのしきい値変動抑制
効果が得られる。
上を覆うように、上記Ｔｉ含有バリアを形成すれば、実
用上メモリセル領域面積全体を覆うよう形成した場合と
ほぼ同等なメモリセルトランジスタのしきい値変動抑制
効果が得られる。
【００２１】さらに、上記本発明の特徴を有する不揮発
性半導体記憶装置において、上記Ｔｉ含有バリアは、ス
リットのある平面パターン形状を有するものであっても
よい。
性半導体記憶装置において、上記Ｔｉ含有バリアは、ス
リットのある平面パターン形状を有するものであっても
よい。
【００２２】スリットが応力緩和効果を有するので、Ｔ
ｉ含有バリアに熱応力等による欠陥が発生するのを防止
できる。
ｉ含有バリアに熱応力等による欠陥が発生するのを防止
できる。
【００２３】また、上記Ｔｉ含有バリア中に含まれるＴ
ｉは、Ｔｉ単体のみならず、窒化チタン、チタンシリサ
イド等のＴｉ化合物の形態で含有されていてもよい。
ｉは、Ｔｉ単体のみならず、窒化チタン、チタンシリサ
イド等のＴｉ化合物の形態で含有されていてもよい。
【００２４】さらに、上記本発明の第１の特徴を有する
不揮発性半導体記憶装置において、メモリセル領域の各
メモリセルは、３以上の多値データを記憶するものであ
ってもよい。多値データを記憶する場合は、メモリセル
トランジスタのしきい値電圧変動のマージンが狭小化す
るため、Ｔｉ含有バリアによる水素の拡散を防止し、し
きい値変動を抑制する効果の有効性は極めて大きくな
る。
不揮発性半導体記憶装置において、メモリセル領域の各
メモリセルは、３以上の多値データを記憶するものであ
ってもよい。多値データを記憶する場合は、メモリセル
トランジスタのしきい値電圧変動のマージンが狭小化す
るため、Ｔｉ含有バリアによる水素の拡散を防止し、し
きい値変動を抑制する効果の有効性は極めて大きくな
る。
【００２５】さらに、上記本発明の特徴を有する不揮発
性半導体記憶装置において、上記パッシベーション層
は、シリコン窒化膜を含むものであってもよい。この場
合は、シリコン窒化膜により不揮発性半導体記憶装置の
耐湿性を上げることができるが、シリコン窒化膜が大量
の水素を含むため、上記Ｔｉ含有バリアの水素拡散抑制
効果の有効性が大きい。
性半導体記憶装置において、上記パッシベーション層
は、シリコン窒化膜を含むものであってもよい。この場
合は、シリコン窒化膜により不揮発性半導体記憶装置の
耐湿性を上げることができるが、シリコン窒化膜が大量
の水素を含むため、上記Ｔｉ含有バリアの水素拡散抑制
効果の有効性が大きい。
【００２６】本発明の不揮発性半導体記憶装置の製造方
法の特徴は、半導体基板上のメモリセル領域上にメモリ
セル構造を形成するとともに、半導体基板上のメモリセ
ル領域以外の周辺回路領域に必要な素子構造を形成する
工程と、メモリセル構造および素子構造を覆う層間絶縁
層を形成する工程と、層間絶縁層上に、Ｔｉ含有導電膜
を形成する工程と、Ｔｉ含有導電膜を選択的にエッチン
グすることにより、周辺回路領域上方にはＴｉ含有配線
層を形成するとともに、メモリセル領域上方にメモリセ
ル領域を覆うＴｉ含有バリアを形成する工程とを有する
ことである。
法の特徴は、半導体基板上のメモリセル領域上にメモリ
セル構造を形成するとともに、半導体基板上のメモリセ
ル領域以外の周辺回路領域に必要な素子構造を形成する
工程と、メモリセル構造および素子構造を覆う層間絶縁
層を形成する工程と、層間絶縁層上に、Ｔｉ含有導電膜
を形成する工程と、Ｔｉ含有導電膜を選択的にエッチン
グすることにより、周辺回路領域上方にはＴｉ含有配線
層を形成するとともに、メモリセル領域上方にメモリセ
ル領域を覆うＴｉ含有バリアを形成する工程とを有する
ことである。
【００２７】上記本発明の不揮発性半導体記憶装置の製
造方法の特徴によれば、周辺回路領域に必要な配線層を
形成する際に、この配線層と同一層でメモリセル領域上
に、水素拡散防止効果を有するＴｉ含有バリアを形成で
きる。従って、プロセス上の負担なく、Ｔｉ含有バリア
を形成し、拡散水素に起因するメモリセルトランジスタ
のしきい値変動を抑制できる。
造方法の特徴によれば、周辺回路領域に必要な配線層を
形成する際に、この配線層と同一層でメモリセル領域上
に、水素拡散防止効果を有するＴｉ含有バリアを形成で
きる。従って、プロセス上の負担なく、Ｔｉ含有バリア
を形成し、拡散水素に起因するメモリセルトランジスタ
のしきい値変動を抑制できる。
【００２８】なお、本発明の不揮発性半導体記憶装置の
製造方法において、さらに、Ｔｉ含有配線層およびＴｉ
含有バリアの上、もしくはその上方にパッシベーション
層を形成する工程を有してもよく、さらにこのパッシベ
ーション層を形成する工程は、プラズマＣＶＤ法を用い
てＴＥＯＳ膜を形成する工程と、プラズマＣＶＤ法を用
いてシリコン窒化膜を形成する工程とを有してもよい。
製造方法において、さらに、Ｔｉ含有配線層およびＴｉ
含有バリアの上、もしくはその上方にパッシベーション
層を形成する工程を有してもよく、さらにこのパッシベ
ーション層を形成する工程は、プラズマＣＶＤ法を用い
てＴＥＯＳ膜を形成する工程と、プラズマＣＶＤ法を用
いてシリコン窒化膜を形成する工程とを有してもよい。
【００２９】この場合は、パッシベーション膜による耐
湿性を十分確保した上、パッシベーション膜中に含まれ
る水素の拡散を抑制し、メモリセルのしきい値変動を抑
制できる。
湿性を十分確保した上、パッシベーション膜中に含まれ
る水素の拡散を抑制し、メモリセルのしきい値変動を抑
制できる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００３１】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る不揮発性半導体記憶装置の構造を
示す断面図である。ここでは、不揮発性半導体記憶装置
の一例として、ＮＡＮＤフラッシュＥＥＰＲＯＭを示
す。図中左側にメモリセル領域１、右側に周辺回路領域
２を示す。
１の実施の形態に係る不揮発性半導体記憶装置の構造を
示す断面図である。ここでは、不揮発性半導体記憶装置
の一例として、ＮＡＮＤフラッシュＥＥＰＲＯＭを示
す。図中左側にメモリセル領域１、右側に周辺回路領域
２を示す。
【００３２】第１の実施の形態に係る不揮発性半導体記
憶装置の主な特徴は、メモリセル領域１の上方に、メモ
リセル領域１の全域を覆うＴｉ含有バリア４２ｂを備
え、その上層に第１パッシベーション膜４４および第２
パッシベーション膜４６からなるパッシベーション層が
形成されていることである。Ｔｉ含有バリア４２ｂが、
パッシベーション層からメモリセルのトランジスタ領域
への水素の拡散を防止するため、水素に起因するメモリ
セルトランジスタのデータ・リタデーション変動を抑制
できる。以下、より具体的に第１の実施の形態に係る不
揮発性半導体記憶装置の構造について説明する。
憶装置の主な特徴は、メモリセル領域１の上方に、メモ
リセル領域１の全域を覆うＴｉ含有バリア４２ｂを備
え、その上層に第１パッシベーション膜４４および第２
パッシベーション膜４６からなるパッシベーション層が
形成されていることである。Ｔｉ含有バリア４２ｂが、
パッシベーション層からメモリセルのトランジスタ領域
への水素の拡散を防止するため、水素に起因するメモリ
セルトランジスタのデータ・リタデーション変動を抑制
できる。以下、より具体的に第１の実施の形態に係る不
揮発性半導体記憶装置の構造について説明する。
【００３３】図１に示すように、単一のＳｉ基板１０上
にメモリセル領域１と周辺回路領域２とが形成されてい
る。メモリセル領域１のＳｉ基板１０上には、スタック
型ゲート構造のトランジスタアレイが紙面左右に延在し
て形成されている。このうちコンタクト２６の左右に位
置するトランジスタが選択ゲートトランジスタＳＧＤで
あり、それ以外のトランジスタがメモリセルトランジス
タＳＴである。例えば、1つのメモリセルユニットは１
６個のメモリセルトランジスタＳＴで構成される。
にメモリセル領域１と周辺回路領域２とが形成されてい
る。メモリセル領域１のＳｉ基板１０上には、スタック
型ゲート構造のトランジスタアレイが紙面左右に延在し
て形成されている。このうちコンタクト２６の左右に位
置するトランジスタが選択ゲートトランジスタＳＧＤで
あり、それ以外のトランジスタがメモリセルトランジス
タＳＴである。例えば、1つのメモリセルユニットは１
６個のメモリセルトランジスタＳＴで構成される。
【００３４】メモリセル領域１の各トランジスタは、Ｓ
ｉ基板１０上に膜厚が薄いゲート絶縁膜（トンネル酸化
膜）１４、浮遊ゲート電極１６、ゲート間絶縁膜１８お
よび制御ゲート電極２０が順次積層されたスタック型ゲ
ート構造と、その周囲を被覆する酸化膜２２とを有して
いる。また、浮遊ゲート電極１６のほぼ両側にあたるＳ
ｉ基板１０表面層にソース/ドレイン領域１２を有す
る。
ｉ基板１０上に膜厚が薄いゲート絶縁膜（トンネル酸化
膜）１４、浮遊ゲート電極１６、ゲート間絶縁膜１８お
よび制御ゲート電極２０が順次積層されたスタック型ゲ
ート構造と、その周囲を被覆する酸化膜２２とを有して
いる。また、浮遊ゲート電極１６のほぼ両側にあたるＳ
ｉ基板１０表面層にソース/ドレイン領域１２を有す
る。
【００３５】一方、周辺回路領域２には、例えば電源回
路等のためのトランジスタが形成されているが、これ
は、スタック型ゲート構造である必要はなく、ゲート絶
縁膜１４ｂとゲート電極１６ｂおよびＳｉ基板１０表面
層に形成されたソース/ドレイン領域１２ｂとで構成さ
れる。
路等のためのトランジスタが形成されているが、これ
は、スタック型ゲート構造である必要はなく、ゲート絶
縁膜１４ｂとゲート電極１６ｂおよびＳｉ基板１０表面
層に形成されたソース/ドレイン領域１２ｂとで構成さ
れる。
【００３６】メモリセル領域１のトランジスタアレイお
よび周辺回路領域２のトランジスタを覆うように、層間
絶縁膜２４、２８が形成されている。また、この層間絶
縁膜２４、２８を貫き、ドレイン領域１２に接続された
コンタクト２６が形成されている。コンタクト２６に接
続されている第１配線３０が層間絶縁膜２８上層に形成
されており、層間絶縁膜３４を貫くコンタクト３２が形
成され、層間絶縁膜３４上に第１メタル配線層（ビット
線）３６が形成されている。
よび周辺回路領域２のトランジスタを覆うように、層間
絶縁膜２４、２８が形成されている。また、この層間絶
縁膜２４、２８を貫き、ドレイン領域１２に接続された
コンタクト２６が形成されている。コンタクト２６に接
続されている第１配線３０が層間絶縁膜２８上層に形成
されており、層間絶縁膜３４を貫くコンタクト３２が形
成され、層間絶縁膜３４上に第１メタル配線層（ビット
線）３６が形成されている。
【００３７】さらに、第１メタル配線層３６上に層間絶
縁膜３８が形成され、周辺回路領域２には、必要なコン
タクト４０および第２メタル配線層４２が形成されてい
る。この第２メタル配線層４２は、図７を参照するよう
に、従来は、周辺回路領域２上のみに必要とされ、メモ
リセル領域１上には設けられていないものであるが、第
１の実施の形態に係る不揮発性半導体記憶装置では、第
２メタル配線層４２と同一の配線層によって、メモリセ
ル領域１のほぼ全域を覆うＴｉ含有バリア４２ｂを形成
している。この第２メタル配線層４２は、少なくとも水
素のゲッタリング効果を有するチタン（Ｔｉ）を含有す
る配線材料、例えば、Ｔｉ単体材料の他、チタンナイト
ライド（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ２）等
のＴｉ化合物材料を含有する。また、これらのＴｉ含有
膜を単層もしくは複数層としてもよい。さらに、抵抗化
を図るため、Ｔｉ含有膜より高導電性のある導電層を積
層してもよい。このような導電層としては、Ａｌ層、Ｃ
ｕ層、Ａｌ−Ｃｕ層、Ａｌ−Ｓｉ層等が挙げられる。
縁膜３８が形成され、周辺回路領域２には、必要なコン
タクト４０および第２メタル配線層４２が形成されてい
る。この第２メタル配線層４２は、図７を参照するよう
に、従来は、周辺回路領域２上のみに必要とされ、メモ
リセル領域１上には設けられていないものであるが、第
１の実施の形態に係る不揮発性半導体記憶装置では、第
２メタル配線層４２と同一の配線層によって、メモリセ
ル領域１のほぼ全域を覆うＴｉ含有バリア４２ｂを形成
している。この第２メタル配線層４２は、少なくとも水
素のゲッタリング効果を有するチタン（Ｔｉ）を含有す
る配線材料、例えば、Ｔｉ単体材料の他、チタンナイト
ライド（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ２）等
のＴｉ化合物材料を含有する。また、これらのＴｉ含有
膜を単層もしくは複数層としてもよい。さらに、抵抗化
を図るため、Ｔｉ含有膜より高導電性のある導電層を積
層してもよい。このような導電層としては、Ａｌ層、Ｃ
ｕ層、Ａｌ−Ｃｕ層、Ａｌ−Ｓｉ層等が挙げられる。
【００３８】さらに、第２メタル配線層４２およびＴｉ
含有バリア４２ｂ上には第１パッシベーション膜４４と
第２パッシベーション膜４６が順次形成されている。例
えば第１パッシベーション膜４４としては、プラズマＣ
ＶＤ法によって形成した、被覆性が良好で、絶縁性が高
いＴＥＯＳ膜（以下、ｄ−ＴＥＯＳ膜という）を使用
し、第２パッシベーション膜４５としては、プラズマＣ
ＶＤ法によって形成した耐湿性の高いＳｉＮｘ膜（Ｐ−
ＳｉＮ膜という）を使用することが望ましい。このよう
にｄ−ＴＥＯＳ膜とＰ−ＳｉＮ膜とを積層してパッシベ
ーション層とすることで、十分な被覆性と絶縁性を兼ね
そえたパッシベーション層が得られる。
含有バリア４２ｂ上には第１パッシベーション膜４４と
第２パッシベーション膜４６が順次形成されている。例
えば第１パッシベーション膜４４としては、プラズマＣ
ＶＤ法によって形成した、被覆性が良好で、絶縁性が高
いＴＥＯＳ膜（以下、ｄ−ＴＥＯＳ膜という）を使用
し、第２パッシベーション膜４５としては、プラズマＣ
ＶＤ法によって形成した耐湿性の高いＳｉＮｘ膜（Ｐ−
ＳｉＮ膜という）を使用することが望ましい。このよう
にｄ−ＴＥＯＳ膜とＰ−ＳｉＮ膜とを積層してパッシベ
ーション層とすることで、十分な被覆性と絶縁性を兼ね
そえたパッシベーション層が得られる。
【００３９】第２パッシベーション膜４５であるＰ−Ｓ
ｉＮ膜の形成には、プラズマＣＶＤ法が用いられ、ガス
原料として、水素ガスを含むＳｉＨ４等の材料が使用さ
れ、２００〜３００℃の低い成膜温度で膜形成が行われ
るため、膜中には比較的多くのＳｉ−Ｈ結合が残りやす
い。こうして残った水素含有量は１０atom％〜２０atom
％に相当する。膜中の水素は、低温の熱処理によっても
簡単に拡散する。しかし、第１の実施の形態に係る不揮
発性半導体記憶装置によれば、メモリセル領域を覆うＴ
ｉ含有バリア４２ｂ中のＴｉが水素ゲッタリング作用を
有するため、水素はＴｉ含有バリア４２ｂに達した段階
で吸収され、それ以上深い方向への拡散が阻止される。
このため、メモリセルトランジスタ領域、特に電荷蓄積
層となる浮遊ゲートへの水素の侵入が抑制され、水素侵
入に起因するしきい値電圧の変動が回避される。
ｉＮ膜の形成には、プラズマＣＶＤ法が用いられ、ガス
原料として、水素ガスを含むＳｉＨ４等の材料が使用さ
れ、２００〜３００℃の低い成膜温度で膜形成が行われ
るため、膜中には比較的多くのＳｉ−Ｈ結合が残りやす
い。こうして残った水素含有量は１０atom％〜２０atom
％に相当する。膜中の水素は、低温の熱処理によっても
簡単に拡散する。しかし、第１の実施の形態に係る不揮
発性半導体記憶装置によれば、メモリセル領域を覆うＴ
ｉ含有バリア４２ｂ中のＴｉが水素ゲッタリング作用を
有するため、水素はＴｉ含有バリア４２ｂに達した段階
で吸収され、それ以上深い方向への拡散が阻止される。
このため、メモリセルトランジスタ領域、特に電荷蓄積
層となる浮遊ゲートへの水素の侵入が抑制され、水素侵
入に起因するしきい値電圧の変動が回避される。
【００４０】図２（ａ）は、第１の実施の形態に係る不
揮発性半導体記憶装置のメモリセル領域１の部分平面図
であり、図２（ｂ）および図２（ｃ）は、それぞれ図２
（ａ）における破線部ＡのＸ軸断面図、および破線部Ｂ
のＹ軸断面図である。
揮発性半導体記憶装置のメモリセル領域１の部分平面図
であり、図２（ｂ）および図２（ｃ）は、それぞれ図２
（ａ）における破線部ＡのＸ軸断面図、および破線部Ｂ
のＹ軸断面図である。
【００４１】図２（ａ）に示すように、Ｔｉ含有バリア
４２ｂは、破線部で示すメモリセル領域１全域を覆うよ
うに形成されている。また、図２（ｂ）および図２
（ｃ）からわかるように、メモリセル領域１の平面パタ
ーンでは、浮遊ゲート電極１６および制御ゲート電極２
０がストライプ状に並んでおり、この電極パターンと直
交する方向にストライプ状の素子分離領域５０のパター
ンが並んで配置され、素子分離領域５０で分離された活
性領域に浮遊ゲート電極１６を有するメモリトランジス
タが形成されている。第１メタル配線３６も、素子分離
領域５０に平行して配置される。なお、第１メタル配線
３６ｂはダミー配線である。
４２ｂは、破線部で示すメモリセル領域１全域を覆うよ
うに形成されている。また、図２（ｂ）および図２
（ｃ）からわかるように、メモリセル領域１の平面パタ
ーンでは、浮遊ゲート電極１６および制御ゲート電極２
０がストライプ状に並んでおり、この電極パターンと直
交する方向にストライプ状の素子分離領域５０のパター
ンが並んで配置され、素子分離領域５０で分離された活
性領域に浮遊ゲート電極１６を有するメモリトランジス
タが形成されている。第１メタル配線３６も、素子分離
領域５０に平行して配置される。なお、第１メタル配線
３６ｂはダミー配線である。
【００４２】図２（ａ）〜図２（ｃ）に示すように、Ｔ
ｉ含有バリア４２ｂは、メモリセル領域１を完全に覆う
ように形成されているので、第１パッシベーション膜４
４および第２パッシベーション膜４６から拡散する水素
が各メモリトランジスタ領域に到達し、しきい値電圧Ｖ
ｔｈが変動するのを効果的に防止できる。
ｉ含有バリア４２ｂは、メモリセル領域１を完全に覆う
ように形成されているので、第１パッシベーション膜４
４および第２パッシベーション膜４６から拡散する水素
が各メモリトランジスタ領域に到達し、しきい値電圧Ｖ
ｔｈが変動するのを効果的に防止できる。
【００４３】図３（ａ）は、本発明の第１の実施の形態
にかかるＥＥＰＲＯＭで２値データ記憶動作を行う場合
のしきい値電圧分布を示すグラフである。２値データの
記憶動作の場合は、例えば−５Ｖ〜＋５Ｖの間に、
“１”状態と“０”状態のそれぞれに対するトランジス
タのしきい値Ｖｔｈが設定される。一方、図３（ｂ）
は、本発明の第１の実施の形態にかかるＥＥＰＲＯＭで
多値データ記憶動作、例えば４値データ記憶動作を行う
場合のメモリトランジスタにおけるしきい値電圧分布を
示すグラフである。４値データ記憶動作の場合は、
“１.１”“１.０”“０.０”“０.１”の４つの状態を
同じ−５Ｖ〜＋５Ｖの間に設定する必要がある。特に同
図に示すように、“１.０”“０.０”“０.１”の３つ
の状態は、０〜＋５Ｖの間に設定されるため、しきい値
Ｖｔｈのずれ幅の余裕（マージン）は２値データ記憶動
作に較べかなり狭小となる。しきい値のずれが隣接する
データのしきい値分布にかかり、隣接データの読み出し
電圧（リードベリファイ電圧）値に達してしまうと、デ
ータ・リテンション不良が生じる。
にかかるＥＥＰＲＯＭで２値データ記憶動作を行う場合
のしきい値電圧分布を示すグラフである。２値データの
記憶動作の場合は、例えば−５Ｖ〜＋５Ｖの間に、
“１”状態と“０”状態のそれぞれに対するトランジス
タのしきい値Ｖｔｈが設定される。一方、図３（ｂ）
は、本発明の第１の実施の形態にかかるＥＥＰＲＯＭで
多値データ記憶動作、例えば４値データ記憶動作を行う
場合のメモリトランジスタにおけるしきい値電圧分布を
示すグラフである。４値データ記憶動作の場合は、
“１.１”“１.０”“０.０”“０.１”の４つの状態を
同じ−５Ｖ〜＋５Ｖの間に設定する必要がある。特に同
図に示すように、“１.０”“０.０”“０.１”の３つ
の状態は、０〜＋５Ｖの間に設定されるため、しきい値
Ｖｔｈのずれ幅の余裕（マージン）は２値データ記憶動
作に較べかなり狭小となる。しきい値のずれが隣接する
データのしきい値分布にかかり、隣接データの読み出し
電圧（リードベリファイ電圧）値に達してしまうと、デ
ータ・リテンション不良が生じる。
【００４４】しかし、本発明の第１の実施の形態に係る
不揮発性半導体記憶装置によれば、データ・リテンショ
ン不良に最も弱い“０.１”状態のしきい値に対して
も、１０万回程度の繰り返し書き込みテストを行った後
のしきい値分布の変動量を従来の約２５％削減できる。
不揮発性半導体記憶装置によれば、データ・リテンショ
ン不良に最も弱い“０.１”状態のしきい値に対して
も、１０万回程度の繰り返し書き込みテストを行った後
のしきい値分布の変動量を従来の約２５％削減できる。
【００４５】以下、図４（ａ）〜図４（ｆ）を参照し、
本発明の第１の実施の形態に係る不揮発性半導体記憶装
置の製造方法について説明する。
本発明の第１の実施の形態に係る不揮発性半導体記憶装
置の製造方法について説明する。
【００４６】まず、図４（ａ）に示すように、Ｓｉ基板
１０にウェル領域および素子分離領域（図示せず）を形
成する。次に、Ｓｉ基板１０上にＣＶＤ法もしくは熱酸
化法等を用いて膜厚１０ｎｍ程度のゲート絶縁膜（トン
ネル酸化膜）１４を形成する。メモリセル領域１ではゲ
ート絶縁膜１４上に、スパッタ法あるいはＣＶＤ法等を
用いて膜厚約５０ｎｍ〜１００ｎｍの多結晶シリコン膜
で、浮遊ゲート電極１６を形成する。また、周辺回路領
域２にも、ゲート絶縁膜１４上に浮遊ゲート電極１６と
同一層でゲート電極１６ｂを形成する。次に、メモリセ
ル領域１ではＣＶＤ法等を用いてゲート間絶縁膜１８を
形成する。
１０にウェル領域および素子分離領域（図示せず）を形
成する。次に、Ｓｉ基板１０上にＣＶＤ法もしくは熱酸
化法等を用いて膜厚１０ｎｍ程度のゲート絶縁膜（トン
ネル酸化膜）１４を形成する。メモリセル領域１ではゲ
ート絶縁膜１４上に、スパッタ法あるいはＣＶＤ法等を
用いて膜厚約５０ｎｍ〜１００ｎｍの多結晶シリコン膜
で、浮遊ゲート電極１６を形成する。また、周辺回路領
域２にも、ゲート絶縁膜１４上に浮遊ゲート電極１６と
同一層でゲート電極１６ｂを形成する。次に、メモリセ
ル領域１ではＣＶＤ法等を用いてゲート間絶縁膜１８を
形成する。
【００４７】このゲート間絶縁膜１８は、例えばシリコ
ン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるい
はそれの積層膜であるＯＮＯ膜（オキサイド／ナイトラ
イド／オキサイド）で形成する。さらにこの上にスパッ
タ法やＣＶＤ法等を用いて膜厚約１００ｎｍ〜２００ｎ
ｍの制御ゲート電極層２６を形成する。制御ゲート電極
層２６は、例えば多結晶シリコン膜、もしくは多結晶シ
リコンとメタルシリサイドの積層膜、あるいは金属材料
のみのメタルゲート膜としてもよい。こうして、メモリ
セル領域１にはスタック型ゲート構造を形成し、周辺回
路領域２には単一層ゲート構造を形成する。さらに、各
ゲート構造の表面を覆うように酸化膜２２を形成する。
ン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるい
はそれの積層膜であるＯＮＯ膜（オキサイド／ナイトラ
イド／オキサイド）で形成する。さらにこの上にスパッ
タ法やＣＶＤ法等を用いて膜厚約１００ｎｍ〜２００ｎ
ｍの制御ゲート電極層２６を形成する。制御ゲート電極
層２６は、例えば多結晶シリコン膜、もしくは多結晶シ
リコンとメタルシリサイドの積層膜、あるいは金属材料
のみのメタルゲート膜としてもよい。こうして、メモリ
セル領域１にはスタック型ゲート構造を形成し、周辺回
路領域２には単一層ゲート構造を形成する。さらに、各
ゲート構造の表面を覆うように酸化膜２２を形成する。
【００４８】次に、図４（ｂ）に示すように、各ゲート
電極をマスクとして、ウェルと逆導電型の不純物をイオ
ン注入し、アニ−ル工程を経てソース/ドレイン領域１
２を形成する。さらに、例えばＣＶＤ法を用いてＢＰＳ
Ｇ（ボロンフォスフォシリケートガラス）等で層間絶縁
膜２４を形成する。
電極をマスクとして、ウェルと逆導電型の不純物をイオ
ン注入し、アニ−ル工程を経てソース/ドレイン領域１
２を形成する。さらに、例えばＣＶＤ法を用いてＢＰＳ
Ｇ（ボロンフォスフォシリケートガラス）等で層間絶縁
膜２４を形成する。
【００４９】図４（ｃ）に示すように、層間絶縁膜２４
にＲＩＥ（Reactive Ion Etching）法を用いてドレイ
ン領域１２Ｄが底面に露出するコンタクトホールを開
け、ここを例えばＷ（タングステン）等の導電材料で埋
め込み、表面を平坦化し、コンタクト２６を形成する。
同様な方法で層間絶縁膜２８を形成し、ダマシン法等を
用いて層間絶縁膜２８上層に第１配線３０を形成する。
さらに、その上に層間絶縁膜３４を形成し、さらに必要
なコンタクト３２を形成する。なお、周辺回路領域２に
も、層間絶縁膜２４、２８、３４がメモリセル領域１の
製造工程にあわせて、順次形成され、必要に応じ図示し
ない配線層が形成される。そして、層間絶縁膜３４上に
第１メタル配線層（ビット線）３６を形成する。
にＲＩＥ（Reactive Ion Etching）法を用いてドレイ
ン領域１２Ｄが底面に露出するコンタクトホールを開
け、ここを例えばＷ（タングステン）等の導電材料で埋
め込み、表面を平坦化し、コンタクト２６を形成する。
同様な方法で層間絶縁膜２８を形成し、ダマシン法等を
用いて層間絶縁膜２８上層に第１配線３０を形成する。
さらに、その上に層間絶縁膜３４を形成し、さらに必要
なコンタクト３２を形成する。なお、周辺回路領域２に
も、層間絶縁膜２４、２８、３４がメモリセル領域１の
製造工程にあわせて、順次形成され、必要に応じ図示し
ない配線層が形成される。そして、層間絶縁膜３４上に
第１メタル配線層（ビット線）３６を形成する。
【００５０】続けて、図５（ｄ）〜図５（ｆ）を参照
し、第２メタル配線層４２およびＴｉ含有バリア４２ｂ
の製造方法について説明する。
し、第２メタル配線層４２およびＴｉ含有バリア４２ｂ
の製造方法について説明する。
【００５１】図５（ｄ）に示すように、層間絶縁膜３８
に必要なコンタクトホールを開口した後、全面にスパッ
タ法等を用いて、下層より順次、膜厚約２５ｎｍのＴｉ
膜、膜厚約２５ｎｍのＴｉＮ膜および膜厚約８００ｎｍ
のＡｌ−Ｃｕ膜をそれぞれ積層し、第２メタル配線層４
２を形成する。
に必要なコンタクトホールを開口した後、全面にスパッ
タ法等を用いて、下層より順次、膜厚約２５ｎｍのＴｉ
膜、膜厚約２５ｎｍのＴｉＮ膜および膜厚約８００ｎｍ
のＡｌ−Ｃｕ膜をそれぞれ積層し、第２メタル配線層４
２を形成する。
【００５２】続いて、図５（ｅ）に示すように、第２メ
タル配線層４２の上に、レジスト４８をコーティング
し、さらに周辺回路領域２には必要な配線パターンに相
当するレジスト４８のパターンを形成するとともに、メ
モリセル領域１ではメモリセル領域１全域を覆うレジス
ト４８のパターンを形成する。このレジスト４８のパタ
ーンをエッチングマスクとして、第２メタル配線層４２
をエッチングする。こうして、周辺回路領域２に必要な
配線層４２を形成するとともに、メモリセル領域１上に
Ｔｉ含有バリア４２ｂを形成する。不要となったレジス
ト４８はその後剥離する。
タル配線層４２の上に、レジスト４８をコーティング
し、さらに周辺回路領域２には必要な配線パターンに相
当するレジスト４８のパターンを形成するとともに、メ
モリセル領域１ではメモリセル領域１全域を覆うレジス
ト４８のパターンを形成する。このレジスト４８のパタ
ーンをエッチングマスクとして、第２メタル配線層４２
をエッチングする。こうして、周辺回路領域２に必要な
配線層４２を形成するとともに、メモリセル領域１上に
Ｔｉ含有バリア４２ｂを形成する。不要となったレジス
ト４８はその後剥離する。
【００５３】図１に戻り、パッシベーション層の形成工
程について説明する。Ｔｉ含有バリア４２ｂおよび第２
メタル配線層４２が形成された基板表面上に被覆性の良
いＴＥＯＳ膜からなる第１パッシベーション膜４４を形
成する。具体的には、プラズマＣＶＤ法を用い膜厚約５
０ｎｍのＴＥＯＳ膜を形成した後、さらに高い被覆性を
得るため、高密度プラズマＣＶＤ（High density pla
sma ＣＶＤ）法を用い膜厚約９００ｎｍのＴＥＯＳ膜
を形成する。
程について説明する。Ｔｉ含有バリア４２ｂおよび第２
メタル配線層４２が形成された基板表面上に被覆性の良
いＴＥＯＳ膜からなる第１パッシベーション膜４４を形
成する。具体的には、プラズマＣＶＤ法を用い膜厚約５
０ｎｍのＴＥＯＳ膜を形成した後、さらに高い被覆性を
得るため、高密度プラズマＣＶＤ（High density pla
sma ＣＶＤ）法を用い膜厚約９００ｎｍのＴＥＯＳ膜
を形成する。
【００５４】さらに、第１パッシベーション膜４４上に
第２パッシベーション膜４６を形成する。第２パッシベ
ーション膜４６としては、モノシラン（ＳｉＨ４）ガス
および一酸化窒素（Ｎ２Ｏ）ガスをガス源に用いて、プ
ラズマＣＶＤ法により耐湿性が良好なシリコン窒化（Ｓ
ｉＮx）膜を形成する。
第２パッシベーション膜４６を形成する。第２パッシベ
ーション膜４６としては、モノシラン（ＳｉＨ４）ガス
および一酸化窒素（Ｎ２Ｏ）ガスをガス源に用いて、プ
ラズマＣＶＤ法により耐湿性が良好なシリコン窒化（Ｓ
ｉＮx）膜を形成する。
【００５５】以上に説明するように、本発明の第１の実
施の形態に係る不揮発性半導体記憶装置は、メモリセル
領域１上方にＴｉ含有バリア４２ｂを備えるので、パッ
シベーション膜中の水素の拡散がこのＴｉ含有バリア４
２ｂによって阻止できる。従って、浮遊ゲート電極１６
への水素の拡散に起因するしきい値電圧のずれの発生が
抑制される。特に、しきい値電圧のマージンが狭い多値
データ記憶動作を行う場合、Ｔｉ含有バリア４２ｂによ
る水素拡散抑制効果の有効性が高い。また、Ｔｉ含有バ
リア４２ｂは、第２メタル配線層４２と同一層で形成で
きるので、第２メタル配線層４２をパターニングする際
に使用するマスクパターンを変更するだけで対応でき
る。
施の形態に係る不揮発性半導体記憶装置は、メモリセル
領域１上方にＴｉ含有バリア４２ｂを備えるので、パッ
シベーション膜中の水素の拡散がこのＴｉ含有バリア４
２ｂによって阻止できる。従って、浮遊ゲート電極１６
への水素の拡散に起因するしきい値電圧のずれの発生が
抑制される。特に、しきい値電圧のマージンが狭い多値
データ記憶動作を行う場合、Ｔｉ含有バリア４２ｂによ
る水素拡散抑制効果の有効性が高い。また、Ｔｉ含有バ
リア４２ｂは、第２メタル配線層４２と同一層で形成で
きるので、第２メタル配線層４２をパターニングする際
に使用するマスクパターンを変更するだけで対応でき
る。
【００５６】（第２の実施の形態）本発明の第２の実施
の形態に係る不揮発性半導体記憶装置の構成を図６
（ａ）〜図６（ｃ）に示す。第２の実施の形態に係る不
揮発性半導体記憶装置も、ＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭであり、基本的な構成は、第１の実施の形態と共
通するため、重複する説明は省略する。第１の実施の形
態と異なる点は、Ｔｉ含有バリア４２ｂが、メモリセル
領域１全域を被覆するのではなく、一部にスリット領域
４９を有していることである。
の形態に係る不揮発性半導体記憶装置の構成を図６
（ａ）〜図６（ｃ）に示す。第２の実施の形態に係る不
揮発性半導体記憶装置も、ＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭであり、基本的な構成は、第１の実施の形態と共
通するため、重複する説明は省略する。第１の実施の形
態と異なる点は、Ｔｉ含有バリア４２ｂが、メモリセル
領域１全域を被覆するのではなく、一部にスリット領域
４９を有していることである。
【００５７】例えば、図６（ａ）に示すように、スリッ
ト領域４９はメモリセル領域１を複数領域に分割し、ワ
ード線とビット線に平行なスリットにより各領域を囲む
枠状形状としてもよい。図６（ｂ）は図６（ａ）におけ
る破線部ＡのＸ軸断面図であり、図６（ｃ）は図６
（ａ）における破線部ＢのＹ軸断面図である。図６
（ｂ）に示す断面構造は、第１の実施の形態に係る構造
と共通するが、第２の実施の形態に係るＥＥＰＲＯＭで
は、Ｔｉ含有バリア４２ｂがスリット領域４９を有する
ため、図６（ｃ）に示す断面構造では、一部のメモリセ
ルトランジスタの上方にはＴｉ含有バリア４２ｂは形成
されていない。
ト領域４９はメモリセル領域１を複数領域に分割し、ワ
ード線とビット線に平行なスリットにより各領域を囲む
枠状形状としてもよい。図６（ｂ）は図６（ａ）におけ
る破線部ＡのＸ軸断面図であり、図６（ｃ）は図６
（ａ）における破線部ＢのＹ軸断面図である。図６
（ｂ）に示す断面構造は、第１の実施の形態に係る構造
と共通するが、第２の実施の形態に係るＥＥＰＲＯＭで
は、Ｔｉ含有バリア４２ｂがスリット領域４９を有する
ため、図６（ｃ）に示す断面構造では、一部のメモリセ
ルトランジスタの上方にはＴｉ含有バリア４２ｂは形成
されていない。
【００５８】このように、Ｔｉ含有バリア４２ｂは、必
ずしもメモリセル領域の全域を被覆する必要はない。具
体的には、例えば図６（ａ）に示すように、メモリセル
領域をビット線と平行なスリットで１６の領域に分割
し、各領域周囲それぞれに２ビット線幅の枠状スリット
を形成する場合、1ビット線が１０２４ブロック、１ブ
ロックが１６ビットとすると、スリットのために覆われ
ていないメモリセルは、全体で９８３０４０ビットに相
当する。メモリセル全体では、１２８Mビットであるこ
とを考慮すると、Ｔｉ含有バリア４２ｂで覆われていな
いメモリセル面積領域は全体の約２％、メモリ数でいえ
ば全体の約１％に相当する。この条件においては、Ｔｉ
含有バリア４２ｂは、スリットのないＴｉ含有バリアを
備えた第１の実施の形態に係る半導体不揮発性記憶装置
とほぼ同じしきい値変動抑制効果を示すことが確認され
ている。すなわち、メモリセル領域の９８％をＴｉ含有
バリア４２ｂが覆う場合は、確実に良好なしきい値変動
抑制効果がある。従って、例えばメモリセル領域１の総
面積の９０％以上、より好ましくは９５％以上を覆うも
のであれば、メモリセル領域全域を覆う場合とほぼ同様
な水素拡散防止効果を得ることができ、多値データの動
作表示の場合においてしきい値変動を抑制する効果が得
られる。
ずしもメモリセル領域の全域を被覆する必要はない。具
体的には、例えば図６（ａ）に示すように、メモリセル
領域をビット線と平行なスリットで１６の領域に分割
し、各領域周囲それぞれに２ビット線幅の枠状スリット
を形成する場合、1ビット線が１０２４ブロック、１ブ
ロックが１６ビットとすると、スリットのために覆われ
ていないメモリセルは、全体で９８３０４０ビットに相
当する。メモリセル全体では、１２８Mビットであるこ
とを考慮すると、Ｔｉ含有バリア４２ｂで覆われていな
いメモリセル面積領域は全体の約２％、メモリ数でいえ
ば全体の約１％に相当する。この条件においては、Ｔｉ
含有バリア４２ｂは、スリットのないＴｉ含有バリアを
備えた第１の実施の形態に係る半導体不揮発性記憶装置
とほぼ同じしきい値変動抑制効果を示すことが確認され
ている。すなわち、メモリセル領域の９８％をＴｉ含有
バリア４２ｂが覆う場合は、確実に良好なしきい値変動
抑制効果がある。従って、例えばメモリセル領域１の総
面積の９０％以上、より好ましくは９５％以上を覆うも
のであれば、メモリセル領域全域を覆う場合とほぼ同様
な水素拡散防止効果を得ることができ、多値データの動
作表示の場合においてしきい値変動を抑制する効果が得
られる。
【００５９】また、Ｔｉ含有バリア４２ｂとその上下の
層間絶縁層との間では熱膨張係数等の違いがあるため、
Ｔｉ含有バリア４２ｂの面積が広くなると、応力による
亀裂等欠陥の発生が生じるおそれがあるが、Ｔｉ含有バ
リア４２ｂに形成したスリット領域４９は、これらの応
力を緩和する働きがある。
層間絶縁層との間では熱膨張係数等の違いがあるため、
Ｔｉ含有バリア４２ｂの面積が広くなると、応力による
亀裂等欠陥の発生が生じるおそれがあるが、Ｔｉ含有バ
リア４２ｂに形成したスリット領域４９は、これらの応
力を緩和する働きがある。
【００６０】スリット領域４９の形状は限定されず、図
６（ａ）に示すような枠状形状のみならず、ストライプ
形状等、種々の形状をとることができる。なお、スリッ
ト幅が広くなりすぎると、スリットの間から水素が拡散
するため、スリット幅は、メモリセルトランジスタのゲ
ート幅の数個分以下であることが望ましい。
６（ａ）に示すような枠状形状のみならず、ストライプ
形状等、種々の形状をとることができる。なお、スリッ
ト幅が広くなりすぎると、スリットの間から水素が拡散
するため、スリット幅は、メモリセルトランジスタのゲ
ート幅の数個分以下であることが望ましい。
【００６１】なお、NANDセル列(ワードライン)と並行
な、選択ゲートが配置された領域上にスリットを形成す
る場合は、実質的にメモリセル上を覆うＴｉ含有バリア
４２ｂ面積を減らさないですむため、高い水素バリア効
果を維持でき、かつ、スリットによる応力緩和効果を備
えることができる。
な、選択ゲートが配置された領域上にスリットを形成す
る場合は、実質的にメモリセル上を覆うＴｉ含有バリア
４２ｂ面積を減らさないですむため、高い水素バリア効
果を維持でき、かつ、スリットによる応力緩和効果を備
えることができる。
【００６２】なお、第２の実施の形態にかかるＥＥＰＲ
ＯＭは第１の実施の形態に係る製造方法と同様な方法を
用いて作製できる。
ＯＭは第１の実施の形態に係る製造方法と同様な方法を
用いて作製できる。
【００６３】以上、本発明の不揮発性半導体記憶装置に
ついて、実施の形態に沿って説明したが、本発明はこれ
らの記載に限定されることなく、種々の改変や置換が可
能なことは当業者には自明である。
ついて、実施の形態に沿って説明したが、本発明はこれ
らの記載に限定されることなく、種々の改変や置換が可
能なことは当業者には自明である。
【００６４】例えば、上述する実施の形態では、ＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭについて説明したが、フラ
ッシュ型、ＮＡＮＤ型のＥＥＰＲＯＭに限らず、水素拡
散によるしきい値電圧の変動が問題となる不揮発性半導
体記憶装置であれば同様にＴｉ含有バリアを用いた上述
する構造を適用できる。
Ｄ型フラッシュＥＥＰＲＯＭについて説明したが、フラ
ッシュ型、ＮＡＮＤ型のＥＥＰＲＯＭに限らず、水素拡
散によるしきい値電圧の変動が問題となる不揮発性半導
体記憶装置であれば同様にＴｉ含有バリアを用いた上述
する構造を適用できる。
【００６５】また、上述する実施の形態では、周辺回路
領域に形成する第２メタル配線層と同一層でメモリセル
領域を覆うＴｉ含有バリアを形成する例について説明し
たが、第２メタル配線層を使用することなく、独立にＴ
ｉ含有層を形成し、同層を利用してＴｉ含有バリアを形
成してもよい。さらに、周辺回路領域に第３、第４のメ
タル配線層が形成される場合には、これらの配線層のい
ずれかを利用してＴｉ含有バリアを形成してもよい。
領域に形成する第２メタル配線層と同一層でメモリセル
領域を覆うＴｉ含有バリアを形成する例について説明し
たが、第２メタル配線層を使用することなく、独立にＴ
ｉ含有層を形成し、同層を利用してＴｉ含有バリアを形
成してもよい。さらに、周辺回路領域に第３、第４のメ
タル配線層が形成される場合には、これらの配線層のい
ずれかを利用してＴｉ含有バリアを形成してもよい。
【００６６】さらに、パッシベーション層は、Ｔｉ含有
バリアの直上に形成されている必要はなく、Ｔｉ含有バ
リアの上または上方に形成されていればよい。
バリアの直上に形成されている必要はなく、Ｔｉ含有バ
リアの上または上方に形成されていればよい。
【００６７】
【発明の効果】上述するように、本発明の不揮発性半導
体記憶装置の特徴によれば、メモリセル領域上にＴｉ含
有バリアを備えるので、パッシベーション層等からメモ
リセルトランジスタへの水素の拡散を防止できる。この
結果、拡散水素に起因するメモリセルトランジスタのし
きい値変動が抑制され、データ・リタデーション不良を
防止できる。
体記憶装置の特徴によれば、メモリセル領域上にＴｉ含
有バリアを備えるので、パッシベーション層等からメモ
リセルトランジスタへの水素の拡散を防止できる。この
結果、拡散水素に起因するメモリセルトランジスタのし
きい値変動が抑制され、データ・リタデーション不良を
防止できる。
【００６８】さらに、本発明の不揮発性半導体記憶装置
の製造方法の特徴によれば、周辺回路領域に配線層を形
成する工程を利用して、同一配線層でメモリセル領域上
にＴｉ含有バリアを形成するので、製造工程の負担を伴
うことなく、水素拡散防止効果をもつＴｉ含有バリアを
持ち、データ・リタデーション不良を防止できる不揮発
性半導体記憶装置を提供できる。
の製造方法の特徴によれば、周辺回路領域に配線層を形
成する工程を利用して、同一配線層でメモリセル領域上
にＴｉ含有バリアを形成するので、製造工程の負担を伴
うことなく、水素拡散防止効果をもつＴｉ含有バリアを
持ち、データ・リタデーション不良を防止できる不揮発
性半導体記憶装置を提供できる。
【図１】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の部分断面図である。
体記憶装置の部分断面図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置におけるメモリセル領域での平面図および断
面図である。
体記憶装置におけるメモリセル領域での平面図および断
面図である。
【図３】本発明の第１の実施の形態に係る２値データ動
作の場合のしきい値電圧分布と多値データ動作の場合の
しきい値電圧分布を示すグラフである。
作の場合のしきい値電圧分布と多値データ動作の場合の
しきい値電圧分布を示すグラフである。
【図４】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の製造方法を示す各工程での装置断面図であ
る。
体記憶装置の製造方法を示す各工程での装置断面図であ
る。
【図５】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の製造方法を示す各工程での装置断面図であ
る。
体記憶装置の製造方法を示す各工程での装置断面図であ
る。
【図６】本発明の第２の実施の形態に係る不揮発性半導
体記憶装置におけるメモリセル領域での平面図および断
面図である。
体記憶装置におけるメモリセル領域での平面図および断
面図である。
【図７】従来の不揮発性半導体記憶装置の部分断面図で
ある。
ある。
１０ 半導体基板
１２ ソース/ドレイン領域
１４ ゲート絶縁膜
１６ 浮遊ゲート電極
１８ ゲート間絶縁膜
２０ 制御ゲート電極
２２ 酸化膜
２４、３４、３８ 層間絶縁膜
２６、３２、４０ コンタクト
２８ 層間絶縁膜
３０ 第１配線（ビット線）
３６ 第１メタル配線層
４２ 第２メタル配線層
４２ｂ Ｔｉ含有バリア
４４ 第１パッシベーション膜
４６ 第２パッシベーション膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年５月２７日（２００２．５．２
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【発明が解決しようとする課題】一般にパッシベーショ
ン膜の成膜には、成膜温度が比較的低いプラズマＣＶＤ
法が利用されている。さらに、ガス原料としては、モノ
シラン（ＳｉＨ４）ガスやＴＥＯＳ（Ｓｉ（ＯＣ
２Ｈ５）４）ガス等の水素を含むガスが用いられてい
る。このため、パッシベーション膜中には大量の水素が
含有されやすい。膜中に含有された水素は、比較的低温
の熱処理でも拡散しやすく、パッシベーション膜形成工
程後に続くアセンブリ工程中にも拡散し、メモリセルの
トランジスタ領域に達する場合がある。
ン膜の成膜には、成膜温度が比較的低いプラズマＣＶＤ
法が利用されている。さらに、ガス原料としては、モノ
シラン（ＳｉＨ４）ガスやＴＥＯＳ（Ｓｉ（ＯＣ
２Ｈ５）４）ガス等の水素を含むガスが用いられてい
る。このため、パッシベーション膜中には大量の水素が
含有されやすい。膜中に含有された水素は、比較的低温
の熱処理でも拡散しやすく、パッシベーション膜形成工
程後に続くアセンブリ工程中にも拡散し、メモリセルの
トランジスタ領域に達する場合がある。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5F033 HH04 HH08 HH09 HH11 HH18
HH27 HH33 JJ19 KK01 MM05
MM07 MM22 PP06 PP15 RR04
RR05 SS04 VV00 VV01 VV16
XX19 XX28
5F083 EP02 EP23 EP27 EP55 EP76
ER16 GA21 JA35 JA36 JA37
JA39 JA40 JA56 KA20 MA06
MA20 PR21 PR43 PR45 PR53
PR55 ZA01 ZA21
5F101 BA29 BA36 BB05 BD34 BD45
BD46 BE02 BE05 BE07 BF03
BF05 BH02 BH21
Claims (17)
- 【請求項１】 半導体基板と、 前記半導体基板上に配置され、浮遊ゲートを持つスタッ
ク型ゲート構造のトランジスタアレイを有する、メモリ
セル領域と、 前記メモリセル領域の上方に配置され、前記メモリセル
領域を覆うＴｉ含有バリアと、 前記Ｔｉ含有バリア上、または上方に配置されたパッシ
ベーション層とを有する不揮発性半導体記憶装置。 - 【請求項２】 さらに、前記半導体基板上の前記メモリ
セル領域以外の領域に配置され、Ｔｉ含有配線層を備え
る、周辺回路領域を有し、 前記Ｔｉ含有バリアは、前記Ｔｉ含有配線層と同一層で
形成されていることを特徴とする請求項１に記載の不揮
発性半導体記憶装置。 - 【請求項３】 前記Ｔｉ含有バリアは、前記メモリセル
領域面積の少なくとも９０％以上を覆うことを特徴とす
る請求項１または２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記Ｔｉ含有バリアは、スリットのある
平面パターン形状を有することを特徴とする請求項１〜
３のいずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記スリットは、前記メモリセル領域の
ワード線、もしくはビット線に平行なラインパターンを
有することを特徴とする請求項４に記載の不揮発性半導
体記憶装置。 - 【請求項６】 前記スリットは、前記メモリセル領域の
選択ゲートトランジスタ上方を通過するラインパターン
を有することを特徴とする請求項５に記載の不揮発性半
導体記憶装置。 - 【請求項７】 前記Ｔｉ含有バリアは、チタン、窒化チ
タン、チタンシリサイドの少なくともいずれかを含むＴ
ｉ含有膜を有することを特徴とする請求項１〜６のいず
れか１項に記載の不揮発性半導体記憶装置。 - 【請求項８】 前記Ｔｉ含有バリアは、さらに、前記Ｔ
ｉ含有膜より高導電性を持つ導電層を含むことを特徴と
する請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記導電層は、ＡｌもしくはＣｕを含む
ことを特徴とする請求項８に記載の不揮発性半導体記憶
装置。 - 【請求項１０】 前記メモリセル領域は、各メモリセル
が３以上の多値データを記憶することを特徴とする請求
項１〜９のいずれか１項に記載の不揮発性半導体記憶装
置。 - 【請求項１１】 前記パッシベーション層は、シリコン
窒化膜を含むことを特徴とする請求項１〜１０のいずれ
か１項に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記パッシベーション層は、さらに、
ＴＥＯＳ膜を含むことを特徴とする請求項１１に記載の
不揮発性半導体記憶装置。 - 【請求項１３】 前記メモリセル領域に、フラッシュ型
ＥＥＰＲＯＭが形成されていることを特徴とする請求項
１〜１２のいずれか１項に記載の不揮発性半導体記憶装
置。 - 【請求項１４】 前記メモリセル領域に、ＮＡＮＤ型Ｅ
ＥＰＲＯＭが形成されていることを特徴とする請求項１
〜１３のいずれか１項に記載の不揮発性半導体記憶装
置。 - 【請求項１５】 半導体基板上のメモリセル領域にメモ
リセル構造を形成するとともに、前記半導体基板上の前
記メモリセル領域以外の周辺回路領域に、素子構造を形
成する工程と、 前記メモリセル構造および前記素子構造を覆う層間絶縁
層を形成する工程と、 前記層間絶縁層上に、Ｔｉ含有導電膜を形成する工程
と、 前記Ｔｉ含有導電膜を選択的にエッチングすることによ
り、前記周辺回路領域上方にはＴｉ含有配線層を形成す
るとともに、前記メモリセル領域上方には、前記メモリ
セル領域を覆うＴｉ含有バリアを形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項１６】 さらに、前記Ｔｉ含有配線層および前
記Ｔｉ含有バリアの上、もしくはその上方にパッシベー
ション層を形成する工程を有することを特徴とする請求
項１５に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１７】 前記パッシベーション層を形成する工
程は、 プラズマＣＶＤ法を用いてＴＥＯＳ膜を形成する工程
と、 プラズマＣＶＤ法を用いてシリコン窒化膜を形成する工
程とを有することを特徴とする請求項１６に記載の不揮
発性半導体記憶装置の製造方法。
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