JP2007258382A - 半導体記憶装置、および半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】基板1と、導電路の始点となるソース領域2と、その終点となるドレイン領域3と、導電路が形成される領域上の第1絶縁膜4と、第1絶縁膜4上に形成され、所定値以下の濃度の不純物および所定値以上の濃度の水素原子が注入された浮遊ゲート5と、浮遊ゲート5を被覆する第2絶縁膜6と、第2絶縁膜6を介して浮遊ゲート5から分離して形成された制御ゲート8と、保護膜と、を備える。
【選択図】図1
Description
《発明の骨子》
図1に、ダイレクトトンネル構造の浮遊ゲートを有する不揮発性半導体記憶装置(以下、単に半導体装置という)の断面構造を示す。この半導体装置は、半導体基板(本発明の基板に相当)1と、半導体基板1に形成されたソース2およびドレイン3と、ソース2およびドレイン3の間で導電路が形成される半導体基板領域(チャンネル領域とも呼ばれる)上の絶縁膜4(本発明の第1絶縁膜に相当)と、絶縁膜4上に形成される浮遊ゲート5と、浮遊ゲート5の周囲を被覆する絶縁膜6(本発明の第2絶縁膜に相当)と、浮遊ゲート5の上部を被覆する酸化膜キャップ7と、絶縁膜6によって浮遊ゲート5から分離されて形成される制御ゲート8と、制御ゲート8の側壁を被覆するサイドウォール9と、酸化膜キャップ7、制御ゲート8およびサイドウォール9を含む半導体装置の表面を被覆する保護膜10とを有している。このような半導体装置の構成および製法については、本出願人による、特開2000−150680号公報、特開2001−168213号公報、特開2002−16155号公報に詳細に説明されているので、詳細は省略し、特徴的な構成について説明する。
・チャンネル領域に不純物が注入される。この不純物は、トランジスタの閾値調整の目的で注入される。
・チャンネル領域上に薄い絶縁膜4(厚さ約1〜3nm)の層が形成される。
・素子分離構造および絶縁膜4の上層に浮遊ゲート5となるべきポリシリコン膜を形成する。
・浮遊ゲート5を含むゲート構造が形成される。
・浮遊ゲート5を被覆する絶縁膜6が形成され、さらに、その外側に制御ゲート8が形成される。
・その後、通常のCMOSロジックのプロセスと同様の工程を経た後、プラズマCVDによってシリコン窒化膜の保護膜10が形成される。さらに本実施形態では、保護膜10の形成後にアニールが実施される。
第1実施形態では、浮遊ゲート5へ原子状水素を注入することにより、浮遊ゲート5の比抵抗を低減した半導体装置の構成および半導体装置の製造方法の例を説明する。
50℃、10minから30min程度である。この処理において、シリコン窒化膜は、以下の式にしたがって生成されるので、水素を多く含む。
反応式:SiH4 + NH3 => SiN + (H2) + (N2)
これにより、図4に示したように、原子状水素をグレインバウンダリに終端させる。図5にプラズマ窒化膜を使用したときの、比抵抗の変化を示す。図5で、AS Depoとは、濃度5×1019cm−3のヒ素を含むポリシリコンを堆積した材料を示す。この場合の比抵抗は、1.5オーム・センチメートル程度である。
分析計)プロファイルを示す。二次イオン質量分析計は、一次イオンを加速して、試料表面に照射し、スパッタリングにより飛び出してきた粒子のうち、電荷を持つ粒子(二次イ
オン)の質量を分析することにより、試料を構成する元素成分を特定する装置である。
図7から図9の図面により、本実施形態に係る半導体装置の製造工程を示す。まず、シリコン基板1に、加速エネルギー10keV、ドーズ量1e12〜1e13cm−2にてボロンをドープする。これは、トランジスタの閾値調整のためのチャンネルドープである。
、浮遊ゲート5となる膜厚150nmのポリシリコン膜を成膜する((3−1)Poly−Si堆積)。
により、シリコン窒化膜9を100nm堆積する((10)シリコン窒化膜堆積)。
上記第1実施形態では、シリコン窒化膜成膜後のアニールにより、浮遊ゲート5を構成するポリシリコンのグレインバウンダリに原子状の水素をトラップさせ、空乏化された浮遊ゲート5の比抵抗を減少させた、半導体装置の構造およびその製造方法を説明した。
)を形成する((3−2)酸化膜(極薄))。
0nmの粒径を有する1層目のポリシリコンを形成し、その上に、おおよそ100〜150nmの粒径を有する2層目のポリシリコンを形成する。
本実施形態は、以下の発明の態様(付記と呼ぶ)を含む。
(付記1)
基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第2絶縁膜と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置。(1)
(付記2)
前記保護膜は、シリコン窒化膜である付記1に記載の半導体記憶装置。(2)
(付記3)
基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第2絶縁膜と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、
前記浮遊ゲートは、複数の粒径の多結晶シリコンで形成された半導体記憶装置。(3)(付記4)
前記浮遊ゲートは、水素原子が導入されている付記3に記載の半導体記憶装置。
(付記5)
前記浮遊ゲートは、第1の粒径の多結晶シリコンからなる第1の層と、当該第1の粒径より大きい第2の粒径の多結晶シリコンからなる第2の層とからなる付記3または4記載の半導体記憶装置。
(付記6)
半導体基板上に、第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、浮遊ゲートを形成する工程と、
前記浮遊ゲートを被覆する第2絶縁膜を形成する工程と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆するシリコン窒化膜を形成する工程と、
所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する工程とを有する半導体記憶装置の製造方法。(4)
(付記7)
半導体基板上に、第1絶縁膜を形成する工程と、
前記第1酸化膜上に、多結晶シリコンからなる浮遊ゲートを形成する浮遊ゲート形成工程と、
前記浮遊ゲートを被覆する第2絶縁膜を形成する工程と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜を形成する工程と、を備え、
前記浮遊ゲート形成工程は、前記多結晶シリコンの粒径を制御して前記浮遊ゲートを形成する半導体記憶装置の製造方法。(5)
(付記8)
前記浮遊ゲート形成工程は、第1の粒径の多結晶ポリシリコンからなる第1の層を形成し、
前記第1の層上に、前記第1の粒径より大きい第2の粒径の多結晶ポリシリコンかならなる第2の層を形成する付記7記載の半導体記憶装置の製造方法。
(付記9)
前記保護膜は、シリコン窒化膜であり、前記保護膜形成工程後、所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する付記7または8に記載の半導体記憶装置の製造方法。
2 ソース
3 ドレイン
4 絶縁膜(トンネル絶縁膜)
5 浮遊ゲート
6 絶縁膜
7 酸化膜キャップ
8 制御ゲート
9 サイドウォール
10 保護膜(シリコン窒化膜)
Claims (5)
- 基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第2絶縁膜と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置。 - 前記保護膜は、シリコン窒化膜である請求項1に記載の半導体記憶装置。
- 基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第2絶縁膜と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、
前記浮遊ゲートは、複数の粒径の多結晶で形成された半導体記憶装置。 - 半導体基板上に、第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、浮遊ゲートを形成する工程と、
前記浮遊ゲートを被覆する第2絶縁膜を形成する工程と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆するシリコン窒化膜を形成する工程と、
所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する工程とを有する半導体記憶装置の製造方法。 - 半導体基板上に、第1絶縁膜を形成する工程と、
前記第1酸化膜上に、多結晶シリコンからなる浮遊ゲートを形成する浮遊ゲート形成工程と、
前記浮遊ゲートを被覆する第2絶縁膜を形成する工程と、
前記第2絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜を形成する工程と、を備え、
前記浮遊ゲート形成工程は、前記多結晶シリコンの粒径を制御して前記浮遊ゲートを形成する半導体記憶装置の製造方法。
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