CN104716095A - 半导体装置的制造方法以及该半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置的制造方法以及该半导体装置。提供一种能够高精度地抑制在元件分离中利用STI而形成的FET的沟道区域内的阈值电压的变动、控制性良好的半导体装置的制造方法。所述半导体装置的制造方法包括：将STI的绝缘层形成得比半导体衬底的半导体层的表面高的工序；以及从与通过STI而被元件分离的FET的沟道长度方向大致正交且自半导体衬底的表面的法线方向向一方和另一方的每一个倾斜的两个倾斜方向对杂质进行离子注入的工序。能够调整对与STI的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道的每一个的杂质的注入量，能够抑制FET的Kink特性的产生。特别是通过应用于MONOS型FET，从而能够抑制非易失性存储器的写入裕度的降低。

Description

半导体装置的制造方法以及该半导体装置
技术领域
本发明涉及半导体装置的制造方法以及该半导体装置，特别地，能够适合用于具有电荷积蓄膜的非易失性存储器。
背景技术
在逻辑电路、存储器电路、模拟电路等中混装有非易失性存储器的半导体集成电路（LSI：Large Scale Integrated circuit：大规模集成电路）正在普及。在非易失性存储器中有利用在栅极绝缘膜具备电荷积蓄膜的场效应晶体管（FET：Field Effect Transistor）的非易失性存储器。在电荷积蓄膜中存在陷阱能级，通过载流子被该陷阱能级捕获（积蓄），从而FET的阈值电压发生变化，利用这样的现象来存储信息。即使向电路的电源供给被停止，被陷阱能级捕获的载流子也会被保持，因此，作为非易失性存储器来发挥作用。作为电荷积蓄膜，多使用氮化硅（Si3N4）膜，由在栅极电极与沟道之间被势垒膜夹持的3层构造形成。作为势垒膜，多使用氧化硅（SiO2）膜，上述3层构造的膜被称为ONO（Oxide/Nitride/Oxide）膜。这样的FET由于其构造而被称为MONOS（Metal/Oxide/Nitride/Oxide/Semiconductor）型FET。
在专利文献1中，公开了将MONOS型FET与构成周围电路等的通常的MOSFET（Metal Oxide Semiconductor Field Effect Transistor）形成在同一半导体衬底上的技术。
在专利文献2中，公开了在利用STI（Shallow Trench Isolation：浅沟槽隔离）技术来形成MOSFET的情况下抑制在MOSFET的沟道区域内的阈值电压的变动的技术。
现有技术文献
专利文献
专利文献1：日本特开2012–216857号公报；
专利文献2：日本特开平11–87697号公报。
发明要解决的课题
本发明者对专利文献1和2进行研究的结果是，知晓存在以下那样的新的课题。
构成非易失性存储器的MONOS型FET形成在被STI包围的区域，栅极电极在沟道宽度方向上从一个STI横跨另一个STI而形成，夹着上述栅极电极形成源极区域和漏极区域。因此，在沟道长度方向上，存在与STI的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道。发明者们通过研究发现，在STI的侧壁附近杂质浓度变得不均匀或者产生电场的混乱，因此，有可能示出支配两侧的电流沟道的阈值电压与支配内侧的电流沟道的阈值电压在实际效果上不同的所谓Kink（翘曲）特性。在非易失性存储器中，因为通过MONOS型FET的阈值电压的变化来存储信息，所以当具有Kink特性时有可能缩小写入裕度。
如果应用专利文献2中公开的技术，则如该文献的第0034段落所记载的那样认为不仅是通常的MOSFET、对于MONOS型FET也同样地能够抑制在沟道区域内的阈值电压的变动。可是，在构成非易失性存储器的MONOS型FET中，针对阈值电压的变动被要求的抑制的水平比通常的MOSFET显著地高。在构成非易失性存储器的MONOS型FET中，如上所述，通过载流子被电荷积蓄膜的陷阱能级捕获（积蓄），从而阈值电压发生变化，利用这样的现象来存储信息。因此，这是因为阈值电压的变动直接对写入裕度造成影响。
根据专利文献2中公开的技术，利用0°离子注入来控制沟道区域的杂质浓度。即，被注入到元件形成区域的中央部的杂质离子发生沟道作用（channeling）而到达衬底的纵深处，但是，被注入到STI的侧壁附近的杂质离子未发生沟道作用而停留在衬底的上表面附近（第0029段落）。在此，沟道作用是来自硅的晶面的表面的法线方向的离子注入并且是如下现象：由于构成晶体的原子相对于所注入的杂质离子的侵入方向呈纵队排列，所以为了将杂质离子和原子的冲突抑制到最小限度，杂质离子到达晶体的纵深处。为了利用该现象，上述0°离子注入需要相对于半导体衬底的晶面以准确地为0°的倾斜度来进行。在STI的侧壁附近，硅原子的排列混乱，此外，STI的侧壁相对于衬底倾斜地形成，因此，被注入到STI的侧壁附近的杂质离子不发生沟道作用而在比较浅的区域停止，利用这一现象，使STI的侧壁附近的浅的部分的杂质浓度上升。此时，精度良好地控制离子注入的角度、在STI的侧壁附近的硅原子的排列的混乱、以及STI的侧壁的形成角度在实际应用方面是极其困难的。虽然如该文献的第0034段落所记载的那样，认为能够取得抑制在沟道端的漏电流的程度的效果，但是，为了在非易失性存储器中抑制写入裕度的降低，则是不充分的。
这样的课题不限于上述MONOS型FET，能在对阈值电压的变动敏感的电路中使用的所有FET中共同地产生。例如，在被要求线性性的模拟电路中使用的FET中也是同样的。
发明内容
本发明的目的在于，提供一种能够高精度地抑制在元件分离中利用STI而形成的FET的沟道区域内的阈值电压的变动、控制性良好的半导体装置的制造方法。
以下对用于解决这样的课题的方案进行说明，根据本说明书的记述和附图，其它课题和新的特征变得清楚。
用于解决课题的方案
根据一个实施方式，如下所述。
即，一种半导体装置的制造方法，其中，包括：将STI的绝缘层形成得比半导体衬底的半导体层的表面高的工序；从与通过STI而被元件分离的FET的沟道长度方向大致正交且自半导体衬底的表面的法线方向倾斜规定的第一角度的方向对杂质进行离子注入的工序；以及从与所述沟道长度方向大致正交且自所述半导体衬底的表面的法线倾斜与所述第一角度相反的规定的第二角度的方向对杂质进行离子注入的工序。
发明效果
对通过上述一个实施方式而得到的效果简单地说明如下。
即，能够调整对与STI的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道的每一个的杂质的注入量，能够抑制FET的Kink特性的产生。由于能够根据STI的侧壁的高度和离子注入的角度来规定使剂量降低的区域的大小，所以，能够提供控制性良好的制造方法。此外，特别是通过应用于非易失性存储器用MONOS型FET，从而能够抑制非易失性存储器的写入裕度的降低。
附图说明
图1是实施方式1的制造方法的中途（N型阱11、P型阱12～14、P型沟道16、高耐压（HV）MOSFET用LDD19_1形成工序之后）的半导体装置1的示意性剖面图。
图2是实施方式1的制造方法的中途（栅极绝缘膜24～26形成工序之后）的半导体装置1的示意性剖面图。
图3是实施方式1的制造方法的中途（第一栅极电极膜31的成膜工序之后）的半导体装置1的示意性剖面图。
图4是实施方式1的制造方法的中途（CMP（Chemical Mechanical Polish：化学机械抛光）阻挡膜（stopper film）29形成工序和用于形成元件分离区域30的光刻（lithography）工序之后）的半导体装置1的示意性剖面图。
图5是实施方式1的制造方法的中途（元件分离区域30形成工序之后）的半导体装置1的示意性剖面图。
图6是实施方式1的制造方法的中途（第二栅极电极膜32的成膜工序之后）的半导体装置1的示意性剖面图。
图7是实施方式1的制造方法的中途（防氧化膜34的成膜工序之后）的半导体装置1的示意性剖面图。
图8是实施方式1的制造方法的中途（对非易失性存储器区域进行开口的光刻工序之后）的半导体装置1的示意性剖面图。
图9是实施方式1的制造方法的中途（MONOS型FET54用阱15形成工序之后）的半导体装置1的示意性剖面图。
图10是实施方式1的制造方法的中途（用于形成MONOS型FET54用沟道17的沟道离子注入工序之后）的半导体装置1的示意性剖面图。
图11是实施方式1的制造方法的中途（对MONOS型FET54用的电荷积蓄3层膜20（势垒膜21/电荷积蓄膜22/势垒膜23）进行成膜的工序之后）的半导体装置1的示意性剖面图。
图12是实施方式1的制造方法的中途（第三栅极电极膜33的成膜工序之后）的半导体装置1的示意性剖面图。
图13是实施方式1的制造方法的中途（氧化硅膜35的成膜工序之后）的半导体装置1的示意性剖面图。
图14是实施方式1的制造方法的中途（用于对MONOS型FET54用的栅极电极64进行构图的光刻工序之后）的半导体装置1的示意性剖面图。
图15是实施方式1的制造方法的中途（用于对MONOS型FET54用的栅极电极64进行构图的第三栅极电极层33的蚀刻工序之后）的半导体装置1的示意性剖面图。
图16是实施方式1的制造方法的中途（用于对MONOS型FET54用的栅极电极64进行构图的电荷积蓄3层膜20和防氧化膜34的蚀刻工序之后）的半导体装置1的示意性剖面图。
图17是实施方式1的制造方法的中途（MONOS型FET54用的低浓度扩散层19_4形成工序之后）的半导体装置1的示意性剖面图。
图18是实施方式1的制造方法的中途（用于对MOSFET用的栅极电极61～63进行构图的光刻工序之后）的半导体装置1的示意性剖面图。
图19是实施方式1的制造方法的中途（形成MOSFET用的栅极电极61～63的蚀刻工序和低浓度扩散层19_1～19_3形成工序之后）的半导体装置1的示意性剖面图。
图20是实施方式1的制造方法的中途（栅极侧壁绝缘膜（侧壁）65_1～65_4形成工序和源极/漏极区域18_1～18_4形成工序之后）的半导体装置1的示意性剖面图。
图21是从上表面观察MONOS型FET54的示意性布局模式图。
图22是用于说明MONOS型FET54的沟道离子注入工序的半导体装置1的示意性剖面图（图21的X–X剖面）。
图23是用于说明对MONOS型FET54的沟道区域进行的来自一方的倾斜离子注入工序的半导体装置1的示意性剖面图（图21的X–X剖面）。
图24是用于说明对MONOS型FET54的沟道区域进行的来自另一方的倾斜离子注入工序的半导体装置1的示意性剖面图（图21的X–X剖面）。
图25是表示具有Kink特性的MONOS型FET54的电特性的说明图。
图26是表示MONOS型FET54的正常的电特性的说明图。
图27是示出制造方法的中途（用于对MOSFET用的栅极电极61～63进行构图的光刻工序之后）的MONOS型FET54的多个栅极电极的构造的半导体装置1的示意性剖面图。
图28是示出关于MONOS型FET54的栅极电极的间隔/宽度（Space/Line）比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。
图29是示出关于MONOS型FET54的栅极电极的高度/宽度（Height/Line）比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。
图30是示出关于MONOS型FET54的栅极电极的间隔/宽度×高度/宽度（S/L×H/L）的值与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。
具体实施方式
1. 实施方式的概要
首先，对在本申请中公开的代表性的实施方式说明概要。在对代表性的实施方式的概要说明中标注括号来进行参照的附图中的参照附图标记只不过是对标注了该附图标记的结构要素的概念中所包括的结构要素的例示。
﹝1﹞＜利用STI阶梯差的两个倾斜沟道离子注入＞
一种半导体装置的制造方法，所述半导体装置（1）形成有FET（54），其中，所述半导体装置的制造方法包括以下的工序：
（f）形成将所述FET与其它元件分离的绝缘层（30）的工序；
（l1）在所述工序（f）之后，从与所述FET的沟道长度（L）方向大致正交且自半导体衬底（10）的表面的法线方向倾斜规定的第一角度（θ1）的方向对杂质进行离子注入的工序；
（l2）在所述工序（l1）之后，从与所述沟道长度（L）方向大致正交且自所述半导体衬底的表面的法线方向倾斜与所述第一角度相反的规定的第二角度（θ2）的方向对杂质进行离子注入的工序，
在此，所述绝缘层在所述FET的沟道区域的沟道宽度（W）方向的两侧分开所述沟道宽度的间隔、比所述半导体衬底的半导体表面高地形成。
由此，能够提供一种能利用STI等元件分离绝缘层的阶梯差来高精度地抑制在FET的沟道区域内的阈值电压的变动、控制性良好的半导体装置的制造方法。关于其机制，在实施方式4中进行详述。
﹝2﹞＜形成STI阶梯差的工序＞
在项1的半导体装置（1）的制造方法中，所述工序（f）包括以下的工序：
（f1）在所述半导体衬底的整个面对CMP阻挡膜（29）进行成膜的工序；
（f2）在所述工序（f1）之后，在将所述FET与其它元件分离的元件分离区域（30）形成元件分离槽的工序；
（f3）在所述工序（f2）之后，填补所述元件分离槽，进一步在所述半导体衬底的整个面对绝缘膜进行成膜的工序；
（f4）在所述工序（f3）之后，通过化学机械抛光（CMP：Chemical Mechanical Polish）对所述半导体衬底的表面进行研磨直到所述CMP阻挡膜露出的工序；
（f5）在所述工序（f4）之后且在所述工序（l1）之前，选择性地除去所述CMP阻挡膜的工序。
由此，能够控制性良好地形成作为元件分离绝缘层的一个例子的STI的阶梯差。
﹝3﹞＜两个倾斜离子注入的角度≈45°＞
在项1或者项2的半导体装置的制造方法中，所述第一角度（θ1）和所述第二角度（θ2）分别是大致45°（θ1≈–θ2≈45°）。
由此，在项1的两个倾斜沟道离子注入中，不会使射程不期望地变浅，能够稳定地控制所述绝缘层的阴影的区域的大小。
﹝4﹞＜相反离子注入＞
在项1至项3中的任一项所述的半导体装置的制造方法中，将所述杂质设为第一杂质，所述半导体装置的制造方法还包括以下的工序：
（l0）在所述工序（f）之后，从所述半导体衬底的表面的法线方向对第二杂质进行离子注入的工序，
在此，所述第一杂质是通过在所述半导体衬底内被活性化而使构成所述半导体衬底的半导体为第一导电型的杂质，所述第二杂质是通过在所述半导体衬底内被活性化而使构成所述半导体衬底的半导体为与所述第一导电型不同的第二导电型的杂质。
由此，能够进一步提高抑制阈值电压的变动时的控制性。这是因为，能够相对于工序（l0）的离子注入而使工序（l1）和工序（l2）的两个倾斜离子注入作为相反离子注入来发挥作用。
﹝5﹞＜B＋离子注入+As＋离子注入＞
在项4的半导体装置的制造方法中，所述第一杂质是砷，所述第二杂质是硼或氟化硼。
由此，能够进一步提高抑制阈值电压的变动时的控制性。由于硼是比较轻的元素，所以即使在低的加速能量的情况下射程也大而到达半导体衬底的深的位置。另一方面，由于砷比硼重，所以在相同程度的加速能量的情况下射程小而停留在半导体衬底的表面。因此，能够精度良好地调整FET的沟道表面的杂质浓度。
﹝6﹞＜非易失性存储器用FET＞
在项1至项5中的任一项所述的半导体装置的制造方法中，还包括以下的工序：
（i）在所述工序（f）之后，在形成所述FET的区域（45）中使所述半导体衬底的半导体表面露出的工序；
（m）在所述工序（l2）之后，通过依次沉积第一势垒膜（21）、电荷积蓄膜（22）、以及第二势垒膜（23）而形成电荷积蓄3层膜（20）的工序；
（n）在所述工序（m）之后，在所述电荷积蓄3层膜上对栅极电极膜（33）进行成膜的工序。
由此，能够在具备FET的非易失性存储器中抑制写入裕度的降低，所述FET在栅极绝缘膜具备电荷积蓄膜（20）。
﹝7﹞＜ONO膜＞
在项6的半导体装置的制造方法中，所述第一势垒膜和所述第二势垒膜分别是氧化硅膜（SiO、SiO2），所述电荷积蓄膜是氮化硅膜（SiN、Si3N4）或氮氧化硅膜（SiON）。
由此，能够用ONO膜构成电荷积蓄3层膜。
﹝8﹞＜半导体装置＞
一种使用项1至项5中的任一项所述的半导体装置（1）的制造方法来制造的半导体装置。
由此，能够提供一种具备Kink特性的产生被抑制了的FET（54）的半导体装置（1）。
﹝9﹞＜半导体装置（非易失性存储器）＞
一种使用项6或者项7的半导体装置（1）的制造方法来制造的半导体装置。
由此，能够提供一种具备写入裕度的降低被抑制了的非易失性存储器的半导体装置（1）。
2. 实施方式的细节
进一步对实施方式进行详述。
﹝实施方式1﹞
引用图1至图20来对半导体装置1的制造方法进行说明，所述半导体装置1包括：用于构成非易失性存储器的在栅极绝缘膜内具有电荷积蓄膜的MONOS型FET54；以及用于构成逻辑电路、存储器电路、模拟电路等的高耐压、中耐压、低耐压这3种MOSFET51～53。
图1是本实施方式1的制造方法的中途（N型阱11、P型阱12～14、P型沟道16、高耐压（HV）MOSFET用LDD19_1形成工序之后）的半导体装置1的示意性剖面图。示出了MONOS型FET形成区域44、低耐压（LV：Low Voltage）MOSFET形成区域43、中耐压（MV：Middle Voltage）MOSFET形成区域42、以及高耐压（HV：High Voltage）MOSFET形成区域41。虽然分别仅示出了形成N沟道FET的工序，但是，也可以通过追加形成相反的导电型的半导体区域的工序来形成P沟道FET而成为CMOS（Complementally Metal Oxide Semiconductor：互补金属氧化物半导体）FET。此外，也可以仅形成P沟道FET。
首先，从例如P型硅等的半导体衬底10（以下，简称为衬底10）的表面通过离子注入来导入磷（P）、砷（As）等施主杂质，由此形成N型阱11。接着，通过光刻技术在各区域41～44依次形成抗蚀剂膜的开口，通过离子注入将硼（B）等受主杂质导入到比N型阱11浅的区域，由此在形成的开口依次形成P型阱12～14。在进一步形成P沟道FET的情况下（未图示），在N型阱11内或P型阱12～14内进一步形成N型阱。
接着，在衬底10的整个面的表面附近通过离子注入形成P型沟道16。是调整所形成的N沟道FET的沟道区域的杂质浓度的离子注入，调整N沟道FET的阈值电压。在此，衬底10的整个面意味着形成N沟道FET的区域的整个面，在存在形成P沟道FET区域的情况下，利用光刻技术在每个区域依次形成沟道区域。
接着，在HVMOSFET形成区域41内形成低浓度扩散层（LDD：Lightly Doped Drain，轻掺杂漏极）19_1。HVMOS用LDD19能够作为用于缓和HVMOSFET51的漏极–栅极间的电场而使漏极耐压提高的横向扩散区域。通过光刻技术对要形成的横向扩散区域进行开口，例如，从衬底10的表面通过离子注入来导入硼（B）等受主杂质。
图2是继上述的工序之后的栅极绝缘膜24～26形成工序之后的半导体装置1的示意性剖面图。在衬底10上的HVMOSFET形成区域41形成规定深度的槽，在该槽中通过热氧化形成HVMOSFET51用的栅极绝缘膜26。接着，在MVMOSFET形成区域42通过热氧化形成MVMOSFET52用的栅极绝缘膜25。接着，在LVMOSFET形成区域43通过热氧化形成LVMOSFET53用的栅极绝缘膜24。此时，在MONOS型FET形成区域44也形成栅极绝缘膜24，但是，其会被后述的工序除去。例如，为了仅对硅衬底的期望的区域进行热氧化，形成在该区域具有开口的氮化硅膜作为硬掩模，实施对在该开口部露出的衬底的晶面进行氧化的热氧化工序。各栅极绝缘膜26、25、24的厚度分别被设定为满足各耐压的MOSFET51、52、53的栅极耐压。关于HVMOSFET51的栅极绝缘膜26，为了使其为高的耐压，需要使其比其它栅极绝缘膜25、24厚。在对衬底进行热氧化之前形成在衬底10的槽的深度以最终各栅极绝缘膜26、25、24的高度对齐的方式进行设定。虽然在上述中进行了省略，但是也可以在热氧化工序之前在MVMOSFET形成区域42也预先形成槽。由此，能够对齐栅极绝缘膜24～26的高度，在之后的布线工序之前的衬底10的阶梯差变少，能够提高布线的成品率。在此，“对齐高度”并不意味着成为严格相同的高度。阶梯差越少，在后面的布线工序中产生的缺陷的密度就越减少、成品率就越提高。
图3是继上述的工序之后的栅极电极膜31的成膜工序之后的半导体装置1的示意性剖面图。在图2所示的半导体装置1的表面上例如通过CVD（Chemical Vapor Deposition：化学气相沉积）法来沉积多晶硅膜，由此对栅极电极膜31进行成膜。在多晶硅膜中高浓度地掺杂例如硼（B）、磷（P）等杂质而降低电导率。这样的杂质可以在沉积多晶硅膜的CVD的过程中同时进行掺杂，也可以在成膜后通过离子注入等进行导入。
图4是继上述的工序之后的CMP阻挡膜29形成工序和用于形成元件分离区域30的光刻工序之后的半导体装置1的示意性剖面图。在图3所示的半导体装置1的表面上例如通过CVD法来沉积氮化硅膜29。氮化硅膜29在后面的CMP工序中作为阻挡层来发挥作用。接着，通过光刻形成在元件分离区域30具有开口的抗蚀剂91。
图5是继上述的工序之后的元件分离区域30形成工序之后的半导体装置1的示意性剖面图。通过在图4所示的半导体装置1例如进行各向异性的干法蚀刻，从而在抗蚀剂91的开口部形成在衬底10的深度方向上延伸的槽（沟槽）。槽形成到比阱12～14深的位置。接着，在除去抗蚀剂91之后，以填补所形成的槽的方式例如通过CVD法来沉积氧化硅膜。此时，在槽以外的半导体装置1的表面上的整个面也沉积氧化硅膜。接着，通过化学机械抛光（CMP）对半导体装置1的表面进行研磨直到氮化硅膜29露出。像这样，氮化硅膜29在CMP中作为阻挡膜来发挥作用。接着，通过蚀刻来除去作为阻挡层的氮化硅膜29。该蚀刻是对氮化硅膜29的蚀刻速率高、对形成在元件分离区域30的氧化硅膜和氮化硅膜29的下方的多晶硅膜31的蚀刻速率低的选择性高的蚀刻。通过以上的工序，在元件分离区域形成STI30。形成在各晶体管形成区域41～44内的多个元件彼此被STI30分离。
图6是继上述的工序之后的栅极电极膜32的成膜工序之后的半导体装置1的示意性剖面图。在图5所示的半导体装置1的表面上例如通过CVD法来沉积多晶硅膜，高浓度地掺杂磷（P）等杂质而进行低电阻化，由此对栅极电极膜32进行成膜。栅极电极膜32以不仅覆盖在先形成的栅极电极膜31上还覆盖在STI30上的方式形成，在STI30上的非活性区域中作为向栅极电极的布线来发挥作用。
图7是继上述的工序之后的防氧化膜34的成膜工序之后的半导体装置1的示意性剖面图。在图6所示的半导体装置1的表面上、即在栅电极栅极电极膜32上例如通过CVD法对氮化硅膜34进行成膜。该氮化硅膜34作为在后面的氧化硅膜的成膜工序中防止栅极电极膜32被氧化的防氧化膜34来发挥作用。
图8是继上述的工序之后的对非易失性存储器区域（MONOS型FET形成区域）44进行开口的光刻工序之后的半导体装置1的示意性剖面图。在图7所示的半导体装置1的表面上、即在防氧化膜34上涂敷抗蚀剂，通过光刻对非易失性存储器用的MONOS型FET形成区域44进行开口。将在MONOS型FET形成区域44具有开口的抗蚀剂92作为掩模，通过蚀刻除去防氧化膜34和栅极电极膜32、31。该蚀刻优选为对防氧化膜34和栅极电极膜32、31即氮化硅膜和多晶硅的蚀刻速率高、对形成在元件分离区域30的氧化硅膜的蚀刻速率低的选择性高的蚀刻。
图9是继上述的工序之后的MONOS型FET54用阱15形成工序之后的半导体装置1的示意性剖面图。从图8所示的半导体装置1的表面上通过离子注入（阱离子注入）来导入硼（B）等受主杂质，由此在抗蚀剂92开口的MONOS型FET形成区域44的衬底10内形成MONOS型FET54用P型阱15。
图10是继上述的工序之后的用于形成MONOS型FET54用沟道16的沟道离子注入工序之后的半导体装置1的示意性剖面图。在除去抗蚀剂92之后，从图8所示的半导体装置1的表面上通过离子注入来导入杂质，由此在MONOS型FET形成区域44的衬底10内的表面附近形成MONOS型FET54用沟道区域16。通过该离子注入（沟道离子注入），调整沟道区域的杂质浓度，调整MONOS型FET54的阈值电压。抗蚀剂92优选在阱离子注入后、沟道离子注入前被除去。这是因为，抗蚀剂92除了成为防氧化膜34和栅极电极32的蚀刻掩模以外，还成为阱离子注入的掩模，因此需要厚膜抗蚀剂，在除去该厚膜抗蚀剂92时，有机类异物也会附着在作为开口部的MONOS型FET形成区域44的衬底10表面，在离子注入中阻碍飞来的离子被注入到衬底10内。虽然阱离子注入因加速能量高而不是比较严重，但是沟道离子注入因加速能量低而阻碍离子被注入到衬底10内的程度高，对元件特性造成的影响严重。因此，抗蚀剂92优选在阱离子注入后、沟道离子注入前除去。在除去抗蚀剂92的洗涤工序（灰化工序）中，附着在MONOS型FET形成区域44的衬底10表面的异物也被洗涤、除去，因此，不会阻碍沟道离子注入中的离子的侵入。
图11是继上述的工序之后的对MONOS型FET54用的电荷积蓄3层膜20（势垒膜21/电荷积蓄膜22/势垒膜23）进行成膜的工序之后的半导体装置1的示意性剖面图。从图10所示的半导体装置1的MONOS型FET形成区域44通过蚀刻来除去栅极绝缘膜24，在半导体装置1的表面上对势垒膜21、电荷积蓄膜22、以及势垒膜23依次进行成膜。势垒膜21和势垒膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜，通过CVD法进行成膜。此时，电荷积蓄3层膜20是ONO膜。电荷积蓄膜22只要是具有捕获载流子的陷阱能级的材质即可，除了氮化硅膜（SiN、Si3N4）以外，也可以是氮氧化硅膜（SiON）。进而，也可以使用多晶硅等导电性的膜。但是，在采用导电性的电荷积蓄膜的情况下，为了抑制积蓄的电荷的泄漏，需要使势垒膜为没有缺陷的高品质的绝缘膜。
在栅极电极膜32上沉积势垒膜21的工序中，在MOSFET形成区域41～43通过CVD法沉积作为势垒膜21的氧化硅膜时，通过预先形成防氧化膜34，从而阻碍CVD中的活性（活跃）的氧向作为栅极电极膜32的多晶硅侵入。由此，能够预防产生在栅极电极膜32中进而在下层的栅极电极膜31中CVD的活性氧引起多晶硅的加速氧化的问题。
图12是继上述的工序之后的栅极电极膜33的成膜工序之后的半导体装置1的示意性剖面图。在图11所示的半导体装置1的表面上例如通过CVD法来沉积多晶硅膜，高浓度地掺杂磷（P）等杂质而进行低电阻化，由此，对栅极电极膜33进行成膜。栅极电极膜33成为MONOS型FET54的栅极电极64。
图13是继上述的工序之后的氧化硅膜35的成膜工序之后的半导体装置1的示意性剖面图。在图12所示的半导体装置1的表面上例如通过CVD法对氧化硅膜35进行成膜。氧化硅膜35在引用图18来进行说明的后面的工序中在MONOS型FET54的栅极电极64上的抗蚀剂膜厚变得过薄时保护该栅极电极。
图14是继上述的工序之后的用于对MONOS型FET54用的栅极电极64进行构图的光刻工序之后的半导体装置1的示意性剖面图。在形成MONOS型FET54用的栅极电极64的部分和形成与栅极电极64相同的层的布线的部分通过光刻形成抗蚀剂93。
图15是继上述的工序之后的用于对MONOS型FET54用的栅极电极64进行构图的栅极电极层33的蚀刻工序之后的半导体装置1的示意性剖面图。将在上述的工序中形成的抗蚀剂93作为掩模，通过蚀刻来除去氧化硅膜35和栅极电极层33。在蚀刻后，抗蚀剂93也被洗涤、除去。此时，栅极电极64由栅极电极层33和氧化硅膜35这两层构成。
图16是继上述的工序之后的用于对MONOS型FET54用的栅极电极64进行构图的电荷积蓄3层膜20和防氧化膜34的蚀刻工序之后的半导体装置1的示意性剖面图。将在上述的工序中进行构图的栅极电极64作为硬掩模，通过蚀刻来除去作为电荷积蓄3层膜20的ONO膜和在MOSFET形成区域41～43中形成在其下方的作为防氧化膜34的氮化硅膜。在栅极电极64中形成在栅极电极层33上的氧化硅膜35作为防止栅极电极层33由于该蚀刻工序而受到损伤的保护膜来发挥作用。
图17是继上述的工序之后的MONOS型FET54用的低浓度扩散层19_4形成工序之后的半导体装置1的示意性剖面图。例如通过磷（P）、砷（As）等施主杂质的离子注入来形成MONOS型FET54用的低浓度扩散层（LDD）19_4。在该离子注入工序中，栅极电极64也作为硬掩模来发挥作用，LDD19_4在栅极电极64的两侧进行自对准，栅极电极64的正下方成为MONOS型FET54的沟道区域。
图18是继上述的工序之后的用于对MOSFET用的栅极电极61～63进行构图的光刻工序之后的半导体装置1的示意性剖面图。在形成MOSFET51～53用的栅极电极61～63的部分和形成与栅极电极61～63相同的层的布线的部分通过光刻形成抗蚀剂94。
图19是继上述的工序之后的形成MOSFET用的栅极电极61～63的蚀刻工序和低浓度扩散层（LDD）19_1～19_3形成工序之后的半导体装置1的示意性剖面图。将在上述的工序中形成的抗蚀剂94作为掩模，通过蚀刻来除去栅极电极层31、32。在蚀刻后，抗蚀剂94也被洗涤、除去。接着，例如通过磷（P）、砷（As）等施主杂质的离子注入来形成LVMOSFET53的LDD19_3和MVMOSFET52的LDD19_2。在该离子注入工序中，栅极电极63、62也分别作为硬掩模来发挥作用，LDD19_3在栅极电极63的两侧进行自对准，栅极电极63的正下方成为LVMOSFET53的沟道区域，LDD19_2在栅极电极62的两侧进行自对准，栅极电极62的正下方成为MVMOSFET52的沟道区域。
图20是继上述的工序之后的栅极侧壁绝缘膜（侧壁）65_1～65_4形成工序和源极/漏极区域18_1～18_4形成工序之后的半导体装置1的示意性剖面图。在到上述为止的工序中形成的MOSFET51～53的栅极电极61～63和MONOS型FET54的栅极电极64的两侧分别形成栅极侧壁绝缘膜（侧壁）65_1～65_4。栅极侧壁绝缘膜65_1～65_4例如能够通过利用CVD法各向同性地沉积氧化硅膜、从衬底上表面进行垂直方向的各向异性蚀刻来形成。将MVMOSFET52、LVMOSFET53、MONOS型FET54的栅极电极62～64、以及栅极侧壁绝缘膜65_2～65_4分别作为硬掩模，进行例如磷（P）、砷（As）等施主杂质的离子注入，由此，形成源极/漏极区域18_2～18_4。在高耐压的HVMOSFET51中，特别是为了将漏极与栅极分开形成，源极/漏极区域18_1不是通过进行相对于栅极侧壁绝缘膜65_1的自对准来形成的，而是通过光刻来规定、形成的。
以下，能够与半导体装置的公知的制造方法同样地构成层间绝缘膜、接触孔、布线等的形成工序。
在以上说明的实施方式1中，光刻工序例如能够采用使用了光的光刻，此时的抗蚀剂能够采用光致抗蚀剂，但是，也可以变更为电子线等的其它光刻。此外，离子注入工序伴随着用于在离子注入后恢复晶体状态的热处理（退火）工序，但是，省略其说明。热处理（退火）工序可以与各离子注入对应地每次实施，也可以针对若干次离子注入集中实施1次。
对在本实施方式1所示的半导体装置的制造方法中采用的特征性的各实施方式的技术进一步详细地进行说明。
﹝实施方式2﹞＜在高耐压MOSFET的栅极氧化膜的热氧化后对电荷积蓄膜进行成膜＞
在将从低耐压到高耐压的多个种类的MOSFET和MONOS型FET形成在同一半导体衬底上的制造方法中，当为了形成高耐压MOSFET而形成膜厚厚的热氧化膜时，有可能使此前形成的膜的特性变化而损害可靠性。这是因为，当采用先在半导体衬底上的整个面形成MONOS型FET的ONO膜和作为栅极电极膜的多晶硅膜、之后对形成MOSFET的区域进行开口、然后通过热氧化形成高耐压MOSFET的厚的栅极氧化膜的工序时，会使先形成的ONO膜产生缺陷。
为了解决该问题，本实施方式2的半导体装置1的制造方法如以下那样构成。
在半导体衬底上的形成高耐压MOSFET的区域形成规定深度的槽（工序（b）），在所形成的槽内通过热氧化形成成为高耐压MOSFET的栅极绝缘膜的氧化膜（工序（c））。例如，像引用图2进行说明的那样，在衬底10上的高耐压（HV）MOSFET形成区域41形成规定深度的槽，在该槽中通过热氧化形成高耐压（HV）MOSFET51用的栅极绝缘膜26。此时，在低耐压（LV）MOSFET形成区域43通过热氧化形成低耐压（LV）MOSFET53用的栅极绝缘膜24（工序（d））。
之后，在上述半导体衬底的整个面对低耐压的MOSFET的栅极电极膜进行成膜（工序（e））。例如，像引用图3进行说明的那样，在图2所示的半导体装置1的表面上，例如通过沉积多晶硅膜，从而对栅极电极膜31进行成膜。像引用图6进行说明的那样，也可以通过在栅极电极膜31上进一步沉积多晶硅膜而对栅极电极膜32进行成膜。由此，MOSFET51～53的栅极电极层成为所谓双层多晶硅构造。
进而之后，对形成非易失性存储器用FET（MONOS型FET）的区域进行开口，使半导体衬底的半导体表面露出（工序（i））。例如，像引用图8进行说明的那样，在图7所示的半导体装置1的表面上，涂敷抗蚀剂，通过光刻，对形成非易失性存储器用的MONOS型FET54的区域进行开口，通过蚀刻使衬底10的半导体表面露出。
进而之后，通过依次沉积第一势垒膜、电荷积蓄膜、以及第二势垒膜而形成电荷积蓄3层膜（工序（m））。例如，像引用图11进行说明的那样，在图10所示的半导体装置1的表面上依次对势垒膜21、电荷积蓄膜22、以及势垒膜23进行成膜。势垒膜21和势垒膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜或氮氧化硅膜，通过CVD法进行成膜。
虽然在上述的实施方式1中示出了像引用图8和图9进行说明的那样在MONOS型FET形成区域44形成了衬底10的半导体表面露出的开口（工序（i））之后进行阱离子注入和沟道离子注入（工序（j）和工序（l））的例子，但是，这些离子注入也可以在此前的工序中实施。例如，也可以与引用图1进行说明的进行各耐压的MOSFET51～53用的阱离子注入和沟道离子注入的工序（工序（a））一同实施。
进而之后，在所形成的电荷积蓄3层膜上对非易失性存储器用FET的栅极电极膜进行成膜（工序（n））。例如，像引用图12进行说明的那样，在图11所示的半导体装置1的表面上，例如通过沉积多晶硅膜，从而对栅极电极膜33进行成膜。
由此，电荷积蓄3层膜不会受到由用于形成高耐压（HV）MOSFET的栅极氧化膜的热氧化造成的热应力，能够抑制可靠性的降低。
虽然在上述的实施方式1中对作为元件分离区域而采用STI的情况进行了说明，但是，也可以采用例如LOCOS（Local Oxidation of Silicon：硅的局部氧化）等其它元件分离技术。此外，虽然对将STI的形成作为形成MOSFET51～53的栅极绝缘膜24～26的工序之后的工序的例子进行了说明，但是，也可以在形成栅极绝缘膜24～26之前形成STI30。
关于其它各工序，在实施方式1中说明的制造方法也就是一个例子，本实施方式2不限定于此。
＜MONOS型FET用的阱形成＞
在到上述为止的实施方式2中，像引用图8和图9进行说明的那样，在形成非易失性存储器用的MONOS型FET54的区域形成了衬底10的半导体表面露出的开口之后，进行阱离子注入和沟道离子注入（工序（j）和工序（l））。其在进行各耐压的MOSFET51～53用的阱离子注入和沟道离子注入的工序（工序（a））中省略MONOS型FET54用的阱离子注入、取而代之地在对电荷积蓄3层膜（ONO膜）进行成膜（工序（m））之前在形成所需要的形成MONOS型FET54的区域的开口（工序（i））时实施。当在工序（a）中实施MONOS型FET54用的阱离子注入时，需要按杂质浓度不同的每个阱来区分通过光刻进行离子注入的区域。
通过采用上述的结构，从而能够利用通过工序（i）形成的开口部通过离子注入形成非易失性存储器用的MONOS型FET54的阱（第三阱、15），与形成第一耐压、第二耐压的通常MOSFET（51～53）的阱区域的工序（a）同样地，与在工序（b）之前进行非易失性存储器用FET54的阱形成的情况相比，能够减少光刻工序的数量。
＜MONOS型FET用的沟道形成前的抗蚀剂除去＞
上述的工序（i）是形成在非易失性存储器用FET54被形成的区域44具有开口的抗蚀剂92、通过蚀刻使衬底10的半导体表面露出的工序。为了形成开口而使用的抗蚀剂92优选在工序（j）的阱离子注入之后且在工序（l）的沟道离子注入之前被洗涤、除去（工序（k））。
由此，能够抑制MONOS型FET54的特性偏差。这是因为，在疏漏了工序（k）中的抗蚀剂除去的情况下，在工序（j）的离子注入工序中，有机类异物仍然附着在衬底表面，由工序（l）的离子注入造成的杂质浓度可能会在元件间产生偏差，通过工序（k）中的抗蚀剂除去，上述异物也被洗涤、除去，因此，MONOS型FET54的沟道中的杂质浓度的偏差被抑制。
﹝实施方式3﹞＜栅极电极膜的防氧化＞
已知在采用如下制造方法时存在MOSFET的阈值电压产生偏差的情况，在该制造方法中，在半导体衬底上的整个面形成MOSFET的栅极氧化膜和多晶硅膜，之后形成MONOS型FET的ONO膜和形成栅极电极的多晶硅膜。发明者们通过研究发现，当在作为MOSFET的栅极电极膜的、在工序（e）中形成的多晶硅膜上形成氧化硅膜时，存在P沟道侧的MOSFET的阈值电压产生偏差的情况。发明者进一步反复进行实验等并研究的结果是，弄清楚了如下的事实：这样的阈值电压的偏差在低耐压的P沟道MOSFET中特别显著；在实验上省略了ONO膜的形成的情况下不产生；此外在先形成ONO膜的制造方法中不产生等。根据这些事实，发明者估计其原因在于，在作为栅极电极层的多晶硅膜上形成氧化硅膜的工序中，多晶硅膜被加速氧化，多晶硅膜内的杂质扩散到MOSFET的沟道区域。多晶硅膜内的杂质是硼（B），当假定其通过低耐压的P沟道MOSFET的薄的栅极绝缘膜而到达沟道时，与上述实验结果符合。
用于解决该问题的本实施方式3的半导体装置1的制造方法是包括MONOS型FET和MOSFET的半导体装置的制造方法，如以下那样构成。
在衬底上的形成MOSFET的区域形成栅极氧化膜（工序（d））。例如，像引用图2进行说明的那样，在衬底10上的形成LVMOSFET53的区域形成栅极绝缘膜24。此时，也可以像引用图2进行说明的那样一并（相继）形成其它耐压的MOSFET51、52的栅极绝缘膜26、25。
之后，在上述工序（d）之后，在形成上述MOSFET的区域对多晶硅膜进行成膜（工序（e））。例如，像引用图3进行说明的那样，在图2所示的半导体装置1的表面上例如沉积多晶硅膜，由此对栅极电极膜31进行成膜。也可以像引用图6进行说明的那样在栅极电极膜31上进一步沉积多晶硅膜，由此对栅极电极膜32进行成膜。由此，MOSFET51～53的栅极电极层成为所谓双层多晶硅构造。
进而之后，在上述工序（e）之后，在作为栅极电极膜（例如，栅极电极膜31或者在双层多晶硅的情况下为栅极电极膜32）的多晶硅膜上对防氧化膜进行成膜（工序（h））。例如，像引用图7进行说明的那样，在图6所示的半导体装置1的表面上、即在栅极电极膜32上通过CVD法对氮化硅膜34进行成膜。该氮化硅膜34作为在后面的氧化硅膜的成膜工序中防止栅极电极膜32被氧化的防氧化膜34来发挥作用。在不是所谓双层多晶硅构造的情况下，在栅极电极膜31上直接形成防氧化膜34。在此，虽然示出了通过氮化硅膜构成防氧化膜34的例子，但是，只要是能够在后面的氧化硅膜的成膜工序中阻止活性（活跃）的氧向栅极电极膜32（或者31）侵入的材料即可，例如，也可以是铪（Hf）、锆（Zr）、铝（Al）、钛（Ti）等的硅酸盐化合物。
进而之后，在上述工序（h）之后，对形成上述MONOS型FET的区域进行开口，使上述半导体衬底的半导体表面露出（工序（i））。例如，像引用图8进行说明的那样，在图7所示的半导体装置1的表面上涂敷抗蚀剂，通过光刻对形成非易失性存储器用的MONOS型FET54的区域进行开口，通过蚀刻使衬底10的半导体表面露出。
进而之后，在上述工序（i）之后，通过依次沉积第一势垒膜、电荷积蓄膜、以及第二势垒膜而形成电荷积蓄3层膜（工序（m））。例如，像引用图11进行说明的那样，在图10所示的半导体装置1的表面上依次对势垒膜21、电荷积蓄膜22、以及势垒膜23进行成膜。势垒膜21和势垒膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜（SiN、Si3N4）或氮氧化硅膜（SiON），通过CVD法进行成膜。
由此，在采用如下制造方法时也能够抑制MOSFET的阈值电压产生偏差，在该制造方法中，在半导体衬底上的整个面形成MOSFET的栅极氧化膜和多晶硅膜，之后形成MONOS型FET的ONO膜和作为栅极电极膜的多晶硅膜。
关于其它各工序，在实施方式1中说明的制造方法也就是一个例子，本实施方式3不限定于此。
﹝实施方式4﹞＜来自两个倾斜方向的沟道离子注入＞
图21是从上表面观察MONOS型FET54的示意性布局模式图。
构成非易失性存储器的MONOS型FET54例如形成在被STI等元件分离区域30包围的区域45，栅极电极64在沟道宽度（W）方向上从一个STI30横跨另一个STI30而形成，夹着上述栅极电极64形成源极区域和漏极区域。因此，在沟道长度（L）方向上，存在与STI30的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道。发明者们通过研究发现，在STI30的侧壁附近杂质浓度变得不均匀或者产生电场的混乱，因此，有可能示出支配两侧的电流沟道的阈值电压与支配内侧的电流沟道的阈值电压在实际效果上不同的所谓Kink特性。在非易失性存储器中，因为通过MONOS型FET的阈值电压的变化来存储信息，所以当具有Kink特性时有可能缩小写入裕度。
图25是表示具有Kink特性的MONOS型FET54的电特性的说明图，图26是表示MONOS型FET54的正常的电特性的说明图。构成非易失性存储器的MONOS型FET54具有阈值电压根据载流子是否被电荷积蓄层俘获（捕获）而发生变动的特性，利用该特性来存储信息。在图25和图26中，分别是横轴为栅极电压、纵轴为漏极电流，分别示出在载流子被捕获时和未被捕获时的每一个的MONOS型FET54的静态特性。实线是由与STI30的侧壁分开的内侧的电流沟道造成的漏极电流的特性，虚线是由STI30的侧壁附近的两侧的电流沟道造成的漏极电流的特性，实际的静态特性是实线与虚线之和（未图示）。在图26所示的正常的电特性中，支配两侧的电流沟道的阈值电压与支配内侧的电流沟道的阈值电压一致，但是，在图25所示的电特性中，与正常的情况相比，支配两侧的电流沟道的阈值电压降低而与支配内侧的电流沟道的阈值电压不同，因此，在作为其和（未图示）的静态特性中出现Kink即倾斜度急剧地变化的位置。
这样的Kink特性在用于构成数字电路的通常的MOSFET中不是太严重的问题。然而，在构成非易失性存储器的MONOS型FET中有可能成为严重的问题。在非易失性存储器中，以在漏极电流Id＝Id1时判定所存储的信息为“1”而在漏极电流Id＝Id0时判定所存储的信息为“0”的方式构成电路。所存储的信息为“1”的情况是根据漏极电流Id＝Id1时的阈值电压来判定的，无论是在图26所示的正常的电特性中还是在图25所示的具有Kink特性的电特性中，都是根据支配内侧的电流沟道的阈值电压来判定的。所存储的信息为“0”的情况是根据漏极电流Id＝Id0时的阈值电压来判定的，在图26所示的正常的电特性中根据支配内侧的电流沟道的阈值电压来进行判定，另一方面，在图25所示的具有Kink特性的电特性中，根据阈值电压降低了的支配两侧的电流沟道的阈值电压来进行判定。因此，与图26所示的正常的情况下的写入裕度相比，图25所示的具有Kink特性的情况下的写入裕度显著地变小（变窄）。
像这样，与用于构成数字电路的通常的MOSFET相比，在构成非易失性存储器的MONOS型FET中Kink特性对电路特性施加的影响显著地大。该课题不限于MONOS型，能在对阈值电压的变动敏感的电路中使用的所有FET中共同地产生。例如，是在被要求线性性的模拟电路中使用的FET。
为了解决这样的课题，本实施方式4的半导体装置1的制造方法是形成FET的半导体装置的制造方法，如以下那样构成。
形成将上述FET与其它元件分离的绝缘层（工序（f））。在图22中示出其一个例子。图22是用于说明MONOS型FET54的沟道离子注入工序的半导体装置1的示意性剖面图（图21的X–X剖面）。在图22中仅示出了形成MONOS型FET54的区域。在衬底10表面形成有N型阱11和STI30，通过从与衬底10的表面垂直的方向对硼离子（B＋）或氟化硼离子（BF2 ＋）进行离子注入，从而形成P型沟道区域16（工序（l0））。
在上述工序（f）之后，从与上述FET的沟道长度（L）方向大致正交、自半导体衬底的表面的法线方向倾斜规定的第一角度（θ）的方向对杂质进行离子注入（工序（l1））。在图23中示出其一个例子。图23是用于说明对MONOS型FET54的沟道区域进行的来自一方的倾斜离子注入工序的半导体装置1的示意性剖面图（图21的X–X剖面）。在衬底10形成有N型阱11、P型阱15、P型沟道区域16、以及STI30，从与MONOS型FET54的沟道长度（L）方向大致正交、自衬底10的表面的法线方向倾斜规定的第一角度（θ1）的方向对砷离子（As＋）或磷离子（P＋）进行离子注入。在此，“与FET的沟道长度（L）方向大致正交”并不意味着准确地为90°，只要不是与沟道宽度（W）方向正交的方向即可。对于其它记载位置也是同样的。在P型沟道区域16中的除去从纸面左侧的STI30的侧壁起宽度为ds1的区域的区域17_1中对杂质进行离子注入。
接着，从与上述沟道长度方向大致正交、自上述半导体衬底的表面的法线方向倾斜与上述第一角度相反的规定的第二角度的方向对杂质进行离子注入（工序（l2））。在图24中示出其一个例子。图24是用于说明对MONOS型FET54的沟道区域进行的来自另一方的倾斜离子注入工序的半导体装置1的示意性剖面图（图21的X–X剖面）。在衬底10形成有N型阱11、P型阱15、P型沟道区域16、以及STI30，从与MONOS型FET54的沟道长度方向大致正交、自衬底10表面的法线方向倾斜与上述第一角度（θ1）相反方向的第二角度（θ2）的方向对砷离子（As＋）或磷离子（P＋）进行离子注入。在P型沟道区域16中的除去从纸面左侧的STI30的侧壁起宽度为ds2的区域的区域17_2对杂质进行离子注入。
在引用图22～图24进行说明的例子中，针对由上述工序（l0）形成的P型沟道区域16，工序（l1）和工序（l2）是注入相反的导电性的施主杂质离子的相反离子注入。由此，能够进一步提高抑制阈值电压的变动时的控制性。在工序（l0）是所谓通常的沟道离子注入并且是从半导体衬底的表面的大致法线方向注入例如受主杂质（在半导体内被活性化时使半导体的导电型为P型的）离子的工序时，工序（l1）和工序（l2）为注入相反的施主杂质（在半导体内被活性化时使半导体的导电型为相反的N型的）离子的工序。能够通过工序（l1）和工序（l2）的离子注入来减少在工序（l0）中注入的杂质浓度。此时，工序（l1）和工序（l2）的离子注入相对于工序（l0）的离子注入被称为相反离子注入。相反地，也可以使工序（l0）的剂量变低而使其作为工序（l1）和工序（l2）的离子注入的相反离子注入来发挥作用。因为通过所谓通常的离子注入将剂量调整为大致期望的杂质浓度，通过工序（l1）和工序（l2）这两个倾斜离子注入来调整杂质浓度，所以能够提高调整的自由度，能够进一步提高抑制阈值电压的变动时的控制性。
本实施方式4的基本的技术思想不限定于MONOS型FET54，此外，不限定于相反离子注入。
以STI30为代表的绝缘层在FET的沟道区域的沟道宽度W方向（X–X方向）的两侧分开沟道宽度W的间隔比半导体衬底10的半导体表面高出高度hs地形成。通过工序（l1）的来自角度θ1的倾斜离子注入，在沟道宽度W中，从STI30的一方的侧壁起宽度为ds1的区域成为STI30的阴影而不注入杂质离子，在区域17_1中对杂质进行离子注入。通过下一个工序（l2）的来自相反的角度θ2的倾斜离子注入，在沟道宽度W中，从STI30的另一方的侧壁起宽度为ds2的区域成为STI30的阴影而不注入杂质离子，在区域17_2中对杂质进行离子注入。由此，在从STI30的侧壁附近的一方起的宽度为ds1的区域和从另一方起的宽度为ds2的区域以外的沟道中央的区域（区域17_1和区域17_2重叠的区域）中，由工序（l1）和工序（l2）的离子注入这两者造成的剂量之和为杂质浓度，与此相对地，侧壁附近的区域为仅以每一次离子注入的剂量规定的杂质浓度。像这样，能够以自对准的方式使向STI30的侧壁附近的离子注入的剂量与向中央部分的剂量不同。由此，能够调整对与STI30的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道的每一个的杂质的注入量，能够抑制上述Kink特性的产生，因此，非易失性存储器的写入裕度被改善。
工序（l1）和工序（l2）的离子注入能够成为决定沟道的杂质浓度的沟道离子注入，此外，也能够像上述那样成为相对于工序（l0）的离子注入的相反离子注入。
优选角度θ1和角度θ2分别设为大致45°（θ1≈–θ2≈45°）。由此，不会使射程不期望地变浅，能够稳定地控制阴影的区域的大小。能够以越小（越接近与半导体衬底垂直的方向）就在越接近由加速能量决定的射程的深度具有杂质分布的峰值的方式将杂质分布，另一面，阴影的区域ds1和ds2的大小变小且依赖于STI绝缘层30的端部的形状而发生变动的重要因素变多。另一方面，两个倾斜离子注入的角度θ1和θ2越大（越接近与半导体衬底的表面平行的方向），与由加速能量决定的射程相比，杂质分布的峰值就变得越浅，因此，为了将杂质注入到期望的深度，需要提高加速能量。因此，角度θ1和角度θ2不需要准确地为45°，最优选设为大致45°。
由此，能够提供能高精度地抑制在元件分离中利用STI而形成的FET的沟道区域内的阈值电压的变动、控制性良好的半导体装置的制造方法。
能够在上述的实施方式1中应用本实施方式4的半导体装置的制造方法。
像引用图4和图5进行说明的那样，形成比衬底10的半导体表面高的STI30。此时的高度根据CMP阻挡膜29的膜厚和CMP的余裕来规定。在此，CMP的余裕指的是从检测到在研磨面出现了CMP阻挡膜29起观察用于防止研磨残留的余裕而继续进行的研磨的量。由此，能够控制性良好地形成STI阶梯差。
之后，像引用图9进行说明的那样，在对形成于非易失性存储器区域44的开口进行阱离子注入之后，像引用图10进行说明的那样，从图8所示的半导体装置1的表面上除去抗蚀剂92之后通过离子注入来导入杂质，由此在MONOS型FET形成区域44的衬底10内的表面附近形成MONOS型FET54用沟道区域16。通过该离子注入（沟道离子注入），调整沟道区域的杂质浓度，调整MONOS型FET54的阈值电压。在该离子注入中，能够实施上述的工序（l1）和工序（l2）的离子注入或包括工序（l0）的离子注入。
如上所述，关于包括在栅极绝缘膜内具有电荷积蓄膜的MONOS型FET54和高耐压、中耐压、低耐压这3种MOSFET51～53的半导体装置1，特别地对Kink特性的影响显著的MONOS型FET54应用本实施方式3的离子注入工序，由此，能够调整对与STI30的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道的每一个的杂质的注入量，能够抑制上述Kink特性的产生，因此，非易失性存储器的写入裕度被改善。能够根据STI30的侧壁的高度hs和离子注入的角度θ1、θ2来规定使剂量降低的区域的大小，因此，能够提供控制性良好的制造方法。
虽然在实施方式1中示出了像上述那样仅对MONOS型FET54应用本实施方式4的离子注入工序的例子，但是，也可以对其它的MOSFET51～53同样地进行应用。例如，在由其它的MOSFET51～53构成被要求高的线性性的模拟电路的情况下是有效的。
为了将本实施方式4应用于实施方式1，只要像上述那样在沟道离子注入之前在该离子注入区域的侧方形成具有用于制作阴影的高度的STI30的侧壁等即可，STI30与阱12～15、栅极绝缘膜24～26的形成工序等的前后关系能够任意地变更。此外，关于其它的各工序，在实施方式1中说明的制造方法也就是一个例子，本实施方式4不限定于此。
﹝实施方式5﹞＜防止对MONOS型FET的栅极电极的蚀刻损伤＞
在实施方式1的半导体装置的制造方法中，形成MONOS型FET54的栅极电极64并进行构图，之后，对MOSFET51～53的栅极电极61～63进行构图。因此，如图18所示，进行如下的光刻工序：用抗蚀剂膜覆盖衬底10的整个面，留下MONOS型FET的区域44和MOSFET51～53的形成栅极电极61～63的区域来进行开口。此时，抗蚀剂膜94以大致均等的膜厚进行涂敷，但是，在MONOS型FET54的区域44中已经对栅极电极64进行了构图，因此，为了填补其凹凸，使栅极电极64上的抗蚀剂膜94的膜厚比其它区域薄。因此，在除了栅极电极部分以外除去形成MOSFET51～53的栅极电极61～63的多晶硅膜的蚀刻工序中，抗蚀剂膜94也被同时蚀刻，因此，MONOS型FET54的栅极电极64上的从一开始就形成得比其它区域薄的抗蚀剂膜94消失，MONOS型FET54的栅极电极64露出，可能受到蚀刻的损伤。
为了解决该问题，本实施方式5的半导体装置1的制造方法是包括非易失性存储器用FET54和MOSFET51～53的半导体装置1的制造方法，如以下那样构成。
在半导体衬底的整个面对第一栅极电极膜31进行成膜（工序（e））。例如，像引用图3进行说明的那样，通过CVD法沉积多晶硅膜，由此对第一栅极电极膜31进行成膜。
之后，对形成非易失性存储器用FET54的区域进行开口，使衬底10的半导体表面露出（工序（i））。例如，像引用图8进行说明的那样，在图7所示的半导体装置1的表面上、即在防氧化膜34上涂敷抗蚀剂膜，通过光刻对非易失性存储器用的MONOS型FET形成区域44进行开口。将在MONOS型FET形成区域44具有开口的抗蚀剂92作为掩模，通过蚀刻除去防氧化膜34、多晶硅膜32、第一栅极电极膜31、以及栅极绝缘膜24。在此，虽然实施方式1是在栅极电极膜31上形成有多晶硅膜32和防氧化膜34的例子，但是，在本实施方式5中，重要的是形成有成为MOSFET51～53的栅极电极61～63的第一栅极电极膜，该膜的构造是任意的。
进而之后，通过依次沉积第一势垒膜21、电荷积蓄膜22、以及第二势垒膜23而形成电荷积蓄3层膜20（工序（m））。例如，像引用图11进行说明的那样，在图10所示的半导体装置1的表面上依次对势垒膜21、电荷积蓄膜22、以及势垒膜23进行成膜。势垒膜21和势垒膜23例如是氧化硅膜，电荷积蓄膜22例如是氮化硅膜或氮氧化硅膜，通过CVD法进行成膜。
进而之后，在上述电荷积蓄3层膜上对第二栅极电极膜进行成膜（工序（n））。例如，像引用图12进行说明的那样，在图11所示的半导体装置1的表面上例如通过CVD法沉积多晶硅膜，高浓度地掺杂磷（P）等杂质而进行低电阻化，由此，对第二栅极电极膜33进行成膜。第二栅极电极膜33成为MONOS型FET54的栅极电极64。此时，优选第二栅极电极膜33以比第一栅极电极膜31与多晶硅膜32的膜厚之和小的膜厚进行沉积。这是为了防止在引用图18进行说明的后面的工序中MONOS型FET54的栅极电极64上的抗蚀剂膜厚变得过薄。
进而之后，对上述非易失性存储器用FET的栅极电极进行构图（工序（o））。例如，像引用图14和图15进行说明的那样，在形成MONOS型FET54用的栅极电极64的部分和形成与栅极电极64相同的层的布线的部分通过光刻形成抗蚀剂膜93，将所形成的抗蚀剂膜93作为掩模，通过蚀刻除去氧化硅膜35和第二栅极电极膜33。在蚀刻后，抗蚀剂膜93也被洗涤、除去。此时，栅极电极64由氧化硅膜35和第二栅极电极膜33这两层构成。
进而之后，通过光刻在上述非易失性存储器用FET的区域和上述第一耐压MOSFET的形成第一栅极电极的区域形成抗蚀剂膜（工序（p））。例如，像引用图18进行说明的那样，在形成MOSFET51～53用的栅极电极61～63的部分和形成与栅极电极61～63相同的层的布线的部分通过光刻形成抗蚀剂膜94。
进而之后，对未被在上述工序（p）中形成的抗蚀剂膜覆盖的上述第一栅极电极膜进行蚀刻（工序（q））。例如，像引用图19进行说明的那样，将所形成的抗蚀剂94作为掩模，通过蚀刻来除去第一栅极电极层31和多晶硅膜32。在蚀刻后，抗蚀剂94也被洗涤、除去。
在此，以使在上述工序（p）中的上述非易失性存储器用FET的栅极电极上的抗蚀剂膜的膜厚成为不会由于上述工序（q）的蚀刻工序而消失的膜厚的方式，规定将上述非易失性存储器用FET的栅极电极的宽度设为L、将间隔设为S、将高度设为H时的S/L与H/L的积的值。
由此，能够抑制在对MOSFET的栅极电极进行构图的蚀刻工序中的对MONOS型FET的栅极电极的蚀刻损伤。
对上述的以使非易失性存储器用FET的栅极电极上的抗蚀剂膜94的膜厚成为不会由于上述工序（q）的蚀刻工序而消失的膜厚的方式规定S/L与H/L的积的方法进一步详细地进行说明。
图27是示出制造方法的中途（用于对MOSFET用的栅极电极61～63进行构图的光刻工序之后）的MONOS型FET54的多个栅极电极的构造的半导体装置1的示意性剖面图。因为是与图18相同的制造方法的中途阶段，所以省略针对与图18相同的结构要素的说明。在被STI30夹持着两侧的1个MONOS型FET形成区域44内形成有多个MONOS型FET54的栅极电极64。将栅极电极64的宽度设为L（Line），将间隔设为S（Space），将高度设为H（Height）。
图28是示出关于MONOS型FET54的栅极电极的间隔/宽度（Space/Line）比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。在横轴取Space/Line比，在纵轴示出此时的栅极电极64上的抗蚀剂膜94的膜厚。在Space/Line=1时，抗蚀剂膜厚为240nm，随着Space/Line比增加而减少。
图29是示出关于MONOS型FET54的栅极电极的高度/宽度（Height/Line）比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。在横轴取Height/Line比，在纵轴示出此时的栅极电极64上的抗蚀剂膜94的膜厚。在Height/Line=0.5时，抗蚀剂膜厚为265nm，随着Height/Line比增加而减少。
图30是示出关于MONOS型FET54的栅极电极的间隔/宽度×高度/宽度（S/L×H/L）的值与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。在横轴取作为Space/Line比与Height/Line比的积的间隔/宽度×高度/宽度（S/L×H/L）的值，在纵轴示出此时的栅极电极64上的抗蚀剂膜94的膜厚。在S/L×H/L=1时，抗蚀剂膜厚为240nm，随着S/L×H/L值增加而减少。以使栅极电极64上的抗蚀剂膜94的膜厚成为不会由于上述工序（q）的蚀刻工序而消失的膜厚的方式规定适当的S/L×H/L值。例如，在抗蚀剂膜94的膜厚为200nm时，S/L×H/L值抑制成比2小的值。
在此，宽度L（Line）和间隔S（Space）通常以使由MONOS型FET54构成的非易失性存储器的存储单元的面积为最小的方式进行最优化，因此，优选以使栅极电极64的高度H（Height）变低的方式、即以使第二栅极电极膜33的膜厚比MOSFET的第一栅极电极膜31和多晶硅膜32的膜厚薄的方式进行设定。
由此，能够抑制在对MOSFET的栅极电极进行构图的蚀刻工序中的对MONOS型FET的栅极电极的蚀刻损伤。
本实施方式5能够广泛地应用于形成MONOS型FET54的栅极电极64并进行构图、之后对MOSFET51～53的栅极电极61～63进行构图的半导体装置的制造方法，以上对为了将本实施方式5应用于实施方式1而关联的各工序进行了叙述。关于其它的各工序，在实施方式1中说明的制造方法就是一个例子，本实施方式5不限定于此。
以上，虽然基于实施方式1～5对由本发明者完成的发明具体地进行了说明，但是本发明不限定于此，显然，在不偏离其主旨的范围内能够进行各种变更。
例如，虽然示出了对实施方式1应用全部实施方式2～5的例子，但是，也可以省略其中的一部分实施方式的应用。
附图标记的说明
1 半导体装置
10 半导体衬底（例如硅衬底）
11 N型阱
12～15 P型阱
16 P型沟道
17 MONOS型FET用沟道
18 源极/漏极扩散层
19 低浓度扩散层
20 电荷积蓄3层膜（ONO膜）
21 第一势垒膜（SiO2膜）
22 电荷积蓄膜（SiN膜）
23 第二势垒膜（SiO2膜）
24 低耐压（LV）MOSFET用栅极绝缘膜
25 中耐压（MV）MOSFET用栅极绝缘膜
26 高耐压（HV）MOSFET用栅极绝缘膜
29 CMP阻挡膜（氮化硅膜）
30 元件分离区域（STI）
31～33 栅极电极层（多晶硅膜）
34 防氧化膜（氮化硅膜）
35 氧化硅膜
41 低耐压（LV）MOSFET形成区域
42 中耐压（MV）MOSFET形成区域
43 高耐压（HV）MOSFET形成区域
44 MONOS型FET形成区域
45 形成MONOS型FET54的区域
51 低耐压（LV）MOSFET
52 中耐压（MV）MOSFET
53 高耐压（HV）MOSFET
54 MONOS型FET
61～64 栅极电极
65 栅极侧壁绝缘膜（侧壁）
90～94 抗蚀剂膜。

Claims (9)

1.一种半导体装置的制造方法，所述半导体装置形成有FET，其中，所述半导体装置的制造方法包括以下的工序：
（f）形成将所述FET与其它元件分离的绝缘层的工序；
（l1）在所述工序（f）之后，从与所述FET的沟道长度方向大致正交且自半导体衬底的表面的法线方向倾斜规定的第一角度的方向对杂质进行离子注入的工序；
（l2）在所述工序（l1）之后，从与所述沟道长度方向大致正交且自所述半导体衬底的表面的法线方向倾斜与所述第一角度相反的规定的第二角度的方向对杂质进行离子注入的工序，
在此，所述绝缘层在所述FET的沟道区域的沟道宽度方向的两侧分开所述沟道宽度的间隔、比所述半导体衬底的半导体表面高地形成。
2.根据权利要求1所述的半导体装置的制造方法，其中，所述工序（f）包括以下的工序：
（f1）在所述半导体衬底的整个面对CMP阻挡膜进行成膜的工序；
（f2）在所述工序（f1）之后，在将所述FET与其它元件分离的元件分离区域形成元件分离槽的工序；
（f3）在所述工序（f2）之后，填补所述元件分离槽，进一步在所述半导体衬底的整个面对绝缘膜进行成膜的工序；
（f4）在所述工序（f3）之后，通过化学机械抛光（CMP：Chemical Mechanical Polish）对所述半导体衬底的表面进行研磨直到所述CMP阻挡膜露出的工序；
（f5）在所述工序（f4）之后且在所述工序（l1）之前，选择性地除去所述CMP阻挡膜的工序。
3.根据权利要求1所述的半导体装置的制造方法，其中，所述第一角度和所述第二角度分别是大致45°。
4.根据权利要求1所述的半导体装置的制造方法，其中，
将所述杂质设为第一杂质，
所述半导体装置的制造方法还包括以下的工序：
（l0）在所述工序（f）之后，从所述半导体衬底的表面的法线方向对第二杂质进行离子注入的工序，
在此，所述第一杂质是通过在所述半导体衬底内被活性化而使构成所述半导体衬底的半导体为第一导电型的杂质，所述第二杂质是通过在所述半导体衬底内被活性化而使构成所述半导体衬底的半导体为与所述第一导电型不同的第二导电型的杂质。
5.根据权利要求4所述的半导体装置的制造方法，其中，所述第一杂质是砷，所述第二杂质是硼或氟化硼。
6.根据权利要求1所述的半导体装置的制造方法，其中，还包括以下的工序：
（i）在所述工序（f）之后，在形成所述FET的区域中使所述半导体衬底的半导体表面露出的工序；
（m）在所述工序（l2）之后，通过依次沉积第一势垒膜、电荷积蓄膜、以及第二势垒膜而形成电荷积蓄3层膜的工序；
（n）在所述工序（m）之后，在所述电荷积蓄3层膜上对栅极电极膜进行成膜的工序。
7.根据权利要求6所述的半导体装置的制造方法，其中，所述第一势垒膜和所述第二势垒膜分别是氧化硅膜，所述电荷积蓄膜是氮化硅膜或氮氧化硅膜。
8.一种使用权利要求1的半导体装置的制造方法来制造的半导体装置。
9.一种使用权利要求6的半导体装置的制造方法来制造的半导体装置。
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