JPH11297948A - 不揮発性メモリ装置及びその動作方法 - Google Patents
不揮発性メモリ装置及びその動作方法Info
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- JPH11297948A JPH11297948A JP10278061A JP27806198A JPH11297948A JP H11297948 A JPH11297948 A JP H11297948A JP 10278061 A JP10278061 A JP 10278061A JP 27806198 A JP27806198 A JP 27806198A JP H11297948 A JPH11297948 A JP H11297948A
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】 （修正有）
【課題】 不揮発性メモリ装置及びその動作方法を提供
する。 【解決手段】 一定の間隔で平行に配列された複数本の
ビットライン１２８とビットラインに垂直に一定の間隔
で配列された複数本のワードラインとが直交する領域に
フローティングゲート１１０とコントロールゲート１１
０が積層されたスタック型ゲート構造で形成された複数
個のセルと、前記ビットラインに平行に配列されるとも
に、バイト単位のビットラインごとに位置する複数本の
ソースライン１２９と、前記ソースラインとワードライ
ンとの交差領域に形成されたソース選択トランジスタ
と、を備えることを特徴とする。
する。 【解決手段】 一定の間隔で平行に配列された複数本の
ビットライン１２８とビットラインに垂直に一定の間隔
で配列された複数本のワードラインとが直交する領域に
フローティングゲート１１０とコントロールゲート１１
０が積層されたスタック型ゲート構造で形成された複数
個のセルと、前記ビットラインに平行に配列されるとも
に、バイト単位のビットラインごとに位置する複数本の
ソースライン１２９と、前記ソースラインとワードライ
ンとの交差領域に形成されたソース選択トランジスタ
と、を備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置及びその動作方法に係り、特に、高集積度を具現する
上で、バイト消去を行い得る不揮発性メモリ装置及びそ
の動作方法に関する。
置及びその動作方法に係り、特に、高集積度を具現する
上で、バイト消去を行い得る不揮発性メモリ装置及びそ
の動作方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＡＭ(Dynamic
Random Access Memory)及びＳＲＡＭ(Static Random A
ccess Memory) のように時間の経過によってデータを失
う揮発性であり、且つデータの入・出力が速いＲＡＭ製
品と、一旦データが入力されるとその状態を保ち得る
が、データの入・出力が遅いＲＯＭ(Read Only Memory)
製品とに大別される。前記ＲＯＭ製品は、ＲＯＭ、ＰＲ
ＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM)
、及びＥＥＰＲＯＭ(Electrically EPROM) に分類さ
れ、特に、電気的な方法でデータをプログラミング及び
消去し得るＥＥＰＲＯＭとフラッシュメモリセルに対す
る需要が増加しつつある。
Random Access Memory)及びＳＲＡＭ(Static Random A
ccess Memory) のように時間の経過によってデータを失
う揮発性であり、且つデータの入・出力が速いＲＡＭ製
品と、一旦データが入力されるとその状態を保ち得る
が、データの入・出力が遅いＲＯＭ(Read Only Memory)
製品とに大別される。前記ＲＯＭ製品は、ＲＯＭ、ＰＲ
ＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM)
、及びＥＥＰＲＯＭ(Electrically EPROM) に分類さ
れ、特に、電気的な方法でデータをプログラミング及び
消去し得るＥＥＰＲＯＭとフラッシュメモリセルに対す
る需要が増加しつつある。
【０００３】まず、フラッシュメモリセルは、ｎ個のセ
ルが直列に連結されて単位ストリングをなし、該単位ス
トリングがビットラインと接地ラインとの間に並列に連
結されているＮＡＮＤ形と、各々のセルがビットライン
と接地ラインとの間に並列に連結されているＮＯＲ形と
に区分できる。前記ＮＡＮＤ形は高集積に有利であるの
に対し、ＮＯＲ形は高速動作に有利である。
ルが直列に連結されて単位ストリングをなし、該単位ス
トリングがビットラインと接地ラインとの間に並列に連
結されているＮＡＮＤ形と、各々のセルがビットライン
と接地ラインとの間に並列に連結されているＮＯＲ形と
に区分できる。前記ＮＡＮＤ形は高集積に有利であるの
に対し、ＮＯＲ形は高速動作に有利である。
【０００４】基本的なＮＯＲ形フラッシュメモリセルの
構造及びその動作方式が、１９８５年Excel 社によって
発表された。これを図面を参照して次に述べる（参照文
献：IEDM ８５，pp.616〜619 ，"Single Transistor E
PROM Cell And Its Implementation In A 512K CMOS EE
PROM" ）。
構造及びその動作方式が、１９８５年Excel 社によって
発表された。これを図面を参照して次に述べる（参照文
献：IEDM ８５，pp.616〜619 ，"Single Transistor E
PROM Cell And Its Implementation In A 512K CMOS EE
PROM" ）。
【０００５】図１は、前記ＮＯＲ形フラッシュメモリ装
置においてメモリセルアレイの一部を示すレイアウト図
である。図２は、図１に示したメモリセルアレイの等価
回路図であり、図３は、単位セルの垂直断面図である。
ここで、参照番号１０は半導体基板、１１はアクティブ
ソース領域、１４はトンネル酸化膜、１６はフローティ
ングゲート、１８は層間誘電膜、２０はコントロールゲ
ート、２４ａ及び２４ｂはソース及びドレイン領域、２
８はビットラインコンタクトを各々示す。
置においてメモリセルアレイの一部を示すレイアウト図
である。図２は、図１に示したメモリセルアレイの等価
回路図であり、図３は、単位セルの垂直断面図である。
ここで、参照番号１０は半導体基板、１１はアクティブ
ソース領域、１４はトンネル酸化膜、１６はフローティ
ングゲート、１８は層間誘電膜、２０はコントロールゲ
ート、２４ａ及び２４ｂはソース及びドレイン領域、２
８はビットラインコンタクトを各々示す。
【０００６】図１乃至図３を参照すれば、一定の間隔で
形成される多数本のビットラインＢ／Ｌ、ワードライン
Ｗ／Ｌ及びソースライン（Common Source Line ：ＣＳ
Ｌ）を含むメモリセルアレイにおいて、前記ワードライ
ンＷ／Ｌと金属層よりなるビットラインＢ／Ｌとが直交
する領域にフローティングゲート１６とコントロールゲ
ート２０とが積層されたスタック型ゲート構造の単位セ
ルが形成される。二つのセルは、一つのビットラインコ
ンタクト２８によってビットラインＢ／Ｌと連結され、
前記ワードラインＷ／Ｌに平行な不純物拡散層よりなる
アクティブソース領域１１を前記ビットラインＢ／Ｌに
平行なソースラインＣＳＬが数十ビットごとに一本ずつ
位置しながら連結する。
形成される多数本のビットラインＢ／Ｌ、ワードライン
Ｗ／Ｌ及びソースライン（Common Source Line ：ＣＳ
Ｌ）を含むメモリセルアレイにおいて、前記ワードライ
ンＷ／Ｌと金属層よりなるビットラインＢ／Ｌとが直交
する領域にフローティングゲート１６とコントロールゲ
ート２０とが積層されたスタック型ゲート構造の単位セ
ルが形成される。二つのセルは、一つのビットラインコ
ンタクト２８によってビットラインＢ／Ｌと連結され、
前記ワードラインＷ／Ｌに平行な不純物拡散層よりなる
アクティブソース領域１１を前記ビットラインＢ／Ｌに
平行なソースラインＣＳＬが数十ビットごとに一本ずつ
位置しながら連結する。
【０００７】単位セルの構造を調べてみれば、フローテ
ィングゲート１６と基板１０との間にトンネル酸化膜１
４が形成され、前記フローティングゲート１６とワード
ラインＷ／Ｌとして提供されるコントロールゲート２０
との間に層間誘電膜１８が形成される。かつ、前記スタ
ック型ゲートにセルフアラインされてソース／ドレイン
領域２４ａ，２４ｂが形成される。前記フローティング
ゲート１６は、アクティブ領域と前記アクティブ領域の
両側のフィールド領域の縁部の一部領域に跨って形成さ
れることによって、隣接したセルのフローティングゲー
ト１６と分離される。前記コントロールゲート２０は、
フィールド領域を挟んで独立的に形成されたフローティ
ングゲート１６を含めて隣接したセルのコントロールゲ
ート２０と連結されることによってワードラインＷ／Ｌ
を形成する。
ィングゲート１６と基板１０との間にトンネル酸化膜１
４が形成され、前記フローティングゲート１６とワード
ラインＷ／Ｌとして提供されるコントロールゲート２０
との間に層間誘電膜１８が形成される。かつ、前記スタ
ック型ゲートにセルフアラインされてソース／ドレイン
領域２４ａ，２４ｂが形成される。前記フローティング
ゲート１６は、アクティブ領域と前記アクティブ領域の
両側のフィールド領域の縁部の一部領域に跨って形成さ
れることによって、隣接したセルのフローティングゲー
ト１６と分離される。前記コントロールゲート２０は、
フィールド領域を挟んで独立的に形成されたフローティ
ングゲート１６を含めて隣接したセルのコントロールゲ
ート２０と連結されることによってワードラインＷ／Ｌ
を形成する。
【０００８】隣接したセルは、互いに反対の方向に形成
されてソース／ドレイン領域２４ａ、２４ｂを共有す
る。単位セルのドレイン領域２４ｂは、同一行の隣接し
たセルのドレイン領域２４ｂと連結され、前記ドレイン
領域２４ｂにはビットラインコンタクト２８が形成され
る。同一行に形成されたビットラインコンタクト２８
は、ワードラインＷ／Ｌに対して垂直に配置されるビッ
トラインＢ／Ｌによって電気的に連結される。即ち、二
つのセルは一つのビットラインコンタクト２８によって
ビットラインＢ／Ｌに連結される。
されてソース／ドレイン領域２４ａ、２４ｂを共有す
る。単位セルのドレイン領域２４ｂは、同一行の隣接し
たセルのドレイン領域２４ｂと連結され、前記ドレイン
領域２４ｂにはビットラインコンタクト２８が形成され
る。同一行に形成されたビットラインコンタクト２８
は、ワードラインＷ／Ｌに対して垂直に配置されるビッ
トラインＢ／Ｌによって電気的に連結される。即ち、二
つのセルは一つのビットラインコンタクト２８によって
ビットラインＢ／Ｌに連結される。
【０００９】単位セルのソース領域２４ａは、ワードラ
インＷ／Ｌに平行な不純物拡散層よりなるアクティブソ
ース領域１１を通じて同一列の隣接したセルのソース領
域２４ａと連結される。さらに、ソースラインの抵抗を
低減させるためにワードラインＷ／Ｌに沿って平行に形
成されたアクティブソース領域１１に複数本のビットラ
インＢ／Ｌごとに一つずつソースラインコンタクト２９
が形成され、前記ビットラインＢ／Ｌに平行に形成され
たソースラインＣＳＬが前記ソースラインコンタクト２
９を通じてアクティブソース領域１１に電気的に連結さ
れる。
インＷ／Ｌに平行な不純物拡散層よりなるアクティブソ
ース領域１１を通じて同一列の隣接したセルのソース領
域２４ａと連結される。さらに、ソースラインの抵抗を
低減させるためにワードラインＷ／Ｌに沿って平行に形
成されたアクティブソース領域１１に複数本のビットラ
インＢ／Ｌごとに一つずつソースラインコンタクト２９
が形成され、前記ビットラインＢ／Ｌに平行に形成され
たソースラインＣＳＬが前記ソースラインコンタクト２
９を通じてアクティブソース領域１１に電気的に連結さ
れる。
【００１０】前述したような通常のＮＯＲ形フラッシュ
メモリセルは、チャネル熱電子（Channel Hot Electron
:ＣＨＥ）注入方式でプログラミングされ、Ｆ−Ｎトン
ネリング（Fowler−Nordheim Tunneling）方式でソース
やバルク基板を通じて消去される。
メモリセルは、チャネル熱電子（Channel Hot Electron
:ＣＨＥ）注入方式でプログラミングされ、Ｆ−Ｎトン
ネリング（Fowler−Nordheim Tunneling）方式でソース
やバルク基板を通じて消去される。
【００１１】前記セルのプログラム動作時、フローティ
ングゲートに電子を貯蔵すると、セルのスレショルド電
圧（threshold Voltage ：Vth ）は初期Ｖｔｈ値の約２
Ｖから略７Ｖに増加する。即ち、選択ビットラインに６
〜７Ｖ、選択ワードラインに１０〜１２Ｖを印加し、ソ
ースライン及びバルク基板に０Ｖを印加すると、チャネ
ル熱電子中の一部がゲート電界によってトンネル酸化膜
を通じてフローティングゲートに注入されることによっ
てプログラムがなされる。
ングゲートに電子を貯蔵すると、セルのスレショルド電
圧（threshold Voltage ：Vth ）は初期Ｖｔｈ値の約２
Ｖから略７Ｖに増加する。即ち、選択ビットラインに６
〜７Ｖ、選択ワードラインに１０〜１２Ｖを印加し、ソ
ースライン及びバルク基板に０Ｖを印加すると、チャネ
ル熱電子中の一部がゲート電界によってトンネル酸化膜
を通じてフローティングゲートに注入されることによっ
てプログラムがなされる。
【００１２】前記セルの消去動作時、フローティングゲ
ートの電子を放電させると、セルのスレショルド電圧が
初期Ｖｔｈの約２Ｖに下がる。即ち、選択ビットライン
をフローティングさせ、ソースラインに１２〜１５Ｖを
印加し、選択ワードラインに０Ｖを印加すると、フロー
ティングゲートとソース接合間の電圧差によって約１０
０Åのトンネル酸化膜を通じたＦ−Ｎトンネリング方式
でフローティングゲート内の電子がソース接合に放電さ
れることによって消去がなされる。通常、全セルのソー
ス接合は、アクティブソース領域によって電気的に一つ
に連結されるので、チップ全体のセルを消去したり、チ
ップをビットラインやワードライン方向に分離させた多
数のブロックに構成し、前記セルをブロック単位で一括
消去する。
ートの電子を放電させると、セルのスレショルド電圧が
初期Ｖｔｈの約２Ｖに下がる。即ち、選択ビットライン
をフローティングさせ、ソースラインに１２〜１５Ｖを
印加し、選択ワードラインに０Ｖを印加すると、フロー
ティングゲートとソース接合間の電圧差によって約１０
０Åのトンネル酸化膜を通じたＦ−Ｎトンネリング方式
でフローティングゲート内の電子がソース接合に放電さ
れることによって消去がなされる。通常、全セルのソー
ス接合は、アクティブソース領域によって電気的に一つ
に連結されるので、チップ全体のセルを消去したり、チ
ップをビットラインやワードライン方向に分離させた多
数のブロックに構成し、前記セルをブロック単位で一括
消去する。
【００１３】読出動作は、選択ビットラインに約１Ｖの
電圧を印加し、ワードラインに４〜５Ｖを印加し、消去
及びプログラムセルを通じた電流経路の発生有無を感知
する。
電圧を印加し、ワードラインに４〜５Ｖを印加し、消去
及びプログラムセルを通じた電流経路の発生有無を感知
する。
【００１４】ここで、前記ソースラインＣＳＬは、プロ
グラム動作時セルを通じて発生する多量の電流をグラウ
ンドノードに放出させる。従って、チャネル熱電子注入
方式を用いるフラッシュメモリセルでは多量の電流を短
時間で放出させるために数十ビット、例えば１６〜３２
ビットごとに一本ずつソースラインＣＳＬを形成する。
グラム動作時セルを通じて発生する多量の電流をグラウ
ンドノードに放出させる。従って、チャネル熱電子注入
方式を用いるフラッシュメモリセルでは多量の電流を短
時間で放出させるために数十ビット、例えば１６〜３２
ビットごとに一本ずつソースラインＣＳＬを形成する。
【００１５】以下、従来のＥＥＰＲＯＭ装置のセル構造
について述べる。
について述べる。
【００１６】図４は、従来のＥＥＰＲＯＭ装置におい
て、メモリセルアレイの一部を示す等価回路図であり、
図５は、単位セルの垂直構造を示す断面図である。ここ
で、参照番号５０は半導体基板、５２はトンネル酸化
膜、５３はゲート酸化膜、５４はフローティングゲー
ト、５６は層間誘電膜、５８はコントロールゲート、そ
して６２ａ及び６２ｂはソース／ドレイン領域を示す。
て、メモリセルアレイの一部を示す等価回路図であり、
図５は、単位セルの垂直構造を示す断面図である。ここ
で、参照番号５０は半導体基板、５２はトンネル酸化
膜、５３はゲート酸化膜、５４はフローティングゲー
ト、５６は層間誘電膜、５８はコントロールゲート、そ
して６２ａ及び６２ｂはソース／ドレイン領域を示す。
【００１７】図４及び図５を参照すれば、従来のＥＥＰ
ＲＯＭセルアレイでは、ワードラインＷ／Ｌとビットラ
インＢ／Ｌが直交する領域に二つのトランジスタよりな
る単位セルが形成される。即ち、前記単位セルはビット
ラインコンタクトと連結される選択トランジスタと、ア
クティブソース領域と連結されるメモリセルトランジス
タとよりなる。
ＲＯＭセルアレイでは、ワードラインＷ／Ｌとビットラ
インＢ／Ｌが直交する領域に二つのトランジスタよりな
る単位セルが形成される。即ち、前記単位セルはビット
ラインコンタクトと連結される選択トランジスタと、ア
クティブソース領域と連結されるメモリセルトランジス
タとよりなる。
【００１８】メモリセルトランジスタは、半導体基板５
０の上部にトンネル酸化膜５２を介在して形成されたフ
ローティングゲート５４と、前記フローティングゲート
５４の上部に層間誘電膜５６を介在して形成されたコン
トロールゲート５８とが積層されたスタック型ゲート構
造で形成される。前記メモリセルトランジスタのソース
領域６２ａは、アクティブソース領域を通じてソースラ
インＣＳＬに連結される。
０の上部にトンネル酸化膜５２を介在して形成されたフ
ローティングゲート５４と、前記フローティングゲート
５４の上部に層間誘電膜５６を介在して形成されたコン
トロールゲート５８とが積層されたスタック型ゲート構
造で形成される。前記メモリセルトランジスタのソース
領域６２ａは、アクティブソース領域を通じてソースラ
インＣＳＬに連結される。
【００１９】選択トランジスタはデータを貯蔵するフロ
ーティングゲートが不要なトランジスタであるため、セ
ルアレイ内のフィールド領域の上部でバッティングコン
タクト（butting contact ）を通じてフローティングゲ
ート５４とコントロールゲート５８を金属線で連結す
る。従って、前記選択トランジスタは、電気的には１層
のゲート６０を有するＭＯＳトランジスタとして動作す
る。さらに、選択トランジスタのゲート６０にトンネリ
ング電流が流れるのを防止するために、前記選択トラン
ジスタのゲート酸化膜５３は、メモリセルトランジスタ
のトンネル酸化膜５２より厚く形成される。前記選択ト
ランジスタのドレイン領域６２ｂは、ビットラインコン
タクトを通じてビットラインＢ／Ｌと連結される。
ーティングゲートが不要なトランジスタであるため、セ
ルアレイ内のフィールド領域の上部でバッティングコン
タクト（butting contact ）を通じてフローティングゲ
ート５４とコントロールゲート５８を金属線で連結す
る。従って、前記選択トランジスタは、電気的には１層
のゲート６０を有するＭＯＳトランジスタとして動作す
る。さらに、選択トランジスタのゲート６０にトンネリ
ング電流が流れるのを防止するために、前記選択トラン
ジスタのゲート酸化膜５３は、メモリセルトランジスタ
のトンネル酸化膜５２より厚く形成される。前記選択ト
ランジスタのドレイン領域６２ｂは、ビットラインコン
タクトを通じてビットラインＢ／Ｌと連結される。
【００２０】さらに、前述した構造を有するＥＥＰＲＯ
Ｍセルアレイでは、ビットラインＢ／Ｌと同一の方向に
伸長しながらビットラインＢ／Ｌと同一の導電体で形成
されるバイト選択ライン（byte select line：Ｓ／Ｌ
１，Ｓ／Ｌ２，…）がバイトごとに一本ずつ配置され、
ソースラインＣＳＬはフラッシュメモリセルアレイと同
様に数十ビットごとに一本ずつ位置しながらアクティブ
ソース領域に連結される。
Ｍセルアレイでは、ビットラインＢ／Ｌと同一の方向に
伸長しながらビットラインＢ／Ｌと同一の導電体で形成
されるバイト選択ライン（byte select line：Ｓ／Ｌ
１，Ｓ／Ｌ２，…）がバイトごとに一本ずつ配置され、
ソースラインＣＳＬはフラッシュメモリセルアレイと同
様に数十ビットごとに一本ずつ位置しながらアクティブ
ソース領域に連結される。
【００２１】ＥＥＰＲＯＭセルは、バイト単位、即ち８
ビット単位で消去動作を行うために、図４及び図５に示
したような複雑な構造を有する。以下、前記ＥＥＰＲＯ
Ｍセルのプログラム、消去及び読出動作を詳細に説明す
る。
ビット単位で消去動作を行うために、図４及び図５に示
したような複雑な構造を有する。以下、前記ＥＥＰＲＯ
Ｍセルのプログラム、消去及び読出動作を詳細に説明す
る。
【００２２】まず、ＥＥＰＲＯＭセルの消去動作は、フ
ローティングゲートに電子を貯蔵することによって、セ
ルのスレショルド電圧（Ｖｔｈ）を初期Ｖｔｈ値の０Ｖ
付近から＋５Ｖ以上に上げる。即ち、選択ワードライン
と選択バイトラインに２０Ｖを印加し、ビットラインに
０Ｖを印加すると、選択バイトラインのコントロールゲ
ートにのみ高電圧が印加されるので０Ｖのビットライン
との電圧差が生じる。したがって、前記該電圧差によっ
てトンネル酸化膜を通じたＦ−Ｎトンネリングが発生
し、フローティングゲート内に電子が注入される。
ローティングゲートに電子を貯蔵することによって、セ
ルのスレショルド電圧（Ｖｔｈ）を初期Ｖｔｈ値の０Ｖ
付近から＋５Ｖ以上に上げる。即ち、選択ワードライン
と選択バイトラインに２０Ｖを印加し、ビットラインに
０Ｖを印加すると、選択バイトラインのコントロールゲ
ートにのみ高電圧が印加されるので０Ｖのビットライン
との電圧差が生じる。したがって、前記該電圧差によっ
てトンネル酸化膜を通じたＦ−Ｎトンネリングが発生
し、フローティングゲート内に電子が注入される。
【００２３】プログラム動作は、フローティングゲート
内の電子を放出してセルのスレショルド電圧（Ｖｔｈ）
を−５Ｖ以下に下げる動作である。即ち、選択ビットラ
インに約１３Ｖのプログラム電圧を印加し、選択ワード
ラインに２０Ｖの電圧を印加し、選択バイトラインとソ
ース及びバルク基板に０Ｖを印加すると、選択ビットラ
インに印加された電圧とコントロールゲートに印加され
た０Ｖとの電圧差によってフローティングゲート内の電
子がビットラインに消去される。
内の電子を放出してセルのスレショルド電圧（Ｖｔｈ）
を−５Ｖ以下に下げる動作である。即ち、選択ビットラ
インに約１３Ｖのプログラム電圧を印加し、選択ワード
ラインに２０Ｖの電圧を印加し、選択バイトラインとソ
ース及びバルク基板に０Ｖを印加すると、選択ビットラ
インに印加された電圧とコントロールゲートに印加され
た０Ｖとの電圧差によってフローティングゲート内の電
子がビットラインに消去される。
【００２４】読出動作時、選択ビットラインとワードラ
インに読出電圧を印加し、バイトラインとソース及びバ
ルク基板に０Ｖを印加すると、コントロールゲートに０
Ｖの電圧が印加されてセルがプログラムされている場合
は、ビットライン電圧によって電流経路が形成され、セ
ルが消去されてスレショルド電圧（Ｖｔｈ）が０Ｖ以上
の場合は電流経路が形成されない。このような電流経路
の形成有無を通じてデータを区別する。
インに読出電圧を印加し、バイトラインとソース及びバ
ルク基板に０Ｖを印加すると、コントロールゲートに０
Ｖの電圧が印加されてセルがプログラムされている場合
は、ビットライン電圧によって電流経路が形成され、セ
ルが消去されてスレショルド電圧（Ｖｔｈ）が０Ｖ以上
の場合は電流経路が形成されない。このような電流経路
の形成有無を通じてデータを区別する。
【００２５】前述した構造を有するフラッシュメモリ装
置とＥＥＰＲＯＭ装置を比較すれば、フラッシュメモリ
装置は小さいセルサイズによって高集積化に有利である
が、消去の最初単位がブロックであるため、少ないデー
タを再書込みする時にもブロック内の全てのセルデータ
を新たにプログラミングしなければならない。一方、Ｅ
ＥＰＲＯＭ装置は、別途のバイト選択ラインが必要であ
り、単位セルが二つのトランジスタよりなるため、セル
サイズが増大されて集積度が劣るという短所があるが、
バイト単位で消去を行うため、少ないビットのデータを
再書込みする時、この再書込み時間が短いという長所が
ある。
置とＥＥＰＲＯＭ装置を比較すれば、フラッシュメモリ
装置は小さいセルサイズによって高集積化に有利である
が、消去の最初単位がブロックであるため、少ないデー
タを再書込みする時にもブロック内の全てのセルデータ
を新たにプログラミングしなければならない。一方、Ｅ
ＥＰＲＯＭ装置は、別途のバイト選択ラインが必要であ
り、単位セルが二つのトランジスタよりなるため、セル
サイズが増大されて集積度が劣るという短所があるが、
バイト単位で消去を行うため、少ないビットのデータを
再書込みする時、この再書込み時間が短いという長所が
ある。
【００２６】このような各装置の長所を用いるために、
最近では高集積度を有するフラッシュメモリセルに少な
いビット（例えば、数ｋｂｉｔないし数百ｋｂｉｔ）の
ＥＥＰＲＯＭセルを用いる複合メモリ装置が提案されて
おり、前記装置によれば、少ないデータを随時書き直す
時にはＥＥＰＲＯＭを用い、大容量のデータを書き直す
時にはフラッシュメモリセルを用い得る。しかしなが
ら、前記複合メモリ装置によれば、フラッシュメモリセ
ルに比べてＥＥＰＲＯＭセルのサイズが大きく、各セル
の構造が異なるため、数十Ｋビット以上を用いる場合、
チップ面積が増大し、製造工程及びセル動作が複雑にな
る。
最近では高集積度を有するフラッシュメモリセルに少な
いビット（例えば、数ｋｂｉｔないし数百ｋｂｉｔ）の
ＥＥＰＲＯＭセルを用いる複合メモリ装置が提案されて
おり、前記装置によれば、少ないデータを随時書き直す
時にはＥＥＰＲＯＭを用い、大容量のデータを書き直す
時にはフラッシュメモリセルを用い得る。しかしなが
ら、前記複合メモリ装置によれば、フラッシュメモリセ
ルに比べてＥＥＰＲＯＭセルのサイズが大きく、各セル
の構造が異なるため、数十Ｋビット以上を用いる場合、
チップ面積が増大し、製造工程及びセル動作が複雑にな
る。
【００２７】
【発明が解決しようとする課題】従って、本発明の目的
は、高集積度を具現するとともに、バイト消去を行い得
る不揮発性メモリ装置を提供することにある。
は、高集積度を具現するとともに、バイト消去を行い得
る不揮発性メモリ装置を提供することにある。
【００２８】本発明の他の目的は、高集積度を具現する
とともに、バイト消去を行い得る不揮発性メモリ装置の
動作方法を提供することにある。
とともに、バイト消去を行い得る不揮発性メモリ装置の
動作方法を提供することにある。
【００２９】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、一定の間隔で平行に配列された複
数本のビットラインと前記ビットラインに垂直に一定間
隔で配列された複数本のワードラインとが直交する領域
にフローティングゲートとコントロールゲートが積層さ
れたスタック型ゲート構造で形成された複数個のセル
と、前記ビットラインに平行に配列されるとともに、バ
イト単位のビットラインごとに位置する複数本のソース
ラインと、前記ソースラインとワードラインとの交差領
域に形成されたソース選択トランジスタと、を備え、二
つのセルは、一つのビットラインコンタクトによってビ
ットラインに連結され、相異なるビットラインコンタク
トで同一のビットラインに連結される対称した二つのセ
ルは一つのアクティブソース領域を共有し、前記アクテ
ィブソース領域はワードラインに平行に配列されるとと
もにソース選択トランジスタとソースラインコンタクト
とを通じて前記ソースラインに連結され、前記ソースラ
インは他のソースラインと電気的に分離されることを特
徴とする不揮発性メモリ装置を提供する。
るために、本発明は、一定の間隔で平行に配列された複
数本のビットラインと前記ビットラインに垂直に一定間
隔で配列された複数本のワードラインとが直交する領域
にフローティングゲートとコントロールゲートが積層さ
れたスタック型ゲート構造で形成された複数個のセル
と、前記ビットラインに平行に配列されるとともに、バ
イト単位のビットラインごとに位置する複数本のソース
ラインと、前記ソースラインとワードラインとの交差領
域に形成されたソース選択トランジスタと、を備え、二
つのセルは、一つのビットラインコンタクトによってビ
ットラインに連結され、相異なるビットラインコンタク
トで同一のビットラインに連結される対称した二つのセ
ルは一つのアクティブソース領域を共有し、前記アクテ
ィブソース領域はワードラインに平行に配列されるとと
もにソース選択トランジスタとソースラインコンタクト
とを通じて前記ソースラインに連結され、前記ソースラ
インは他のソースラインと電気的に分離されることを特
徴とする不揮発性メモリ装置を提供する。
【００３０】好ましくは、前記アクティブソース領域
は、バイト単位で連結されて隣接したバイトのアクティ
ブソース領域と分離される。
は、バイト単位で連結されて隣接したバイトのアクティ
ブソース領域と分離される。
【００３１】好ましくは、一つのビットラインコンタク
トを共有する二つのセルは、相異なるアクティブソース
領域、相異なるソース選択トランジスタ、及び同一のソ
ースラインコンタクトを通じて同一のソースラインに連
結される。
トを共有する二つのセルは、相異なるアクティブソース
領域、相異なるソース選択トランジスタ、及び同一のソ
ースラインコンタクトを通じて同一のソースラインに連
結される。
【００３２】好ましくは、前記ソース選択トランジスタ
は、単層ゲートのＭＯＳトランジスタであり、そのゲー
ト絶縁膜が前記セルのゲート絶縁膜より厚く形成され
る。
は、単層ゲートのＭＯＳトランジスタであり、そのゲー
ト絶縁膜が前記セルのゲート絶縁膜より厚く形成され
る。
【００３３】さらに、前記目的を達成するために本発明
は、一定の間隔で平行に配列された複数本のビットライ
ンと前記ビットラインに垂直に一定の間隔で配列された
複数本のワードラインとが直交する領域にフローティン
グゲートとコントロールゲートとが積層されたスタック
型ゲート構造で形成された複数個のセルと、前記ビット
ラインに平行に配列されるとともに、バイト単位のビッ
トラインごとに位置する複数本のソースラインと、を備
え、二つのセルは一つのビットラインコンタクトによっ
てビットラインに連結され、相異なるビットラインコン
タクトで同一のビットラインに連結される対称した二つ
のセルは一つのアクティブソース領域を共有し、前記ア
クティブソース領域はワードラインに平行に配列される
とともにソースラインコンタクトを通じて前記ソースラ
インに連結され、前記ソースラインは、他のソースライ
ンと電気的に分離されることを特徴とする不揮発性メモ
リ装置を提供する。
は、一定の間隔で平行に配列された複数本のビットライ
ンと前記ビットラインに垂直に一定の間隔で配列された
複数本のワードラインとが直交する領域にフローティン
グゲートとコントロールゲートとが積層されたスタック
型ゲート構造で形成された複数個のセルと、前記ビット
ラインに平行に配列されるとともに、バイト単位のビッ
トラインごとに位置する複数本のソースラインと、を備
え、二つのセルは一つのビットラインコンタクトによっ
てビットラインに連結され、相異なるビットラインコン
タクトで同一のビットラインに連結される対称した二つ
のセルは一つのアクティブソース領域を共有し、前記ア
クティブソース領域はワードラインに平行に配列される
とともにソースラインコンタクトを通じて前記ソースラ
インに連結され、前記ソースラインは、他のソースライ
ンと電気的に分離されることを特徴とする不揮発性メモ
リ装置を提供する。
【００３４】好ましくは、一つのビットラインコンタク
トを共有する二つのセルは、相異なるアクティブソース
領域と相異なるソースラインコンタクトを通じて同一の
ソースラインに連結される。
トを共有する二つのセルは、相異なるアクティブソース
領域と相異なるソースラインコンタクトを通じて同一の
ソースラインに連結される。
【００３５】前記他の目的を達成するために、本発明
は、一定の間隔で平行に配列された複数本のビットライ
ンと前記ビットラインに垂直に一定の間隔で配列された
複数本のワードラインとが直交する領域にフローティン
グゲートとコントロールゲートとが積層されたスタック
型ゲート構造で形成された複数個のセルと、前記ビット
ラインに平行に配列されるとともにバイト単位のビット
ラインごとに位置する複数本のソースラインと、前記ソ
ースラインとワードラインの交差領域に形成されたソー
ス選択トランジスタと、を備え、二つのセルは一つのビ
ットラインコンタクトによってビットラインに連結さ
れ、相異なるビットラインコンタクトで同一のビットラ
インに連結される対称した二つのセルは一つのアクティ
ブソース領域を共有し、前記アクティブソース領域は、
ワードラインに平行に配列されるとともにソース選択ト
ランジスタとソースラインコンタクトを通じて前記ソー
スラインに連結され、前記ソースラインは他のソースラ
インと電気的に分離される不揮発性メモリ装置の動作方
法において、前記セルの消去動作時、選択セルのワード
ラインに負の電圧を印加し、選択ビットラインをフロー
ティングさせ、選択セルとアクティブソース領域を共有
する隣接したワードラインに正の第１電圧を印加し、選
択ソースラインに正の第２電圧を印加することによっ
て、選択セルのフローティングゲート内に貯蔵された電
子を消去することを特徴とする不揮発性メモリ装置の動
作方法を提供する。
は、一定の間隔で平行に配列された複数本のビットライ
ンと前記ビットラインに垂直に一定の間隔で配列された
複数本のワードラインとが直交する領域にフローティン
グゲートとコントロールゲートとが積層されたスタック
型ゲート構造で形成された複数個のセルと、前記ビット
ラインに平行に配列されるとともにバイト単位のビット
ラインごとに位置する複数本のソースラインと、前記ソ
ースラインとワードラインの交差領域に形成されたソー
ス選択トランジスタと、を備え、二つのセルは一つのビ
ットラインコンタクトによってビットラインに連結さ
れ、相異なるビットラインコンタクトで同一のビットラ
インに連結される対称した二つのセルは一つのアクティ
ブソース領域を共有し、前記アクティブソース領域は、
ワードラインに平行に配列されるとともにソース選択ト
ランジスタとソースラインコンタクトを通じて前記ソー
スラインに連結され、前記ソースラインは他のソースラ
インと電気的に分離される不揮発性メモリ装置の動作方
法において、前記セルの消去動作時、選択セルのワード
ラインに負の電圧を印加し、選択ビットラインをフロー
ティングさせ、選択セルとアクティブソース領域を共有
する隣接したワードラインに正の第１電圧を印加し、選
択ソースラインに正の第２電圧を印加することによっ
て、選択セルのフローティングゲート内に貯蔵された電
子を消去することを特徴とする不揮発性メモリ装置の動
作方法を提供する。
【００３６】好ましくは、前記第１電圧は、前記第２電
圧と等しいか、大きい。
圧と等しいか、大きい。
【００３７】さらに、前記他の目的を達成するために本
発明は、一定の間隔で平行に配列された複数本のビット
ラインと前記ビットラインに垂直に一定の間隔で配列さ
れた複数本のワードラインとが直交する領域にフローテ
ィングゲートとコントロールゲートが積層されたスタッ
ク型ゲート構造で形成された複数個のセルと、前記ビッ
トラインに平行に配列されるとともに、バイト単位のビ
ットラインごとに位置する複数本のソースラインと、を
備え、二つのセルは一つのビットラインコンタクトによ
って連結され、相異なるビットラインコンタクトで同一
のビットラインに連結される対称した二つのセルは一つ
のアクティブソース領域を共有し、前記アクティブソー
ス領域はワードラインに平行に配列されるともにソース
ラインコンタクトを通じて前記ソースラインに連結さ
れ、前記ソースラインは他のソースラインと電気的に分
離されることを特徴とする不揮発性メモリ装置の動作方
法において、前記セルの消去動作時、選択セルのワード
ラインに第１電圧を印加し、選択ビットラインをフロー
ティングさせ、選択ソースラインに正の第２電圧を印加
することによって、選択セルのフローティングゲート内
に貯蔵された電子を消去することを特徴とする不揮発性
メモリ装置の動作方法を提供する。
発明は、一定の間隔で平行に配列された複数本のビット
ラインと前記ビットラインに垂直に一定の間隔で配列さ
れた複数本のワードラインとが直交する領域にフローテ
ィングゲートとコントロールゲートが積層されたスタッ
ク型ゲート構造で形成された複数個のセルと、前記ビッ
トラインに平行に配列されるとともに、バイト単位のビ
ットラインごとに位置する複数本のソースラインと、を
備え、二つのセルは一つのビットラインコンタクトによ
って連結され、相異なるビットラインコンタクトで同一
のビットラインに連結される対称した二つのセルは一つ
のアクティブソース領域を共有し、前記アクティブソー
ス領域はワードラインに平行に配列されるともにソース
ラインコンタクトを通じて前記ソースラインに連結さ
れ、前記ソースラインは他のソースラインと電気的に分
離されることを特徴とする不揮発性メモリ装置の動作方
法において、前記セルの消去動作時、選択セルのワード
ラインに第１電圧を印加し、選択ビットラインをフロー
ティングさせ、選択ソースラインに正の第２電圧を印加
することによって、選択セルのフローティングゲート内
に貯蔵された電子を消去することを特徴とする不揮発性
メモリ装置の動作方法を提供する。
【００３８】好ましくは、前記第１電圧は０Ｖ、又は負
の電圧である。
の電圧である。
【００３９】好ましくは、前記セルの消去動作時、非選
択セルのワードラインをフローティングさせるか、又は
前記第２電圧より低い正の第３電圧を印加する。
択セルのワードラインをフローティングさせるか、又は
前記第２電圧より低い正の第３電圧を印加する。
【００４０】上述したように、本発明の不揮発性メモリ
装置では、ビットラインに平行なソースラインがプログ
ラム動作時にセルを通じて発生する多量の電流をグラウ
ンドノードに放出させ、且つバイト消去のためのバイト
選択ラインとして機能し得るように前記ソースラインを
バイト単位に一本ずつ形成する。さらに、前記ソースラ
インに連結されるアクティブソース領域もバイト単位に
分離され、アクティブソース領域とソースラインを選択
トランジスタとソースラインコンタクトを通じて連結さ
せたり、ソース選択トランジスタ無しにソースラインコ
ンタクトのみを通じて直接に連結する。
装置では、ビットラインに平行なソースラインがプログ
ラム動作時にセルを通じて発生する多量の電流をグラウ
ンドノードに放出させ、且つバイト消去のためのバイト
選択ラインとして機能し得るように前記ソースラインを
バイト単位に一本ずつ形成する。さらに、前記ソースラ
インに連結されるアクティブソース領域もバイト単位に
分離され、アクティブソース領域とソースラインを選択
トランジスタとソースラインコンタクトを通じて連結さ
せたり、ソース選択トランジスタ無しにソースラインコ
ンタクトのみを通じて直接に連結する。
【００４１】
【発明の実施の形態】以下、本発明に従う好適な実施形
態を添付図面を参照しつつ詳細に説明する。なお、図面
中、同一な構成要素及び部分には、可能な限り同一な符
号及び番号を共通使用するものとする。
態を添付図面を参照しつつ詳細に説明する。なお、図面
中、同一な構成要素及び部分には、可能な限り同一な符
号及び番号を共通使用するものとする。
【００４２】図６は、本発明の第１実施例による不揮発
性メモリ装置において、メモリセルアレイの一部を示す
レイアウト図である。また、図７は、図６に示したメモ
リセルアレイの等価回路図である。
性メモリ装置において、メモリセルアレイの一部を示す
レイアウト図である。また、図７は、図６に示したメモ
リセルアレイの等価回路図である。
【００４３】図６及び図７を参照すれば、一定の間隔で
形成される多数本のワードラインＷ／Ｌと金属層よりな
る複数本のビットラインＢ／Ｌとが直交する領域にフロ
ーティングゲート１１０とコントロールゲート１１６ｃ
が積層されたスタック型ゲート構造の複数個のセルが形
成される。二つのセルは、一つのビットラインコンタク
ト１２８によってビットラインＢ／Ｌと連結される。
形成される多数本のワードラインＷ／Ｌと金属層よりな
る複数本のビットラインＢ／Ｌとが直交する領域にフロ
ーティングゲート１１０とコントロールゲート１１６ｃ
が積層されたスタック型ゲート構造の複数個のセルが形
成される。二つのセルは、一つのビットラインコンタク
ト１２８によってビットラインＢ／Ｌと連結される。
【００４４】相異なるビットラインコンタクト１２８で
同一のビットラインＢ／Ｌに連結される対称された二つ
のセルは、一つのアクティブソース領域１０５を共有
し、ワードラインＷ／Ｌに平行な不純物拡散層よりなる
前記アクティブソース領域１０５は、バイト単位（即
ち、８ビット）に分離されてビットラインＢ／Ｌに平行
なソースラインＳ／Ｌに連結される。即ち、前記アクテ
ィブソース領域１０５は、バイト単位で連結されて隣接
したバイトのアクティブソース領域１０５と分離され
る。前記ソースラインＳ／Ｌは、プログラム動作時にセ
ルを通じて発生する多量の電流をグラウンドノードに放
出させると同時に、バイト消去のためのバイト選択ライ
ンとして機能し得るようにバイト単位ごとに一本ずつ形
成される。１バイトのソースラインＳ／Ｌは、隣接した
バイトのソースラインＳ／Ｌから電気的に分離される。
同一のビットラインＢ／Ｌに連結される対称された二つ
のセルは、一つのアクティブソース領域１０５を共有
し、ワードラインＷ／Ｌに平行な不純物拡散層よりなる
前記アクティブソース領域１０５は、バイト単位（即
ち、８ビット）に分離されてビットラインＢ／Ｌに平行
なソースラインＳ／Ｌに連結される。即ち、前記アクテ
ィブソース領域１０５は、バイト単位で連結されて隣接
したバイトのアクティブソース領域１０５と分離され
る。前記ソースラインＳ／Ｌは、プログラム動作時にセ
ルを通じて発生する多量の電流をグラウンドノードに放
出させると同時に、バイト消去のためのバイト選択ライ
ンとして機能し得るようにバイト単位ごとに一本ずつ形
成される。１バイトのソースラインＳ／Ｌは、隣接した
バイトのソースラインＳ／Ｌから電気的に分離される。
【００４５】前記ソースラインＳ／ＬとワードラインＷ
／Ｌとの交差領域には、ソース選択トランジスタが形成
され、前記アクティブソース領域１０５は、前記ソース
選択トランジスタを通じてソースラインコンタクト１２
９に連結されることによって前記ソースラインＳ／Ｌに
連結される。
／Ｌとの交差領域には、ソース選択トランジスタが形成
され、前記アクティブソース領域１０５は、前記ソース
選択トランジスタを通じてソースラインコンタクト１２
９に連結されることによって前記ソースラインＳ／Ｌに
連結される。
【００４６】前記ソース選択トランジスタは、単層のゲ
ートを有するＭＯＳトランジスタであり、前記ソースラ
インコンタクト１２９は、図１に示した従来のフラッシ
ュメモリセルとは異なってワードラインＷ／Ｌを基準と
して互いに反対の方向に位置する。従って、一つのビッ
トラインコンタクト１２８を共有する二つのセルは、相
異なるアクティブソース領域１０５、相異なるソース選
択トランジスタ、及び同一のソースラインコンタクト１
２９を通じて同一のソースラインＳ／Ｌに連結される。
ートを有するＭＯＳトランジスタであり、前記ソースラ
インコンタクト１２９は、図１に示した従来のフラッシ
ュメモリセルとは異なってワードラインＷ／Ｌを基準と
して互いに反対の方向に位置する。従って、一つのビッ
トラインコンタクト１２８を共有する二つのセルは、相
異なるアクティブソース領域１０５、相異なるソース選
択トランジスタ、及び同一のソースラインコンタクト１
２９を通じて同一のソースラインＳ／Ｌに連結される。
【００４７】上述した構造を有する本発明のメモリセル
アレイは、従来のフラッシュメモリセルアレイと同様に
小さいセルサイズを有する上で、従来のＥＥＰＲＯＭセ
ルアレイと同様にバイト消去を行い得る。
アレイは、従来のフラッシュメモリセルアレイと同様に
小さいセルサイズを有する上で、従来のＥＥＰＲＯＭセ
ルアレイと同様にバイト消去を行い得る。
【００４８】以下、上述した構造を有する本発明のセル
動作について詳細に説明する。
動作について詳細に説明する。
【００４９】まず、消去動作時、バイト消去のために選
択ソースライン及び選択セルとアクティブソース領域を
共有する隣接したワードラインに５Ｖの消去電圧を印加
し、選択ビットラインをフローティングさせ、選択セル
のワードラインに−９Ｖの消去電圧を印加すると、隣接
したワードラインに連結されたソース選択トランジスタ
を通じてソースラインに印加された電圧が選択セルのソ
ース領域に伝達される。次いで、選択セルのソース領域
に伝達された電圧と選択ワードラインに印加された負の
電圧（−９Ｖ) によってトンネル酸化膜を通じたＦ−Ｎ
トンネリング方式でフローティングゲート内の電子がソ
ース領域に消去されることによって、セルのスレショル
ド電圧（Ｖｔｈ）が２Ｖ前後に下がる。
択ソースライン及び選択セルとアクティブソース領域を
共有する隣接したワードラインに５Ｖの消去電圧を印加
し、選択ビットラインをフローティングさせ、選択セル
のワードラインに−９Ｖの消去電圧を印加すると、隣接
したワードラインに連結されたソース選択トランジスタ
を通じてソースラインに印加された電圧が選択セルのソ
ース領域に伝達される。次いで、選択セルのソース領域
に伝達された電圧と選択ワードラインに印加された負の
電圧（−９Ｖ) によってトンネル酸化膜を通じたＦ−Ｎ
トンネリング方式でフローティングゲート内の電子がソ
ース領域に消去されることによって、セルのスレショル
ド電圧（Ｖｔｈ）が２Ｖ前後に下がる。
【００５０】この時、選択ワードラインの非選択セルで
は、ソース電圧が印加されないので消去動作が行われな
く、選択セルのソース領域に電圧を印加するために隣接
したワードラインに印加される電圧は、非選択バイトセ
ルでＦ−Ｎトンネリングによる電子の移動が生じないよ
うに低い電圧とする。
は、ソース電圧が印加されないので消去動作が行われな
く、選択セルのソース領域に電圧を印加するために隣接
したワードラインに印加される電圧は、非選択バイトセ
ルでＦ−Ｎトンネリングによる電子の移動が生じないよ
うに低い電圧とする。
【００５１】さらに、選択セルとアクティブソース領域
を共有する隣接したワードラインに印加される電圧を選
択ソースラインに印加される電圧より高くすることによ
って、増大型（enhancement type）ソース選択トランジ
スタのスレショルド電圧によるパス電圧（即ち、ソース
領域に伝達される電圧）の低減を防止し得る。好ましく
は、隣接したワードラインに“ソース消去電圧＋ソース
選択トランジスタのスレショルド電圧”より大きい７Ｖ
の電圧を印加する。
を共有する隣接したワードラインに印加される電圧を選
択ソースラインに印加される電圧より高くすることによ
って、増大型（enhancement type）ソース選択トランジ
スタのスレショルド電圧によるパス電圧（即ち、ソース
領域に伝達される電圧）の低減を防止し得る。好ましく
は、隣接したワードラインに“ソース消去電圧＋ソース
選択トランジスタのスレショルド電圧”より大きい７Ｖ
の電圧を印加する。
【００５２】尚、必要に応じてソース消去電圧を増加さ
せることができ、この場合選択セルのゲートに印加され
る負の電圧の絶対値を下げ得る。したがって、トンネル
酸化膜の厚さやセルの動作電圧が変化する場合、適切な
電圧を印加して動作マージンを確保し得る。
せることができ、この場合選択セルのゲートに印加され
る負の電圧の絶対値を下げ得る。したがって、トンネル
酸化膜の厚さやセルの動作電圧が変化する場合、適切な
電圧を印加して動作マージンを確保し得る。
【００５３】プログラム動作は、従来のフラッシュメモ
リセルの動作と同様である。即ち、ビットラインに５
Ｖ、選択ワードラインに１０Ｖを印加し、ソースライン
とバルク基板に０Ｖを印加すると、チャネル熱電子中の
一部がゲート電界によってトンネル酸化膜を通じてフロ
ーティングゲートに注入され、従ってセルのスレショル
ド電圧が６Ｖ以上に上がる。
リセルの動作と同様である。即ち、ビットラインに５
Ｖ、選択ワードラインに１０Ｖを印加し、ソースライン
とバルク基板に０Ｖを印加すると、チャネル熱電子中の
一部がゲート電界によってトンネル酸化膜を通じてフロ
ーティングゲートに注入され、従ってセルのスレショル
ド電圧が６Ｖ以上に上がる。
【００５４】読出動作時は、選択ワードラインに４〜５
Ｖの電圧を印加し、ビットラインに１Ｖを印加し、ソー
スラインとバルク基板とに０Ｖを印加することによっ
て、セルが消去された時にはセルのスレショルド電圧が
ワードライン電圧より低いのでセル電流が発生し、セル
がプログラムされた場合はセル電流が発生しないという
点を用いて、セルに貯蔵されたデータを区別する。
Ｖの電圧を印加し、ビットラインに１Ｖを印加し、ソー
スラインとバルク基板とに０Ｖを印加することによっ
て、セルが消去された時にはセルのスレショルド電圧が
ワードライン電圧より低いのでセル電流が発生し、セル
がプログラムされた場合はセル電流が発生しないという
点を用いて、セルに貯蔵されたデータを区別する。
【００５５】図８乃至図１４は、図６に示した本発明の
第１実施例による不揮発性メモリ装置の製造方法を説明
するための断面図である。
第１実施例による不揮発性メモリ装置の製造方法を説明
するための断面図である。
【００５６】図８は、ウェル１０１、１０２、フィール
ド酸化膜１０６及びトンネル酸化膜１０８を形成する段
階を示す。まず、ｐ形の半導体基板１００の表面に写真
及びイオン注入工程を用いてｎ形不純物を注入した後、
高温熱処理を通じて前記ｎ形不純物を望む深さまで拡散
させることによってｎ形ウェル１０１を形成する。次い
で、写真及びイオン注入工程を用いて前記ｎ形ウェル１
０１を除いた基板の表面及び前記ｎ形ウェル１０１内の
メモリセルアレイ領域にｐ形不純物を注入した後、これ
を高温熱処理によって拡散させることによってｐ形ウェ
ル１０２を形成する。通常、周辺回路領域のＮＭＯＳト
ランジスタが形成されるウェルをｐ形ウェル（図示せ
ず）と称し、前記ｎ形ウェル１０１内のメモリセルアレ
イ領域に形成されるウェルをポケットｐ形ウェル１０２
と称する。
ド酸化膜１０６及びトンネル酸化膜１０８を形成する段
階を示す。まず、ｐ形の半導体基板１００の表面に写真
及びイオン注入工程を用いてｎ形不純物を注入した後、
高温熱処理を通じて前記ｎ形不純物を望む深さまで拡散
させることによってｎ形ウェル１０１を形成する。次い
で、写真及びイオン注入工程を用いて前記ｎ形ウェル１
０１を除いた基板の表面及び前記ｎ形ウェル１０１内の
メモリセルアレイ領域にｐ形不純物を注入した後、これ
を高温熱処理によって拡散させることによってｐ形ウェ
ル１０２を形成する。通常、周辺回路領域のＮＭＯＳト
ランジスタが形成されるウェルをｐ形ウェル（図示せ
ず）と称し、前記ｎ形ウェル１０１内のメモリセルアレ
イ領域に形成されるウェルをポケットｐ形ウェル１０２
と称する。
【００５７】次いで、前述のようにウェルを形成した
後、通常のアイソレーション工程、例えば、ＬＯＣＯＳ
（Local Oxidation of Silicon）工程やバッファ−ポリ
シリコンＬＯＣＯＳ（polysilicon buffered LOCOS：Ｐ
ＢＬ）工程を通じて前記基板１００の上部に略４０００
〜５０００Å厚のフィールド酸化膜１０６を形成するこ
とによって、基板１００をアクティブ領域とフィールド
領域とに区分する。次に、前記アクティブ領域とフィー
ルド領域の境界部分に形成された余計な膜を取り除くた
めに犠牲酸化膜を形成した後、湿式食刻工程で前記犠牲
酸化膜を完全に取り除く。
後、通常のアイソレーション工程、例えば、ＬＯＣＯＳ
（Local Oxidation of Silicon）工程やバッファ−ポリ
シリコンＬＯＣＯＳ（polysilicon buffered LOCOS：Ｐ
ＢＬ）工程を通じて前記基板１００の上部に略４０００
〜５０００Å厚のフィールド酸化膜１０６を形成するこ
とによって、基板１００をアクティブ領域とフィールド
領域とに区分する。次に、前記アクティブ領域とフィー
ルド領域の境界部分に形成された余計な膜を取り除くた
めに犠牲酸化膜を形成した後、湿式食刻工程で前記犠牲
酸化膜を完全に取り除く。
【００５８】次いで、前記アクティブ領域の上部に薄い
酸化膜又は酸窒化膜を１００Å厚さで薄く成長させるこ
とによって、セルのゲート酸化膜、即ちトンネル酸化膜
１０８を形成する。この時、セルのスレショルド電圧を
調節するために前記フィールド酸化膜１０６を形成した
後、写真工程でセル領域を限定し、ｐ形不純物、例えば
ボロンやＢＦ2 を１. ５〜２. ５Ｅ１３イオン／ｃｍ2
のドーズ量と約５０ｋｅＶのエネルギでイオン注入する
段階をさらに行うことができる。
酸化膜又は酸窒化膜を１００Å厚さで薄く成長させるこ
とによって、セルのゲート酸化膜、即ちトンネル酸化膜
１０８を形成する。この時、セルのスレショルド電圧を
調節するために前記フィールド酸化膜１０６を形成した
後、写真工程でセル領域を限定し、ｐ形不純物、例えば
ボロンやＢＦ2 を１. ５〜２. ５Ｅ１３イオン／ｃｍ2
のドーズ量と約５０ｋｅＶのエネルギでイオン注入する
段階をさらに行うことができる。
【００５９】図９は、第１導電層１１０及び層間誘電膜
１１２を形成する段階を示す。前記のようにトンネル酸
化膜１０８を形成した後、結果物の上部に第１導電層１
１０として、例えばポリシリコン層を化学気相蒸着（ C
hemical Vapor Deposition：以下、ＣＶＤ）方法によっ
て１０００Å程度の厚さに蒸着し、燐（Ｐ）を多量に含
有したＰＯＣｌ3 をデポジット（ deposit）して前記第
１導電層１１０をｎ+形にドーピングさせる。次いで、
写真食刻工程を通じてセルアレイのフィールド酸化膜１
０６の上部の第１導電層１１０を乾式食刻で取り除くこ
とによって、ビットラインに沿って隣接したセル間のフ
ローティングゲートを互いに分離させる。即ち、前記フ
ローティングゲート用の第１導電層１１０は、図６に示
したように、セルのアクティブ領域とフィールド領域の
一部領域を覆い、前記フィールド酸化膜１０６の一部領
域から分離されてビットライン方向に伸長されるパター
ンで形成される。前記のように第１導電層１１０を食刻
するとき、ビットラインに平行な複数本のソースライン
のアクティブ領域とフィールド領域の一部領域でも前記
セルアレイと同様に第１導電層１１０が食刻され、周辺
回路領域ではフォトレジストパターン（図示せず）でマ
スキングして第１導電層１１０を残したり、前記領域の
第１導電層１１０を完全に取り除く。
１１２を形成する段階を示す。前記のようにトンネル酸
化膜１０８を形成した後、結果物の上部に第１導電層１
１０として、例えばポリシリコン層を化学気相蒸着（ C
hemical Vapor Deposition：以下、ＣＶＤ）方法によっ
て１０００Å程度の厚さに蒸着し、燐（Ｐ）を多量に含
有したＰＯＣｌ3 をデポジット（ deposit）して前記第
１導電層１１０をｎ+形にドーピングさせる。次いで、
写真食刻工程を通じてセルアレイのフィールド酸化膜１
０６の上部の第１導電層１１０を乾式食刻で取り除くこ
とによって、ビットラインに沿って隣接したセル間のフ
ローティングゲートを互いに分離させる。即ち、前記フ
ローティングゲート用の第１導電層１１０は、図６に示
したように、セルのアクティブ領域とフィールド領域の
一部領域を覆い、前記フィールド酸化膜１０６の一部領
域から分離されてビットライン方向に伸長されるパター
ンで形成される。前記のように第１導電層１１０を食刻
するとき、ビットラインに平行な複数本のソースライン
のアクティブ領域とフィールド領域の一部領域でも前記
セルアレイと同様に第１導電層１１０が食刻され、周辺
回路領域ではフォトレジストパターン（図示せず）でマ
スキングして第１導電層１１０を残したり、前記領域の
第１導電層１１０を完全に取り除く。
【００６０】次いで、前記結果物の上部に、フローティ
ングゲートとコントロールゲートを絶縁させるための層
間誘電膜１１２として、例えば、ＯＮＯ（ Oxide／Nitr
ide／Oxide ）膜を形成する。即ち、前記第１導電層１
１０を酸化させて約１００Å厚の第１酸化膜を成長させ
た後、その上に約１３０Å厚の窒化膜を蒸着し、前記窒
化膜を酸化させて約４０Å厚の第２酸化膜を成長させる
ことによって、その厚さが１３０〜１８０Å程度のＯＮ
Ｏ膜１１２を形成する。
ングゲートとコントロールゲートを絶縁させるための層
間誘電膜１１２として、例えば、ＯＮＯ（ Oxide／Nitr
ide／Oxide ）膜を形成する。即ち、前記第１導電層１
１０を酸化させて約１００Å厚の第１酸化膜を成長させ
た後、その上に約１３０Å厚の窒化膜を蒸着し、前記窒
化膜を酸化させて約４０Å厚の第２酸化膜を成長させる
ことによって、その厚さが１３０〜１８０Å程度のＯＮ
Ｏ膜１１２を形成する。
【００６１】図１０は、周辺回路領域の層間誘電膜１１
２及び第１導電層１１０を取り除く段階を示す。前述し
たように層間誘電膜１１２を形成した後、写真工程を通
じて周辺回路領域のみをオープンさせるようにフォトレ
ジストパターン１１３を形成する。次いで、露出された
周辺回路領域の層間誘電膜１１２及び第１導電層１１０
を乾式食刻工程で順次取り除く。そして、残っている絶
縁膜、即ちトンネル酸化膜１０８を基板１００が損傷さ
れないように湿式工程で取り除く。この時、周辺回路領
域の第１導電層１１０を前記図９の段階で既に取り除い
た場合は、前記層間誘電膜１１２を取り除く時、その下
部のトンネル酸化膜１０８も共に取り除く。さらに、前
記食刻工程を行った後、周辺回路トランジスタやセルア
レイのソース選択トランジスタのスレショルド電圧を調
節するためにｐ形不純物をイオン注入する段階をさらに
行うことができる。
２及び第１導電層１１０を取り除く段階を示す。前述し
たように層間誘電膜１１２を形成した後、写真工程を通
じて周辺回路領域のみをオープンさせるようにフォトレ
ジストパターン１１３を形成する。次いで、露出された
周辺回路領域の層間誘電膜１１２及び第１導電層１１０
を乾式食刻工程で順次取り除く。そして、残っている絶
縁膜、即ちトンネル酸化膜１０８を基板１００が損傷さ
れないように湿式工程で取り除く。この時、周辺回路領
域の第１導電層１１０を前記図９の段階で既に取り除い
た場合は、前記層間誘電膜１１２を取り除く時、その下
部のトンネル酸化膜１０８も共に取り除く。さらに、前
記食刻工程を行った後、周辺回路トランジスタやセルア
レイのソース選択トランジスタのスレショルド電圧を調
節するためにｐ形不純物をイオン注入する段階をさらに
行うことができる。
【００６２】図１１は、第１及び第２ゲート酸化膜１１
４、１１５、第２導電層１１６及び絶縁層１１８を形成
する段階を示す。前記のように周辺回路領域の層間誘電
膜１１２、第１導電層１１０及びトンネル酸化膜１０８
を取り除いた後、熱酸化工程を通じて露出されたアクテ
ィブ領域に酸化膜を成長させる。その結果、セルアレイ
のうち、ソース選択トランジスタが形成されるアクティ
ブ領域に第１ゲート酸化膜１１４が形成され、周辺回路
領域のアクティブ領域に第２ゲート酸化膜１１５が形成
される。ここで、ソース選択トランジスタの第１ゲート
酸化膜１１４は、セルのトンネル酸化膜１０８と同一
か、或いは厚く形成することが好ましい。これは、セル
のプログラム又は消去動作時、前記セルで発生するＦ−
Ｎトンネリングのような電子の出入りがソースライン領
域で発生するのを防止するためである。さらに、第２ゲ
ート酸化膜１１５の厚さは周辺回路トランジスタの駆動
能力によって決定する。即ち、動作電圧が５Ｖ以下の場
合は、１００〜１６０Å程度の厚さで第２ゲート酸化膜
１１５を形成し、動作電圧が１０Ｖ以上の場合は２００
〜４００Å程度の厚さで第２ゲート酸化膜１１５を形成
する。
４、１１５、第２導電層１１６及び絶縁層１１８を形成
する段階を示す。前記のように周辺回路領域の層間誘電
膜１１２、第１導電層１１０及びトンネル酸化膜１０８
を取り除いた後、熱酸化工程を通じて露出されたアクテ
ィブ領域に酸化膜を成長させる。その結果、セルアレイ
のうち、ソース選択トランジスタが形成されるアクティ
ブ領域に第１ゲート酸化膜１１４が形成され、周辺回路
領域のアクティブ領域に第２ゲート酸化膜１１５が形成
される。ここで、ソース選択トランジスタの第１ゲート
酸化膜１１４は、セルのトンネル酸化膜１０８と同一
か、或いは厚く形成することが好ましい。これは、セル
のプログラム又は消去動作時、前記セルで発生するＦ−
Ｎトンネリングのような電子の出入りがソースライン領
域で発生するのを防止するためである。さらに、第２ゲ
ート酸化膜１１５の厚さは周辺回路トランジスタの駆動
能力によって決定する。即ち、動作電圧が５Ｖ以下の場
合は、１００〜１６０Å程度の厚さで第２ゲート酸化膜
１１５を形成し、動作電圧が１０Ｖ以上の場合は２００
〜４００Å程度の厚さで第２ゲート酸化膜１１５を形成
する。
【００６３】次いで、前記第１及び第２ゲート酸化膜１
１４、１１５が形成された結果物の上部にコントロール
ゲートとして用いられる第２導電層１１６として、例え
ばｎ+ 形でドーピングされたポリシリコン層とタングス
テンシリサイド（WSix）、チタンシリサイド（TiSix
）、タンタルシリサイド（TaSix ）のような金属シリ
サイド層を順に積層してポリサイド層を形成する。好ま
しくは、前記ポリシリコン層と金属シリサイド層はＣＶ
Ｄ方法によって各々１０００Å及び１５００Åの厚さで
形成する。次に、前記第２導電層１１６の上部に酸化
膜、窒化膜又は前記膜の複合膜を２０００〜４０００Å
程度の厚さで蒸着して絶縁層１１８を形成する。
１４、１１５が形成された結果物の上部にコントロール
ゲートとして用いられる第２導電層１１６として、例え
ばｎ+ 形でドーピングされたポリシリコン層とタングス
テンシリサイド（WSix）、チタンシリサイド（TiSix
）、タンタルシリサイド（TaSix ）のような金属シリ
サイド層を順に積層してポリサイド層を形成する。好ま
しくは、前記ポリシリコン層と金属シリサイド層はＣＶ
Ｄ方法によって各々１０００Å及び１５００Åの厚さで
形成する。次に、前記第２導電層１１６の上部に酸化
膜、窒化膜又は前記膜の複合膜を２０００〜４０００Å
程度の厚さで蒸着して絶縁層１１８を形成する。
【００６４】図１２は、周辺回路領域のゲートパターン
１１６ａを形成する段階を示す。前記のように絶縁層１
１８を形成した後、写真工程を通じてメモリセルアレイ
のワードラインパターン及び周辺回路領域のゲートパタ
ーンを形成するためのフォトレジストパターン１１９を
形成する。次いで、前記フォトレジストパターン１１９
を食刻マスクとして用いて露出された絶縁層１１８及び
第２導電層１１６を食刻する。この時、前記フォトレジ
ストパターン１１９が高いためパターンが密集した領域
に食刻ガスが均一に供給されない問題を解決するため
に、露出された絶縁層１１８を食刻した後、前記フォト
レジストパターン１１９を取り除き、前記フォトレジス
トパターン１１９より薄い絶縁層１１８を食刻マスクと
して用いて露出された第２導電層１１６を食刻しても良
い。この工程により、周辺回路領域に第２導電層よりな
る単層ゲート１１６ａが形成される。
１１６ａを形成する段階を示す。前記のように絶縁層１
１８を形成した後、写真工程を通じてメモリセルアレイ
のワードラインパターン及び周辺回路領域のゲートパタ
ーンを形成するためのフォトレジストパターン１１９を
形成する。次いで、前記フォトレジストパターン１１９
を食刻マスクとして用いて露出された絶縁層１１８及び
第２導電層１１６を食刻する。この時、前記フォトレジ
ストパターン１１９が高いためパターンが密集した領域
に食刻ガスが均一に供給されない問題を解決するため
に、露出された絶縁層１１８を食刻した後、前記フォト
レジストパターン１１９を取り除き、前記フォトレジス
トパターン１１９より薄い絶縁層１１８を食刻マスクと
して用いて露出された第２導電層１１６を食刻しても良
い。この工程により、周辺回路領域に第２導電層よりな
る単層ゲート１１６ａが形成される。
【００６５】図１３は、セルのスタック型ゲート及びソ
ース選択トランジスタの単層ゲート１１６ｂを形成する
段階を示す。前述のように周辺回路領域の単層ゲート１
１６ａを形成した後、写真工程を通じて周辺回路領域及
びセルアレイ内のソースラインアクティブ領域をマスキ
ングするようにフォトレジストパターン１２０を形成す
る。次いで、セルアレイ内の露出された絶縁層１１８を
食刻マスクとして用いて第２導電層１１６、層間誘電膜
１１２及び第１導電層１１０を連続的に取り除くことに
よって、フローティングゲート１１０とコントロールゲ
ート１１６ｃが積層されたセルのスタック型ゲートを形
成する。これと同時に、セルアレイ内のソースラインア
クティブ領域、即ちソース選択トランジスタ領域には第
２導電層よりなる単層ゲート１１６ｂが形成される。
ース選択トランジスタの単層ゲート１１６ｂを形成する
段階を示す。前述のように周辺回路領域の単層ゲート１
１６ａを形成した後、写真工程を通じて周辺回路領域及
びセルアレイ内のソースラインアクティブ領域をマスキ
ングするようにフォトレジストパターン１２０を形成す
る。次いで、セルアレイ内の露出された絶縁層１１８を
食刻マスクとして用いて第２導電層１１６、層間誘電膜
１１２及び第１導電層１１０を連続的に取り除くことに
よって、フローティングゲート１１０とコントロールゲ
ート１１６ｃが積層されたセルのスタック型ゲートを形
成する。これと同時に、セルアレイ内のソースラインア
クティブ領域、即ちソース選択トランジスタ領域には第
２導電層よりなる単層ゲート１１６ｂが形成される。
【００６６】図１４は、第１及び第２ソース／ドレイン
領域１２２、１２４、平坦化層１２６及び金属層１３０
を形成する段階を示す。前述したように、セルのスタッ
ク型ゲート１１０、１１６ｃ及びソース選択トランジス
タのゲート１１６ｂを形成した後、ｎ形不純物のイオン
注入工程を通じてセルアレイの第１ソース／ドレイン領
域１２２を通常の単一接合構造や二重拡散接合（Double
Diffused junction：ＤＤ）構造で形成する。又は、前
記第１ソース／ドレイン領域１２２中の一つの領域のみ
をＤＤ構造で形成しても良い。
領域１２２、１２４、平坦化層１２６及び金属層１３０
を形成する段階を示す。前述したように、セルのスタッ
ク型ゲート１１０、１１６ｃ及びソース選択トランジス
タのゲート１１６ｂを形成した後、ｎ形不純物のイオン
注入工程を通じてセルアレイの第１ソース／ドレイン領
域１２２を通常の単一接合構造や二重拡散接合（Double
Diffused junction：ＤＤ）構造で形成する。又は、前
記第１ソース／ドレイン領域１２２中の一つの領域のみ
をＤＤ構造で形成しても良い。
【００６７】好ましくは、前述したイオン注入工程時、
セルアレイ内のソースラインアクティブ領域をフォトレ
ジストパターン（図示せず）でマスキングする。その結
果、ソースラインアクティブ領域には既に形成されてい
る周辺回路領域の構造物パターンによってソース選択ト
ランジスタの露出されたソース／ドレイン領域に前記セ
ルと異なる形態の接合構造、例えばＬＤＤ（Lightly Do
ped Drain ）構造を形成し得る。かつ、前記ソース選択
トランジスタのソース／ドレイン領域を形成するための
不純物イオン注入を、周辺回路トランジスタの第２ソー
ス／ドレイン領域１２４を形成するための不純物イオン
注入と同時に行っても良い。
セルアレイ内のソースラインアクティブ領域をフォトレ
ジストパターン（図示せず）でマスキングする。その結
果、ソースラインアクティブ領域には既に形成されてい
る周辺回路領域の構造物パターンによってソース選択ト
ランジスタの露出されたソース／ドレイン領域に前記セ
ルと異なる形態の接合構造、例えばＬＤＤ（Lightly Do
ped Drain ）構造を形成し得る。かつ、前記ソース選択
トランジスタのソース／ドレイン領域を形成するための
不純物イオン注入を、周辺回路トランジスタの第２ソー
ス／ドレイン領域１２４を形成するための不純物イオン
注入と同時に行っても良い。
【００６８】次いで、前記のように第１及び第２ソース
／ドレイン領域１２２、１２４を形成した後、結果物の
上部に高温酸化膜（ＨＴＯ：High Temperature Oxidati
on）（図示せず）を約１０００Åの厚さで蒸着し、その
上にＢＰＳＧ（Borophosphorsilicate Glass）膜を約５
０００Åの厚さで蒸着し９００℃でリフロー工程を施し
て前記ＢＰＳＧ膜の表面を平坦化することによって平坦
化層１２６を形成する。次に、写真食刻工程を通じてセ
ルのドレイン領域の上部に積層されている物質層を湿式
食刻及び乾式食刻工程を通じて取り除いてビットライン
コンタクト１２８を形成する。この時、図示していない
が、バイトごとに一つずつソース選択トランジスタのソ
ース領域の上部に積層されている物質層も共に食刻され
てソースラインコンタクトが形成される。ここで、前記
コンタクトを形成する時、湿式食刻を用いる理由は、コ
ンタクトの縦横比を減少させてコンタクトプロファイル
を改善させるためである。
／ドレイン領域１２２、１２４を形成した後、結果物の
上部に高温酸化膜（ＨＴＯ：High Temperature Oxidati
on）（図示せず）を約１０００Åの厚さで蒸着し、その
上にＢＰＳＧ（Borophosphorsilicate Glass）膜を約５
０００Åの厚さで蒸着し９００℃でリフロー工程を施し
て前記ＢＰＳＧ膜の表面を平坦化することによって平坦
化層１２６を形成する。次に、写真食刻工程を通じてセ
ルのドレイン領域の上部に積層されている物質層を湿式
食刻及び乾式食刻工程を通じて取り除いてビットライン
コンタクト１２８を形成する。この時、図示していない
が、バイトごとに一つずつソース選択トランジスタのソ
ース領域の上部に積層されている物質層も共に食刻され
てソースラインコンタクトが形成される。ここで、前記
コンタクトを形成する時、湿式食刻を用いる理由は、コ
ンタクトの縦横比を減少させてコンタクトプロファイル
を改善させるためである。
【００６９】次いで、前記コンタクトの形成された結果
物の上部に金属層１３０として、例えばシリサイド層、
ポリサイド層、又はアルミニウム層を蒸着し、これを写
真食刻工程を通じてパタニングする。その結果、ビット
ラインコンタクト１２８を通じてセルのドレイン領域に
電気的に連結されるビットラインが形成され、ソースラ
インコンタクトを通じてセルのアクティブソース領域に
連結されるソースラインが形成される。
物の上部に金属層１３０として、例えばシリサイド層、
ポリサイド層、又はアルミニウム層を蒸着し、これを写
真食刻工程を通じてパタニングする。その結果、ビット
ラインコンタクト１２８を通じてセルのドレイン領域に
電気的に連結されるビットラインが形成され、ソースラ
インコンタクトを通じてセルのアクティブソース領域に
連結されるソースラインが形成される。
【００７０】次いで、多層配線を必要とする場合、金属
コンタクト及び金属層の形成工程を追加した後、結果物
の上部に保護層（passivation layer ）（図示せず）を
形成することによって本発明の不揮発性メモリ装置を完
成する。
コンタクト及び金属層の形成工程を追加した後、結果物
の上部に保護層（passivation layer ）（図示せず）を
形成することによって本発明の不揮発性メモリ装置を完
成する。
【００７１】図１５は、本発明の第２実施例による不揮
発性メモリ装置において、メモリセルアレイの一部を示
すレイアウト図であり、図１６は、図１５に示したメモ
リセルアレイの等価回路図である。
発性メモリ装置において、メモリセルアレイの一部を示
すレイアウト図であり、図１６は、図１５に示したメモ
リセルアレイの等価回路図である。
【００７２】図１５及び図１６を参照すれば、本発明の
第２実施例によるメモリセルアレイでは上述した第１実
施例のメモリセルアレイ（図６参照）とは違って、アク
ティブソース領域１０５とソースラインＳ／Ｌがソース
選択トランジスタ無しにソースラインコンタクト１２９
によって直接に連結される。さらに、一つのビットライ
ンコンタクト１２８を共有する二つのセルが相異なるア
クティブソース領域１０５と相異なるソースラインコン
タクト１２９を通じて同一のソースラインＳ／Ｌに連結
される。
第２実施例によるメモリセルアレイでは上述した第１実
施例のメモリセルアレイ（図６参照）とは違って、アク
ティブソース領域１０５とソースラインＳ／Ｌがソース
選択トランジスタ無しにソースラインコンタクト１２９
によって直接に連結される。さらに、一つのビットライ
ンコンタクト１２８を共有する二つのセルが相異なるア
クティブソース領域１０５と相異なるソースラインコン
タクト１２９を通じて同一のソースラインＳ／Ｌに連結
される。
【００７３】上述した構造を有する本発明の第２実施例
によるメモリセルアレイにおいて、セルのプログラム動
作及び読出動作は、本発明の第１実施例による動作と同
一であり、消去動作は次のようである。
によるメモリセルアレイにおいて、セルのプログラム動
作及び読出動作は、本発明の第１実施例による動作と同
一であり、消去動作は次のようである。
【００７４】消去動作時、選択ソースラインに略１２Ｖ
の消去電圧を印加し、選択ワードラインに０Ｖを印加
し、選択ビットラインをフローティングさせると、選択
されたバイト内にあるセルのフローティングゲート内に
貯蔵されている電子がソース領域に消去される。このと
き、選択ビットラインの非選択ワードラインセルを安定
的に維持するために非選択ワードラインに約５Ｖの外乱
（disturb ）防止電圧を印加したり、前記非選択ワード
ラインをフローティングさせる。
の消去電圧を印加し、選択ワードラインに０Ｖを印加
し、選択ビットラインをフローティングさせると、選択
されたバイト内にあるセルのフローティングゲート内に
貯蔵されている電子がソース領域に消去される。このと
き、選択ビットラインの非選択ワードラインセルを安定
的に維持するために非選択ワードラインに約５Ｖの外乱
（disturb ）防止電圧を印加したり、前記非選択ワード
ラインをフローティングさせる。
【００７５】さらに、消去動作時、選択ワードラインに
−５Ｖを印加し、選択ソースラインに７Ｖを印加し、選
択ビットラインをフローティングさせることによって、
ワードラインとソースラインとの電圧差によって消去動
作を行い得る。この時、選択ソースラインに連結された
非選択ワードラインをフローティングさせたり、５Ｖの
外乱防止電圧を印加してソースラインバイアスによるト
ンネリング外乱を防止する。ここで、前記外乱防止電圧
は５ＶからＶｃｃ電圧に下げることができ、好ましく
は、トンネル酸化膜の厚さやセル動作電圧に基づいて調
整する。
−５Ｖを印加し、選択ソースラインに７Ｖを印加し、選
択ビットラインをフローティングさせることによって、
ワードラインとソースラインとの電圧差によって消去動
作を行い得る。この時、選択ソースラインに連結された
非選択ワードラインをフローティングさせたり、５Ｖの
外乱防止電圧を印加してソースラインバイアスによるト
ンネリング外乱を防止する。ここで、前記外乱防止電圧
は５ＶからＶｃｃ電圧に下げることができ、好ましく
は、トンネル酸化膜の厚さやセル動作電圧に基づいて調
整する。
【００７６】上述したように、本発明の不揮発性メモリ
装置によれば、ビットラインに平行なソースラインが毎
バイトごとに形成されることによって、前記ソースライ
ンはプログラム動作時にセルを通じて発生する多量の電
流をグラウンドノードに放出させ、且つバイト消去のた
めのバイト選択ラインとして機能し得る。さらに、前記
ソースラインに連結されるアクティブソース領域もバイ
ト単位に分離され、アクティブソース領域は、ソース選
択トランジスタとソースラインコンタクトとを通じてソ
ースラインに連結されたり、ソース選択トランジスタ無
しにソースラインコンタクトのみを通じて直接連結され
る。
装置によれば、ビットラインに平行なソースラインが毎
バイトごとに形成されることによって、前記ソースライ
ンはプログラム動作時にセルを通じて発生する多量の電
流をグラウンドノードに放出させ、且つバイト消去のた
めのバイト選択ラインとして機能し得る。さらに、前記
ソースラインに連結されるアクティブソース領域もバイ
ト単位に分離され、アクティブソース領域は、ソース選
択トランジスタとソースラインコンタクトとを通じてソ
ースラインに連結されたり、ソース選択トランジスタ無
しにソースラインコンタクトのみを通じて直接連結され
る。
【００７７】本発明は、好ましい実施例に上げて具体的
に説明したが、当業者なら特許請求の範囲に記載された
本発明の思想及び領域を外れない範囲内で本発明の多様
な修正及び変更が可能であるということが理解できるで
あろう。
に説明したが、当業者なら特許請求の範囲に記載された
本発明の思想及び領域を外れない範囲内で本発明の多様
な修正及び変更が可能であるということが理解できるで
あろう。
【００７８】
【発明の効果】以上から述べてきたように、本発明の不
揮発性メモリ装置は、高集積度を具現するとともに、バ
イト消去を行い得るため、少ないビットのデータを再書
込みする時、その時間を縮め得る。
揮発性メモリ装置は、高集積度を具現するとともに、バ
イト消去を行い得るため、少ないビットのデータを再書
込みする時、その時間を縮め得る。
【図１】 従来のＮＯＲ形フラッシュメモリ装置におい
て、メモリセルアレイの一部を示すレイアウト図であ
る。
て、メモリセルアレイの一部を示すレイアウト図であ
る。
【図２】 図１に示したセルアレイの等価回路図であ
る。
る。
【図３】 図１のセルアレイにおいて、単位セルの垂直
構造を示す断面図である。
構造を示す断面図である。
【図４】 従来のＥＥＰＲＯＭ装置において、メモリセ
ルアレイの一部を示す等価回路図である。
ルアレイの一部を示す等価回路図である。
【図５】 図４のセルアレイにおいて、単位セルの垂直
構造を示す断面図である。
構造を示す断面図である。
【図６】 本発明の第１実施例による不揮発性メモリ装
置において、メモリセルアレイの一部を示すレイアウト
図である。
置において、メモリセルアレイの一部を示すレイアウト
図である。
【図７】 図６に示したセルアレイの等価回路図であ
る。
る。
【図８】 図６に示した不揮発性メモリ装置の製造方法
を順次に示す断面図である。
を順次に示す断面図である。
【図９】 図６に示した不揮発性メモリ装置の製造方法
を順次に示す断面図である。
を順次に示す断面図である。
【図１０】 図６に示した不揮発性メモリ装置の製造方
法を順次に示す断面図である。
法を順次に示す断面図である。
【図１１】 図６に示した不揮発性メモリ装置の製造方
法を順次に示す断面図である。
法を順次に示す断面図である。
【図１２】 図６に示した不揮発性メモリ装置の製造方
法を順次に示す断面図である。
法を順次に示す断面図である。
【図１３】 図６に示した不揮発性メモリ装置の製造方
法を順次に示す断面図である。
法を順次に示す断面図である。
【図１４】 図６に示した不揮発性メモリ装置の製造方
法を順次に示す断面図である。
法を順次に示す断面図である。
【図１５】 本発明の第２実施例による不揮発性メモリ
装置において、メモリセルアレイの一部を示すレイアウ
ト図である。
装置において、メモリセルアレイの一部を示すレイアウ
ト図である。
【図１６】 図１５に示したセルアレイの等価回路図で
ある。
ある。
１０…基板 １１，１０５…アクティブソース領域 １４…トンネル酸化膜 １６，５４，１１０…フローティングゲート １８，５６，１１２…層間誘電膜 ２０，５８，１１６ｃ…コントロールゲート ２４ａ…ソース領域 ２４ｂ…ドレイン領域 ２８，１２８…ビットラインコンタクト ２９，１２９…ソースラインコンタクト ５０，１００…半導体基板 ５２，１０８…トンネル酸化膜 ５３…ゲート酸化膜 ６０…ゲート ６２ａ，６２ｂ…ソース／ドレイン領域 １０１，１０２…ウェル １０６…フィールド酸化膜 １１０…第１導電層 １１３，１１９，１２０…フォトレジストパターン １１４…第１ゲート酸化膜 １１５…第２ゲート酸化膜 １１６…第２導電層 １１６ａ，１１６ｂ…単層ゲート １１８…絶縁層 １２２…第１ソース／ドレイン領域 １２４…第２ソース／ドレイン領域 １２６…平坦化層 １３０…金属層
Claims (15)
- 【請求項１】 一定の間隔で平行に配列された複数本の
ビットラインと前記ビットラインに垂直に一定の間隔で
配列された複数本のワードラインとが直交する領域に、
フローティングゲートとコントロールゲートとが積層さ
れたスタック型ゲート構造で形成された複数個のセル
と、 前記ビットラインに平行に配列されるとともに、バイト
単位のビットラインごとに位置する複数本のソースライ
ンと、 前記ソースラインとワードラインとの交差領域に形成さ
れたソース選択トランジスタと、を備え、 二つのセルは、一つのビットラインコンタクトによって
ビットラインに連結され、相異なるビットラインコンタ
クトで同一のビットラインに連結される対称した二つの
セルは一つのアクティブソース領域を共有し、前記アク
ティブソース領域はワードラインに平行に位置するとと
もにソース選択トランジスタとソースラインコンタクト
を通じて前記ソースラインに連結され、前記ソースライ
ンは他のソースラインと電気的に分離されることを特徴
とする不揮発性メモリ装置。 - 【請求項２】 前記アクティブソース領域は、バイト単
位で連結されて隣接したバイトのアクティブソース領域
と分離されることを特徴とする請求項１記載の不揮発性
メモリ装置。 - 【請求項３】 一つのビットラインコンタクトを共有す
る二つのセルは、相異なるアクティブソース領域、相異
なるソース選択トランジスタ、及び同一のソースライン
コンタクトを通じて同一のソースラインに連結されるこ
とを特徴とする請求項１記載の不揮発性メモリ装置。 - 【請求項４】 前記ソース選択トランジスタは、単層ゲ
ートのＭＯＳトランジスタであることを特徴とする請求
項１記載の不揮発性メモリ装置。 - 【請求項５】 前記ソース選択トランジスタのゲート絶
縁膜は、前記セルのゲート絶縁膜より厚く形成されるこ
とを特徴とする請求項１記載の不揮発性メモリ装置。 - 【請求項６】 一定の間隔で平行に配列された複数本の
ビットラインと前記ビットラインに垂直に一定の間隔で
配列された複数本のワードラインとが直交する領域にフ
ローティングゲートとコントロールゲートが積層された
スタック型ゲート構造で形成された複数個のセルと、 前記ビットラインに平行に配列されるとともにバイト単
位のビットラインごとに位置する複数本のソースライン
と、を備え、 二つのセルは一つのビットラインコンタクトによってビ
ットラインに連結され、相異なるビットラインコンタク
トで同一のビットラインに連結される対称した二つのセ
ルは一つのアクティブソース領域を共有し、前記アクテ
ィブソース領域はワードラインに平行に配列されるとと
もに、ソースラインコンタクトを通じて前記ソースライ
ンに連結され、前記ソースラインは他のソースラインと
電気的に分離されることを特徴とする不揮発性メモリ装
置。 - 【請求項７】 前記アクティブソース領域は、バイト単
位に連結されて隣接したバイトのアクティブソース領域
と分離されることを特徴とする請求項６記載の不揮発性
メモリ装置。 - 【請求項８】 一つのビットラインコンタクトを共有す
る二つのセルは、相異なるアクティブソース領域と相異
なるソースラインコンタクトを通じて同一のソースライ
ンに連結されることを特徴とする請求項６記載の不揮発
性メモリ装置。 - 【請求項９】 一定の間隔で平行に配列された複数本の
ビットラインと前記ビットラインに垂直に一定の間隔で
配列された複数本のワードラインとが直交する領域にフ
ローティングゲートとコントロールゲートが積層された
スタック型ゲート構造で形成された複数個のセルと、前
記ビットラインに平行に配列されるとともにバイト単位
のビットラインごとに位置する複数本のソースライン
と、前記ソースラインとワードラインとの交差領域に形
成されたソース選択トランジスタと、を備え、二つのセ
ルは一つのビットラインコンタクトによってビットライ
ンに連結され、相異なるビットラインコンタクトで同一
のビットラインに連結される対称した二つのセルは一つ
のアクティブソース領域を共有し、前記アクティブソー
ス領域はワードラインに平行に配列されるとともにソー
ス選択トランジスタとソースラインコンタクトを通じて
前記ソースラインに連結され、前記ソースラインは他の
ソースラインと電気的に分離される不揮発性メモリ装置
の動作方法において、 前記セルの消去動作時、選択セルのワードラインに負の
電圧を印加し、選択ビットラインをフローティングさ
せ、選択セルとアクティブソース領域を共有する隣接し
たワードラインに正の第１電圧を印加し、選択ソースラ
インに正の第２電圧を印加することによって選択セルの
フローティングゲート内に貯蔵された電子を消去するこ
とを特徴とする不揮発性メモリ装置の動作方法。 - 【請求項１０】 前記第１電圧は、前記第２電圧と同一
か、又は大きいことを特徴とする請求項９記載の不揮発
性メモリ装置の動作方法。 - 【請求項１１】 一定の間隔で平行に配列された複数本
のビットラインと前記ビットラインに垂直に一定の間隔
で配列された複数本のワードラインとが直交する領域に
フローティングゲートとコントロールゲートが積層され
たスタック型ゲート構造で形成された複数個のセルと、
前記ビットラインに平行に配列されるとともに、バイト
単位のビットラインごとに位置する複数本のソースライ
ンと、を備え、二つのセルは一つのビットラインコンタ
クトによってビットラインに連結され、相異なるビット
ラインコンタクトで同一のビットラインに連結される対
称した二つのセルは一つのアクティブソース領域を共有
し、前記アクティブソース領域はワードラインに平行に
配列されるとともにソースラインコンタクトを通じて前
記ソースラインに連結され、前記ソースラインは他のソ
ースラインと電気的に分離されることを特徴とする不揮
発性メモリ装置の動作方法において、 前記セルの消去動作時、選択セルのワードラインに第１
電圧を印加し、選択ビットラインをフローティングさ
せ、選択ソースラインに正の第２電圧を印加することに
よって、選択セルのフローティングゲート内に貯蔵され
た電子を消去することを特徴とする不揮発性メモリ装置
の動作方法。 - 【請求項１２】 前記第１電圧は０Ｖであることを特徴
とする請求項１１記載の不揮発性メモリ装置の動作方
法。 - 【請求項１３】 前記第１電圧は負の電圧であることを
特徴とする請求項１１記載の不揮発性メモリ装置の動作
方法。 - 【請求項１４】 前記セルの消去動作時、非選択セルの
ワードラインをフローティングさせることを特徴とする
請求項１１記載の不揮発性メモリ装置の動作方法。 - 【請求項１５】 前記セルの消去動作時、非選択セルの
ワードラインに前記第２電圧より低い正の第３電圧を印
加することを特徴とする請求項１１記載の不揮発性メモ
リ装置の動作方法。
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-
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