JP6410004B1 - トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ - Google Patents

トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリ Download PDF

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Abstract

ＴＭＲ素子は、ビア配線部の上面上に設けられた下地層と、下地層の表面上に設けられた磁気トンネル接合部と、ビア配線部及び下地層の側面と覆う層間絶縁層と、を備え、下地層は、応力緩和部を有し、磁気トンネル接合部は、磁化方向が固定された参照層と、磁化自由層と、参照層と磁化自由層との間に設けられたトンネルバリア層とを有し、層間絶縁層は、絶縁材料を含む。

Description

本発明は、トンネル磁気抵抗効果素子、磁気メモリ、及び内蔵型メモリに関する。
磁化固定層としての参照層、非磁性スペーサ層、及び磁化自由層をこの順に積層させた構成（磁気トンネル接合部）を有する巨大磁気抵抗効果（ＧＭＲ）素子、及びトンネル磁気抵抗効果（ＴＭＲ）素子等の磁気抵抗効果素子が知られている。これらのうち、非磁性スペーサ層として絶縁層（トンネルバリア層）を用いたＴＭＲ素子は、非磁性スペーサ層として導電層を用いたＧＭＲ素子と比較して、一般的に素子抵抗が高いものの、高い磁気抵抗（ＭＲ）比を実現できる。そのため、ＴＭＲ素子は、磁気センサ、磁気ヘッド、及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等に利用される素子として注目されている（例えば、下記特許文献１及び２）。
ＴＭＲ素子の磁化自由層の磁化方向を反転させる方法として、磁化自由層にスピン偏極電流を流し、電子スピンから磁化自由層にスピントランスファートルク（spin transfer torque, ＳＴＴ）を作用させる「スピン注入磁化反転」と呼ばれる技術が知られている。例えばＭＲＡＭにこの技術を適用することによって、磁化自由層の磁化方向を反転させるための磁界発生用の配線が不要になる等の理由により、メモリセルを小さくでき、高集積化が可能となる。一般的に、ＳＴＴによる磁化反転技術を用いたＭＲＡＭのことは“ＳＴＴ−ＭＲＡＭ”と呼ばれている。
ＴＭＲ素子においては、磁気トンネル接合部の平坦性が重要であり、例えば、磁気トンネル接合部に含まれるトンネルバリア層の平坦性が向上するに従って、スピン偏極電流がトンネルバリア層内を流れる距離が低減する。この距離の低減によって、ＴＭＲ素子では、スピン偏極電流におけるスピン偏極度の減少が抑制される。また、トンネルバリア層の平坦性が向上するに従って、トンネルバリア層に対して電圧が均一に印加され易くなるので、トンネルバリア層の面内方向に発生する電流が抑制されて高いＭＲ比が得られる。トンネルバリア層の平坦性が向上したＴＭＲ素子では、さらに、トンネルバリア層に対する局所的な電圧の印加が低減するので、トンネルバリア層を破壊するブレークダウンの発生が抑制される。
特許第５５８６０２８号公報 特許第５９８８０１９号公報
ＴＭＲ素子は、ビア配線部の上面上に下地層を有し、当該下地層の表面上にトンネルバリア層を含む磁気トンネル接合部を有することができる。ビア配線部の上面が、例えば、窪んだ領域及び／又は突起した領域を有するときは、ビア配線部の上面上に設けられた下地層は、ビア配線部の上面上の窪み及び／又は突起によって生じた応力によって、平坦性が低減した表面を有することがある。平坦性が低減した下地層の表面上に磁気トンネル接合部が設けられるとき、磁気トンネル接合部に含まれるトンネルバリア層は、平坦性が低減した下地層の表面を反映して、その平坦性が低減することがある。トンネルバリア層の平坦性を向上させるためには、下地層の表面の平坦性を向上させる必要がある。
本発明は上述の課題に鑑みてなされたものであり、トンネルバリア層の平坦性が向上したＴＭＲ素子を提供することを目的とする。また、このＴＭＲ素子を備える磁気メモリ、及び当該磁気メモリを備える内蔵型メモリを提供することを目的とする。
上述の課題を解決するため、本発明の一態様に係るトンネル磁気抵抗効果素子（ＴＭＲ素子）は、ビア配線部の上面上に設けられた下地層と、下地層の表面上に設けられた磁気トンネル接合部と、ビア配線部及び下地層の側面と覆う層間絶縁層と、を備え、下地層は、応力緩和部を有し、磁気トンネル接合部は、磁化方向が固定された参照層と、磁化自由層と、参照層と磁化自由層との間に設けられたトンネルバリア層とを有し、層間絶縁層は、絶縁材料を含む。
本発明の一態様に係るＴＭＲ素子によれば、ビア配線部の上面上に設けられた下地層は、応力緩和部を有し、この応力緩和部によって、ビア配線部の上面上に窪み及び／又は突起があるときでも、その窪み及び／又は突起によって下地層内に生じた応力が緩和される。下地層内において生じた応力が緩和されるので、下地層の表面の平坦性が向上する。磁気トンネル接合部は、下地層の表面上に設けられるので、磁気トンネル接合部に含まれるトンネルバリア層の平坦性が向上する。平坦性が向上したトンネルバリア層では、電圧が均一に印加されるので、面内方向に発生する電流が抑制されて高いＭＲ比が得られる。また、トンネルバリア層に対する局所的な電圧の印加が低減するので、ブレークダウンの発生が抑制されてトンネルバリア層の耐久性が向上する。
さらに、本発明の一態様に係るＴＭＲ素子において、応力緩和部は、複数の亀裂を含むことができる。これにより、応力緩和部は、下地層内に生じた応力を緩和し、その結果、磁気トンネル接合部内に生じた歪みが緩和される。ＴＭＲ素子は、高いＭＲ比及び高い耐久性を実現することができる。
さらに、本発明の一態様に係るＴＭＲ素子において、下地層は、ビア配線部の上面の周辺領域上において、ビア配線部の上面の中央領域上より大きな厚さを有し、下地層は、ビア配線部の上面の周辺領域上において、応力緩和部を有することができる。これにより、下地層では、中央領域に比べて厚さが大きい周辺領域上において、亀裂といった応力緩和部が設けられて、下地層内に生じた応力が緩和される。
さらに、本発明の一態様に係るＴＭＲ素子において、下地層の幅をＷＵとし、ビア配線部の上面の周辺領域上における下地層の厚さをＴＥとすると、下地層は、式（１）を満たす幅ＷＵを有することができる。
ＷＵ＞１６．４×ＴＥ …（１）
これにより、下地層は、当該下地層の面内方向において、ビア配線部の上面の周辺領域上における下地層の厚さＴＥの１６．４倍より大きな幅ＷＵを有することができる。この大きな幅ＷＵを有するとき、周辺領域上の下地層内において亀裂といった応力緩和部が設けられて、下地層内に生じた応力が緩和される。
さらに、本発明の一態様に係るＴＭＲ素子において、下地層は、トンネルバリア層の幅より大きい幅を有することができる。これにより、周辺領域上の下地層内において亀裂といった応力緩和部が設けられて、下地層内に生じた応力が緩和される。
さらに、本発明の一態様に係るＴＭＲ素子において、トンネルバリア層の下面は、ビア配線部の上面の中央領域上と、ビア配線部の上面の周辺領域上とにおいて、２ｎｍ以下の当該下面の高さの差を有することができる。これにより、ＴＭＲ素子の磁気抵抗比、及び耐久性が向上する。
さらに、本発明の一態様に係るＴＭＲ素子において、応力緩和部は、下地層の裏面から下地層の表面に向かって延在することができる。これにより、亀裂といった応力緩和部が下地層の裏面から下地層の表面に向かって延在して、下地層の表面の平坦性が向上する。
さらに、本発明の一態様に係るＴＭＲ素子において、応力緩和部の上端は、下地層の裏面と下地層の表面との間に位置することができる。これにより、亀裂といった応力緩和部が下地層の表面に達しないので、下地層の表面は、平坦な面となる。
さらに、本発明の一態様に係るＴＭＲ素子において、下地層は、Ｎｂ−Ｎ、Ｔａ−Ｎ、Ｔｉ−Ｎ、Ｖ−Ｎ、及びＺｒ−Ｎからなる群より選択される少なくとも一つの窒化物を含むことができる。これにより、下地層が窒化物を含み、下地層の表面の平坦性が向上する。
さらに、本発明の一態様に係るＴＭＲ素子において、下地層は、ＮａＲｈ２Ｏ４、ＮａＶ２Ｏ４、ＲｕＯ２、ＳｒＲｕＯ２、ＲｅＯ３、及びＩｒＯ２からなる群より選択される少なくとも一つの酸化物を含むことができる。これにより、下地層が酸化物を含み、下地層の表面の平坦性が向上する。
さらに、本発明の一態様に係るＴＭＲ素子は、下地層は、Ｎｂ−Ｎ、Ｔａ−Ｎ、Ｔｉ−Ｎ、Ｖ−Ｎ、及びＺｒ−Ｎからなる群より選択される少なくとも一つの窒化物と、ＮａＲｈ２Ｏ４、ＮａＶ２Ｏ４、ＲｕＯ２、ＳｒＲｕＯ２、ＲｅＯ３、及びＩｒＯ２からなる群より選択される少なくとも一つの酸化物とを含むことができる。これにより、下地層が窒化物と酸化物とを含み、下地層の表面の平坦性が向上する。
また、本発明の一態様に係る磁気メモリは、上述のいずれかのＴＭＲ素子を記憶素子として備える。
また、本発明の一態様に係る内蔵型メモリは、上述の磁気メモリを備える。
本発明によれば、トンネルバリア層の平坦性が向上したＴＭＲ素子が提供される。また、このＴＭＲ素子を備える磁気メモリ、及び当該磁気メモリを備える内蔵型メモリが提供される。
実施形態のＴＭＲ素子を備えるＭＲＡＭの平面断面図である。 実施形態に係るＭＲＡＭの縦断面の模式図である。 実施形態のＭＲＡＭの電気接続を示す図である。 実施形態のＭＲＡＭのＴＭＲ素子近傍の断面図である。 実施形態のＭＲＡＭのＴＭＲ素子近傍の断面図である。 実施形態のＭＲＡＭのＴＭＲ素子近傍の断面図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 ＴＭＲ素子の製造方法の具体例を説明するための断面を示す図である。 実施形態の変形例に係るＭＲＡＭの縦断面の模式図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
図１は、本実施形態に係るトンネル磁気抵抗効果素子（ＴＭＲ素子）を備える磁気メモリ（Magnetoresistive Random Access Memory, ＭＲＡＭ）の平面断面図であり、図２は、本実施形態に係るＭＲＡＭの縦断面の模式図である。図１は、図２のＭＲＡＭ１００のＩ−Ｉ線に沿った断面に対応している。なお、図１及びそれ以降の図には、必要に応じて三次元直交座標系Ｒを示している。三次元直交座標系Ｒを用いる場合には、各層の厚み方向をＺ軸方向とし、Ｚ軸に垂直な２つの直交軸をＸ軸及びＹ軸とする。
図１に示すように、本実施形態のＭＲＡＭ１００は、ＸＹ平面内にアレイ状（図１では５列５行）に配置された複数のＴＭＲ素子１を有する。複数のＴＭＲ素子１は、それぞれＭＲＡＭ１００の記憶素子として機能する。ＴＭＲ素子１は、詳細は後述するように、積層部ＳＴと、積層部ＳＴの側面を覆う側壁部１７とを有する。また、図２に示すように、ＭＲＡＭ１００は、半導体基板５０と、トランジスタアレイ６０と、ビア配線部２５と、層間絶縁層２７と、ワード線ＷＬと、側壁部１７を含むＴＭＲ素子アレイ７０と、上部配線ＵＬと、上部配線ＵＬの上面を覆う絶縁体８０と、を備える。なお、図１及び図２において、ワード線ＷＬを除き、上部配線ＵＬとトランジスタアレイ６０とを接続する他の電気配線の図示は省略されている。
トランジスタアレイ６０は、半導体基板５０のＸＹ平面に沿って延びる主面上に設けられている。ＭＲＡＭ１００は、複数のＴＭＲ素子１をそれぞれ駆動するための、アレイ状に設けられた複数のトランジスタＴ（図３参照）を有する。複数のビア配線部２５及び複数のワード線ＷＬが、トランジスタアレイ６０上に設けられている。各ビア配線部２５は、トランジスタアレイ６０の複数のトランジスタＴの一つと、ＴＭＲ素子アレイ７０の複数のＴＭＲ素子１とを電気的に接続している。複数のビア配線部２５及び複数のワード線ＷＬは、層間絶縁層２７内に埋め込まれており、層間絶縁層２７によって互いに絶縁されている。
図３は、本実施形態のＭＲＡＭの電気接続を示す図である。図３では、ＴＭＲ素子アレイ７０の複数のＴＭＲ素子１のうち、５個のＴＭＲ素子１に関連する電気接続のみを示している。
図３に示すように、各ＴＭＲ素子１の一端は、各トランジスタＴのドレインＤに電気的に接続され、各ＴＭＲ素子１の他端は、ビット線ＢＬに電気的に接続されている。ビット線ＢＬは、上部配線ＵＬ（図２参照）に含まれている。各トランジスタＴのゲートは、各ワード線ＷＬに電気的に接続され、各トランジスタＴのソースＳは、ソース線ＳＬに電気的に接続されている。各トランジスタＴは、ＭＲＡＭ１００の記憶素子として機能し、１つのトランジスタＴと、それに電気的に接続された１つのトランジスタＴが、１つのメモリセルを構成する。
ＭＲＡＭ１００のメモリセルへのデータの書き込み時には、書き込み対象のＴＭＲ素子１に対応するワード線ＷＬに選択電圧を印加し、そのＴＭＲ素子１をオンにした状態で、書き込むデータ（「１」又は「０」）に対応した極性の電流がそのＴＭＲ素子１を流れるように、ビット線ＢＬとソース線ＳＬ間に電圧を印加する。この際の印加電圧の大きさは、そのＴＭＲ素子１の磁化自由層７（図４参照）に後述のようなスピン注入磁化反転を生じさせ得る大きさに設定する。これにより、そのＴＭＲ素子１の磁化自由層７（図４参照）の磁化方向を書き込むデータに対応した方向に設定する。
ＭＲＡＭ１００のメモリセルのデータの読み出し時には、読み出し対象のＴＭＲ素子１に対応するワード線ＷＬに選択電圧を印加し、そのＴＭＲ素子１をオンにした状態で、ビット線ＢＬとソース線ＳＬ間に書き込み時よりも小さい電圧を印加する。これにより、そのＴＭＲ素子１を経由してビット線ＢＬとソース線ＳＬ間に、そのＴＭＲ素子１に記憶されているデータに応じた大きさの電流が流れるため、その電流値を検出することによってデータの読み出しを行う。
続いて、本実施形態のＴＭＲ素子１のより詳細な構成について説明する。図４は、本実施形態のＭＲＡＭのＴＭＲ素子近傍の断面図である。図４は、図２に示すＭＲＡＭ１００の縦断面のうち、一つのＴＭＲ素子１近傍の断面を示している。図５は、図４の領域Ｖを拡大して示す図である。
図４及び図５に示すように、ＴＭＲ素子１は、ビア配線部２５の上面２６上に設けられた下地層２１と、下地層２１の表面２２上に設けられた積層部ＳＴと、積層部ＳＴの側面を覆う側壁部１７と、ビア配線部２５及び下地層２１の側面を覆う層間絶縁層２７とを備える。
積層部ＳＴは、積層方向であるＺ軸方向に積層された複数の層で構成されており、例えば、下地層２１の表面２２上に設けられた磁気トンネル接合部２と、磁気トンネル接合部２上に設けられたマスク層１５を有する。磁気トンネル接合部２は、磁化方向が固定され、磁化固定層として機能する参照層３、磁化自由層７、及び参照層３と磁化自由層７との間に設けられたトンネルバリア層５を含む。参照層３は、例えば、下地層２１の表面２２上に設けられる。ＴＭＲ素子１では、トンネルバリア層を介して磁化自由層に流れたスピン偏極電流によって、磁化自由層の磁化方向を反転させることができる。磁気トンネル接合部２は、必要に応じて、垂直磁化誘起層９を更に含む。垂直磁化誘起層９は、例えば、磁化自由層７のトンネルバリア層５側とは反対側に設けられる。
下地層２１は、積層部ＳＴの各層、特にトンネルバリア層５の平坦性を向上させるために、ビア配線部２５の上面２６上に設けられる。下地層２１の表面２２は、化学機械研磨（ＣＭＰ）等によって研磨されることができて、これらの方法の研磨によって平坦化される。下地層２１の表面２２の平坦性は、ビア配線部２５の上面２６の平坦性よりも高くなることができる。下地層２１の表面２２は、高い平坦性を有してＸＹ平面に沿って延びており、その表面２２上に積層部ＳＴが形成されている。
ビア配線部２５は、導電性の材料で構成されており、例えば、Ｃｕ等の金属で構成されている。下地層２１は、導電性の材料からなり、例えば導電性酸化物、導電性窒化物、導電性酸窒化物、又はシリサイドで構成されている。そのため、本実施形態のＴＭＲ素子１の一端である参照層３の下面は、下地層２１及びビア配線部２５を介してトランジスタＴのドレインＤ（図３参照）に電気的に接続されている。
ビア配線部２５は、例えば、その上面２６の中央領域２６Ｌ上に突起２５ａを有し、その上面２６の周辺領域２６Ｅ上に窪み２５ｂを有する。下地層２１は、ビア配線部２５の上面２６上に設けられるので、ビア配線部２５の上面２６上の突起２５ａ及び窪み２５ｂに合わせた形状の裏面２３を有する。例えば、下地層２１の裏面２３は、ビア配線部２５の上面２６の中央領域２６Ｌ上において、ビア配線部２５の突起２５ａに合わせた窪み２１ｂを有する。また、下地層２１の裏面２３は、例えば、ビア配線部２５の上面２６の周辺領域２６Ｅ上において、ビア配線部２５の窪み２５ｂに合わせた突起２１ａを有する。
下地層２１が、ビア配線部２５の上面２６の形状に合わせた裏面２３を有する結果、ビア配線部２５が、例えば、その上面２６の中央領域２６Ｌ上に突起２５ａを有し、その上面２６の周辺領域２６Ｅ上に窪み２５ｂを有するとき、下地層２１は、ビア配線部２５の上面２６の周辺領域２６Ｅ上において、ビア配線部の上面２６の中央領域２６Ｌ上より大きな厚さを有する。すなわち、周辺領域２６Ｅ上の下地層２１の厚さＴＥは、中央領域２６Ｌ上の下地層２１の厚さＴＬより大きくなることができる。下地層２１は、ビア配線部２５の上面２６の周辺領域２６Ｅ上において、応力緩和部３０を有することができる。下地層２１では、中央領域２６Ｌに比べて厚さが大きい周辺領域２６Ｅ上において、亀裂といった応力緩和部３０が設けられて、下地層２１内に生じた応力が緩和される。
ビア配線部２５の上面２６上に設けられた下地層２１は、応力緩和部３０を有し、この応力緩和部３０によって、ビア配線部２５の上面２６上に窪み２５ｂ及び／又は突起２５ａがあるときでも、その窪み２５ｂ及び／又は突起２５ａによって下地層２１内に生じた応力が緩和される。下地層２１内に生じた応力が緩和されるので、下地層２１の表面２２の平坦性が向上する。磁気トンネル接合部２は、下地層２１の表面２２上に設けられるので、磁気トンネル接合部２に含まれるトンネルバリア層５の平坦性が向上する。平坦性が向上したトンネルバリア層５では、電圧が均一に印加されるので、面内方向に発生する電流が抑制されて高いＭＲ比が得られる。また、トンネルバリア層５に対する局所的な電圧の印加が低減するので、ブレークダウンの発生が抑制されてトンネルバリア層５の耐久性が向上する。
応力緩和部３０は、一又は複数の亀裂を含むことができる。亀裂は、例えば、割れ又はマイクロクラックであり、結晶の転位などによる亀裂は除かれる。下地層２１は、亀裂内に真空の空間又は減圧された空間を有することができる。例えば、透過型電子顕微鏡（ＴＥＭ）によって応力緩和部３０を観測した結果では、当該応力緩和部３０には結晶が存在しないことが示される。応力緩和部３０は、下地層２１内に生じた応力を緩和し、その結果、磁気トンネル接合部２内に生じた歪みが緩和される。ＴＭＲ素子１は、高いＭＲ比及び高い耐久性を実現することができる。
ＴＭＲ素子１では、下地層２１の幅をＷＵとし、ビア配線部２５の上面２６の周辺領域２６Ｅ上における下地層２１の厚さをＴＥとすると、下地層２１は、式（１）を満たす幅ＷＵを有することができる。
ＷＵ＞１６．４×ＴＥ …（１）
下地層２１が、この大きな幅ＷＵを有するとき、周辺領域２６Ｅ上の下地層２１内において、亀裂といった応力緩和部３０がＴＥＭによって観測される。ＴＥＭによる応力緩和部３０の観測では、ＴＥＭの倍率は、例えば５０万〜５００万倍である。周辺領域２６Ｅ上の下地層２１内において応力緩和部３０が設けられて、下地層２１内に生じた応力が緩和される。
本実施形態では、厚さＴＥに対する幅ＷＵの比（ＷＵ／ＴＥ）が、例えば、８．０〜１６．４のときには、ＴＥＭなどによって応力緩和部３０が僅かに観測される。厚さＴＥに対する幅ＷＵの比（ＷＵ／ＴＥ）が、例えば、２．０〜８．０のときには、ＴＥＭなどによっては、応力緩和部３０は殆ど観測されない。
下地層２１は、トンネルバリア層５と比べて大きい幅ＷＵを有することができる。すなわち、下地層２１の幅ＷＵは、トンネルバリア層５の幅ＷＢより大きいことができる。下地層２１が、トンネルバリア層５の面内方向の幅ＷＢより大きい幅ＷＵを有するとき、周辺領域２６Ｅ上の下地層２１内において亀裂といった応力緩和部３０が設けられて、下地層２１内に生じた応力が緩和される。
図５に示すように、周辺領域２６Ｅ上の下地層２１内において、応力緩和部３０である亀裂は、下地層２１の裏面２３から表面２２に向かって延在することができる。それゆえ、下地層２１の裏面２３に開口部３０ａを有し、また、下地層２１内に亀裂の上端である最深部３０ｂを有することができる。図５において、開口部３０ａの略中心と、最深部３０ｂとを通る亀裂の延在軸ＤＣは、積層軸（積層方向）ＤＳと角度Ｐ１を成すことができる。角度Ｐ１は、例えば、１０度〜３５度の範囲であることができる。
亀裂といった応力緩和部３０は、下地層２１の裏面２３から下地層２１の表面２２に向かって延在することができるので、この亀裂の延在により、下地層２１の表面２２の平坦性が向上する。さらに、周辺領域２６Ｅ上の下地層２１内において、応力緩和部３０の最深部３０ｂは、下地層２１の裏面２３と下地層２１の表面２２との間に位置することができる。亀裂といった応力緩和部３０が下地層２１の表面２２に達しないので、下地層２１の表面２２は、平坦な面となる。
ＴＭＲ素子１を製造するときにおいて、化学機械研磨（ＣＭＰ）等によって、下地層２１の表面２２は、下地層２１の側面を覆う層間絶縁層２７と共に研磨される。下地層２１の硬度が層間絶縁層２７の硬度と同一でないことがあり、例えば、下地層２１の硬度が層間絶縁層２７の硬度より高い場合には、下地層２１の表面２２は層間絶縁層２７の表面２８より遅く削れるので、中央領域２６Ｌ上における下地層２１の表面２２に突起が形成されることがある。また、例えば、下地層２１の表面２２の硬度が層間絶縁層２７の表面２８の硬度より低い場合には、下地層２１の表面２２が層間絶縁層２７の表面２８より速く削れるので、中央領域２６Ｌ上における下地層２１の表面２２に窪みが形成されることがある。
図６は、本実施形態のＭＲＡＭのＴＭＲ素子近傍の断面図であり、図４に対応する。図６では、下地層２１の表面２２上に突起が形成された場合の図であり、形成された突起が拡大して示されている。
図６に示すように、下地層２１の硬度が層間絶縁層２７の硬度より高いときには、下地層２１の表面２２の高さが、周辺領域２６Ｅ上から中央領域２６Ｌ上に向かうに従って単調に高くなることができる。この結果、中央領域２６Ｌ上における下地層２１の表面２２の高さが、周辺領域２６Ｅ上における下地層２１の表面２２の高さより高くなる。下地層２１の表面２２の高さは、下地層２１の厚み方向（Ｚ軸方向）によって規定される。
磁気トンネル接合部２は、下地層２１の表面２２上に設けられるので、下地層２１の表面２２の高さの変化に合わせて、磁気トンネル接合部２に含まれる各層の面の高さが変化することがある。このため、例えば、中央領域２６Ｌ上におけるトンネルバリア層５の下面５ｂの高さが、周辺領域２６Ｅ上におけるトンネルバリア層５の下面５ｂの高さより高くなることがある。
本実施形態では、トンネルバリア層５は、中央領域２６Ｌ上における当該下面５ｂの高さと、周辺領域２６Ｅ上における当該下面５ｂの高さとの差が２ｎｍ以下である下面５ｂを有することができる。つまり、中央領域２６Ｌ上における下面５ｂの高さの最大値と、周辺領域２６Ｅ上における下面５ｂの高さの最小値との差が２ｎｍ以下であることができる。下面５ｂの高さは、トンネルバリア層５の厚み方向（Ｚ軸方向）によって規定される。一実施形態では、中央領域２６Ｌ上における下面５ｂの高さの最大値を高さＨ１とすると、高さＨ１は、図６において、周辺領域２６Ｅ上において下面５ｂの高さが最小値となる端部Ｒ１を含む基準面ＳＰ１から下面５ｂまでの距離によって規定される。基準面ＳＰ１は、トンネルバリア層５の幅の方向（Ｘ軸方向）に延在する。
ＴＭＲ素子１では、トンネルバリア層５の下面５ｂにおいて、高さＨ１が２ｎｍ以下、すなわち、トンネルバリア層５の下面５ｂは、中央領域２６Ｌ上と周辺領域２６Ｅ上とにおいて、２ｎｍ以下の当該下面５ｂの高さの差を有するように平坦性が向上している。この平坦性の向上によって、トンネルバリア層５には電圧がより均一に印加されることができる。この均一な電圧印加によって、面内方向に発生する電流が抑制されて高いＭＲ比が得られ、また、トンネルバリア層５に対する局所的な電圧の印加が低減する。ブレークダウンの発生が抑制されてトンネルバリア層５の耐久性が向上する。
なお、下地層２１の硬度が層間絶縁層２７の硬度より低いときには、トンネルバリア層５において、例えば、中央領域２６Ｌ上における下地層２１の表面２２の高さが、周辺領域２６Ｅ上における下地層２１の表面２２の高さより低くなることがある。この場合においても、トンネルバリア層５では、中央領域２６Ｌ上における下面５ｂの高さと周辺領域２６Ｅ上における下面５ｂ高さとの差が２ｎｍ以下になることができる。
ＴＭＲ素子１では、下地層２１は、Ｎｂ−Ｎ、Ｔａ−Ｎ、Ｔｉ−Ｎ、Ｖ−Ｎ、及びＺｒ−Ｎからなる群より選択される少なくとも一つの窒化物を含むことができる。下地層２１が窒化物を含むことによって、下地層２１の表面２２の平坦性が向上する。
さらに、下地層は、ＮａＲｈ２Ｏ４、ＮａＶ２Ｏ４、ＲｕＯ２、ＳｒＲｕＯ２、ＲｅＯ３、及びＩｒＯ２からなる群より選択される少なくとも一つの酸化物を含むことができる。下地層２１が酸化物を含むことによって、下地層２１の表面２２の平坦性が向上する。
さらに、下地層２１は、Ｎｂ−Ｎ、Ｔａ−Ｎ、Ｔｉ−Ｎ、Ｖ−Ｎ、及びＺｒ−Ｎからなる群より選択される少なくとも一つの窒化物と、ＮａＲｈ２Ｏ４、ＮａＶ２Ｏ４、ＲｕＯ２、ＳｒＲｕＯ２、ＲｅＯ３、及びＩｒＯ２からなる群より選択される少なくとも一つの酸化物とを含むことができる。下地層２１が窒化物と酸化物とを含むことによって、下地層２１の表面２２の平坦性が向上する。
ＴＭＲ素子１において、参照層３は、Ｃｏ、Ｃｏ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｂ合金等の強磁性材料で構成されている。参照層３の磁化方向は、Ｚ軸方向に沿った方向に実質的に固定されている。参照層３のＺ軸方向の厚さは、例えば３ｎｍ以上、１０ｎｍ以下とすることができる。また、参照層３は、各磁性層の磁化方向が垂直方向となるように、例えばＣｏ／ＰｔやＣｏ／Ｎｉなどの多層膜が繰り返し積層された構造を有することができる。
さらに、参照層３は、ＲｕやＩｒなどの薄膜を介したＲＫＫＹ相互作用を用いて、参照層３で生じる磁化を相殺する構造を有することができる。この構造は、合成反強磁性（Synthetic Anti-Ferromagnet、ＳＡＦ）構造、即ち、強磁性材料で構成される２つの強磁性層と、当該２つの強磁性層の間に積層された非磁性層を有し、当該非磁性層を介して当該２つの強磁性層の磁化方向がＲＫＫＹ相互作用に基づく交換結合によって互いに反平行に結合している構造である。
トンネルバリア層５は、絶縁材料で構成されている。トンネルバリア層５は、後述の垂直磁化誘起層９と同様の原理に基づき、磁化自由層７に垂直磁気異方性を誘起するように構成されていることが好ましい。磁化自由層７の垂直磁化がより安定し、磁化自由層７の膜厚を厚くすることが可能となるためである。磁化自由層７に垂直磁気異方性を誘起し得るトンネルバリア層５を構成する材料としては、例えば、ＭｇＯ、ＺｎＯ、ＧａＯＸ又は一般式：ＡＢ２Ｏ４（式中、ＡはＭｇ及びＺｎからなる群より選択される少なくとも一種の元素であり、Ｂは、Ａｌ、Ｇａ及びＩｎからなる群より選択される少なくとも一種の元素である）で表されるスピネル構造を有する酸化物材料等の酸化物材料を挙げることができる。
ただし、トンネルバリア層５は、磁化自由層７に垂直磁気異方性を誘起しないように構成されていてもよい。この場合、トンネルバリア層５は、Ｃｕ、Ａｇ等の非磁性金属材料やＳｉ、Ｇｅ等の半導体材料で構成することができる。
トンネルバリア層５は、参照層３及び磁化自由層７間に電圧が印加された際、Ｚ軸方向に沿ってトンネルバリア層５にトンネル電流が流れる程度にＺ軸方向の厚さが薄い。トンネルバリア層５のＺ軸方向の厚さは、例えば、１ｎｍ以上、３ｎｍ以下とすることができる。
また、本実施形態では、トンネルバリア層５は、磁化自由層７のうち、磁化自由層７とトンネルバリア層５との界面近傍の領域に、Ｚ軸方向に沿った磁気異方性（垂直磁気異方性）を誘起する材料で構成されている。これにより、後述の垂直磁化誘起層９と共に、磁化自由層７にＺ軸に沿った方向（垂直方向）の磁気異方性を付与する。ただし、垂直磁化誘起層９の働き等によって磁化自由層７の磁化容易軸を十分に安定してＺ軸に沿った方向に向けることができれば、トンネルバリア層５は、磁化自由層７に垂直磁気異方性を誘起しない材料で構成されていてもよい。
磁化自由層７は、Ｆｅ、Ｃｏ-Ｆｅ、Ｃｏ-Ｆｅ-Ｂ及び強磁性のホイスラー合金等の強磁性材料で構成される。磁化自由層７の磁化方向は、実質的に固定されていない。
垂直磁化誘起層９は、例えば、ＭｇＯ、ＺｎＯ、Ｇａ２Ｏ３又は一般式：ＡＢ２Ｏ４（式中、ＡはＭｇ及びＺｎからなる群より選択される少なくとも一種の元素であり、Ｂは、Ａｌ、Ｇａ及びＩｎからなる群より選択される少なくとも一種の元素である）で表されるスピネル構造を有する酸化物材料で構成されている。
垂直磁化誘起層９は、トンネルバリア層５よりも、ＸＹ面内の単位面積当たりのＺ軸方向に沿った抵抗値が小さくなるように構成されていることが好ましい。特に、垂直磁化誘起層９が絶縁材料で構成されている場合、垂直磁化誘起層９のＺ軸方向の厚さは、トンネルバリア層５のＺ軸方向の厚さよりも薄いことが好ましい。
垂直磁化誘起層９は、磁化自由層７のうち、磁化自由層７と垂直磁化誘起層９との界面近傍の領域に、スピン・軌道相互作用に基づいて、Ｚ軸に沿った方向の磁気異方性（垂直磁気異方性）を誘起する材料で構成されている。これにより、上述のトンネルバリア層５と共に、磁化自由層７にＺ軸に沿った方向（垂直方向）の磁気異方性を付与する。
磁化自由層７のＺ軸方向に沿った厚さは、上述のようなトンネルバリア層５及び垂直磁化誘起層９の磁気異方性を付与する機能によって、磁化自由層７の磁化容易軸が安定してＺ軸に沿った方向となる程度に薄い。当該厚さは、例えば１ｎｍ以上、３ｎｍ以下とすることができる。
マスク層１５は、垂直磁化誘起層９及びリーク層１１上に積層されている。マスク層１５は、導電性の材料で構成されており、例えばＴａ、Ｒｕ、Ｗ、ＴａＮ、ＴｉＮ、ＣｕＮ等の金属で構成されている。そして、本実施形態のＴＭＲ素子１の他端であるマスク層１５の上面は、ビット線ＢＬ（図３参照）に電気的に接続されている。
側壁部１７は、絶縁材料で構成され、積層部ＳＴの側面を覆っている。これにより、側壁部１７は、ＴＭＲ素子１の積層部ＳＴと、他のＴＭＲ素子の積層部とを電気的に絶縁している。本実施形態では、側壁部１７は、参照層３、トンネルバリア層５、磁化自由層７、及びマスク層１５の側面の全てに接しているが、これらの側面の一部に接していなくてもよい。側壁部１７は、例えば、ＳｉＮ等の窒化物材料や、ＳｉＯＮ等の酸窒化物材料で構成されている。
層間絶縁層２７は、絶縁材料で構成され、ビア配線部２５及び下地層２１の側面を覆っている。これにより、層間絶縁層２７は、ビア配線部２５及び下地層２１と、他のビア配線部及び下地層とを電気的に絶縁している。層間絶縁層２７は、例えば、ＳｉＮ等の窒化物材料や、ＳｉＯＮ等の酸窒化物材料で構成されている。
そのような本実施形態のＴＭＲ素子の製造方法の具体例について説明する。図７〜図１５は、本実施形態のＴＭＲ素子の製造方法の具体例を説明するための断面を示す図であり、上述の図４に示すＴＭＲ素子１近傍の断面に対応している。なお、以下の具体例では、垂直磁化誘起層９を含むＴＭＲ素子の製造方法が示される。
具体例の製造方法においては、まず、図７に示すように、トランジスタアレイ６０上の前面に下部層間絶縁層２７ａを形成した後に、下部層間絶縁層２７ａ上に開口を有するレジスト４１を形成する。下部層間絶縁層２７ａは、層間絶縁層２７と同様の材料からなる。レジスト４１の開口は、後述のビア配線部２５を形成する領域に対応している。
続いて、図８に示すように、レジスト４１をマスクとして用いて下部層間絶縁層２７ａを、例えば反応性イオンエッチング（ＲＩＥ）法等のドライエッチング法でエッチングし、その後レジスト４１を除去することによって、下部層間絶縁層２７ａにトランジスタアレイ６０に至る深さの開口を形成する。
次に、図９に示すように、下部層間絶縁層２７ａの開口を埋め込むように、Ｃｕ等の金属からなるビア配線部２５を形成した後に、ビア配線部２５と下部層間絶縁層２７ａ上に導電性の材料からなる下地層２１を形成する。ビア配線部２５は、例えば、その上面２６の中央領域２６Ｌ上に突起２５ａを有し、例えば、その上面２６の周辺領域２６Ｅ上に窪み２５ｂを有する。ビア配線部２５の上面２６上の突起２５ａ及び窪み２５ｂに合わせて、下地層２１は、例えば、ビア配線部２５の上面２６の中央領域２６Ｌ上において、下地層２１の窪み２１ｂを有し、例えば、ビア配線部２５の上面２６の周辺領域２６Ｅ上において、下地層２１の突起２１ａを有する。なお、ビア配線部２５の形成前に、下部層間絶縁層２７ａの開口の側面にＴａ等の導電性材料からなる下地層を形成してもよい。
次に、図１０に示すように、下地層２１上にレジスト４３を形成する。レジスト４３は、ビア配線部２５の全体及び下部層間絶縁層２７ａの一部の垂直方向上方に形成されており、後述の上部層間絶縁層２７ｂが形成される領域の垂直方向上方には形成されていない。
続いて、図１１に示すように、レジスト４３をマスクとして用いて下地層２１をＲＩＥ法等のドライエッチング法で選択的にエッチングし、当該エッチングされた領域に上部層間絶縁層２７ｂを形成し、その後レジスト４３を除去する。その後、化学機械研磨（ＣＭＰ）等によって、下地層２１と上部層間絶縁層２７ｂの表面を研磨して平坦化する。
下地層２１の上面は、研磨されるに従って平坦化される。その結果、ビア配線部２５が、例えば、その上面２６の中央領域２６Ｌ上に突起２５ａを有し、例えば、その上面２６の周辺領域２６Ｅ上に窪み２５ｂを有するとき、下地層２１は、ビア配線部２５の上面２６の周辺領域２６Ｅ上において、ビア配線部２５の上面２６の中央領域２６Ｌ上より大きな厚さを有するようになる。研磨の結果、下地層２１は、ビア配線部２５の上面２６の周辺領域２６Ｅ上において、亀裂といった応力緩和部３０を有することができる。これにより、下地層２１の表面２２の平坦性は、ビア配線部２５の上面２６の平坦性よりも高くなる。
上部層間絶縁層２７ｂは、下部層間絶縁層２７ａと同様の材料からなる一方で、化学機械研磨（ＣＭＰ）等によって、下地層２１の表面２２と共に、その表面２８が研磨される。そのため、下地層２１上に形成されるトンネルバリア層５において、中央領域２６Ｌ上の下面５ｂの高さと周辺領域２６Ｅ上の下面５ｂの高さとの差が２ｎｍ以下になるように、上部層間絶縁層２７ｂは、その硬度が下地層２１の硬度とほぼ等しい材料を含むことができる。上部層間絶縁層２７ｂは、下部層間絶縁層２７ａと共に、層間絶縁層２７を構成する。
次に、図１２に示すように、下地層２１及び層間絶縁層２７上の全面に参照層３、トンネルバリア層５、磁化自由層７、垂直磁化誘起層９、マスク層１５をこの順に形成した後に、マスク層１５の表面の一部にレジスト５１を形成する。レジスト５１は、ビア配線部２５の垂直方向上方及び下地層２１の一部の垂直方向上方に形成されている。なお、必要に応じて、下地層２１及び層間絶縁層２７と、参照層３との間において、下地層２１及び層間絶縁層２７上の全面を覆うＴａ等の導電材料からなるシード層を形成してもよい。
続いて、図１３に示すように、レジスト５１をマスクとして用いてＲＩＥ法等のドライエッチング法でマスク層１５を選択的にエッチングし、垂直磁化誘起層９の表面を露出させる。
次に、図１４に示すように、レジスト５１を除去した後に、レジスト５１をマスクとして用いてＲＩＥ法等のドライエッチング法で垂直磁化誘起層９、磁化自由層７、トンネルバリア層５、及び参照層３をエッチングし、下地層２１及び層間絶縁層２７が露出したところでエッチングを止める。
続いて、図１５に示すように、積層部ＳＴを埋め込むように下地層２１及び層間絶縁層２７上に側壁部１７を形成し、マスク層１５及び側壁部１７上に上部電極層３１を形成することによって、ＴＭＲ素子１が完成する。
図１６は、本実施形態の変形例に係るＭＲＡＭの縦断面の模式図である。本変形例に係るＭＲＡＭ１００ａは、プロセッサー９０をさらに備える点において。上述の本実施形態の基本態様のＭＲＡＭ１００と異なる。ＭＲＡＭ１００ａにおいて、プロセッサー９０の回路作成の工程に組み込まれる形で、ＭＲＡＭ部分も作成されているため、プロセッサー９０とＭＲＡＭ１００ａのＭＲＡＭ部分とは統合されている。そのため、ＭＲＡＭ１００ａは、内蔵型メモリとなる。これにより、プロセッサー９０とＭＲＡＭ部分とのデータのやり取りが高速化される。また、プロセッサー９０の上部にＭＲＡＭ部分が設置されるため、デバイス全体の集積度を高くすることができる。
１…ＴＭＲ素子、２…磁気トンネル接合部、３…参照層、５…トンネルバリア層、５ｂ…下面、７…磁化自由層、２１…下地層、２２…表面、２３…裏面、２６…上面、２６Ｅ…周辺領域、２６Ｌ…中央領域、２７…層間絶縁層、３０…応力緩和部。

Claims (14)

  1. ビア配線部の上面上に設けられた下地層と、前記下地層の表面上に設けられた磁気トンネル接合部と、前記ビア配線部及び前記下地層の側面と覆う層間絶縁層と、
    を備え、
    前記下地層は、応力緩和部を有し、
    前記磁気トンネル接合部は、磁化方向が固定された参照層と、磁化自由層と、前記参照層と前記磁化自由層との間に設けられたトンネルバリア層とを有し、
    前記層間絶縁層は、絶縁材料を含み、
    前記下地層は、前記ビア配線部の前記上面の周辺領域上において、前記ビア配線部の前記上面の中央領域上より大きな厚さを有し、
    前記下地層は、前記ビア配線部の前記上面の前記周辺領域上において、前記応力緩和部を有する、トンネル磁気抵抗効果素子。
  2. 前記応力緩和部は、複数の亀裂を含む、請求項１に記載のトンネル磁気抵抗効果素子。
  3. 前記下地層の幅をＷＵとし、前記ビア配線部の前記上面の前記周辺領域上における前記下地層の厚さをＴＥとすると、前記下地層は、式（１）を満たす幅ＷＵを有する、請求項１又は２に記載のトンネル磁気抵抗効果素子。
    ＷＵ＞１６．４×ＴＥ …（１）
  4. 前記下地層は、前記トンネルバリア層の幅より大きい幅を有する、請求項１〜３のいずれか一項に記載のトンネル磁気抵抗効果素子。
  5. トンネルバリア層の下面は、ビア配線部の上面の中央領域上と、ビア配線部の上面の周辺領域上とにおいて、２ｎｍ以下の当該下面の高さの差を有する、請求項１〜４のいずれか一項に記載のトンネル磁気抵抗効果素子。
  6. 前記応力緩和部は、前記下地層の裏面から前記下地層の前記表面に向かって延在する、請求項１〜５のいずれか一項に記載のトンネル磁気抵抗効果素子。
  7. 前記応力緩和部の上端は、前記下地層の前記裏面と前記下地層の前記表面との間に位置する、請求項６に記載のトンネル磁気抵抗効果素子。
  8. ビア配線部の上面上に設けられた下地層と、前記下地層の表面上に設けられた磁気トンネル接合部と、前記ビア配線部及び前記下地層の側面と覆う層間絶縁層と、
    を備え、
    前記下地層は、応力緩和部を有し、
    前記磁気トンネル接合部は、磁化方向が固定された参照層と、磁化自由層と、前記参照層と前記磁化自由層との間に設けられたトンネルバリア層とを有し、
    前記層間絶縁層は、絶縁材料を含み、
    前記応力緩和部は、前記下地層の裏面から前記下地層の前記表面に向かって延在し、
    前記応力緩和部の上端は、前記下地層の前記裏面と前記下地層の前記表面との間に位置する、トンネル磁気抵抗効果素子。
  9. 前記応力緩和部は、複数の亀裂を含む、請求項８に記載のトンネル磁気抵抗効果素子。
  10. 前記下地層は、Ｎｂ−Ｎ、Ｔａ−Ｎ、Ｔｉ−Ｎ、Ｖ−Ｎ、及びＺｒ−Ｎからなる群より選択される少なくとも一つの窒化物を含む、請求項１〜９のいずれか一項に記載のトンネル磁気抵抗効果素子。
  11. 前記下地層は、ＮａＲｈ２Ｏ４、ＮａＶ２Ｏ４、ＲｕＯ２、ＳｒＲｕＯ２、ＲｅＯ３、及びＩｒＯ２からなる群より選択される少なくとも一つの酸化物を含む、請求項１〜９のいずれか一項に記載のトンネル磁気抵抗効果素子。
  12. 前記下地層は、Ｎｂ−Ｎ、Ｔａ−Ｎ、Ｔｉ−Ｎ、Ｖ−Ｎ、及びＺｒ−Ｎからなる群より選択される少なくとも一つの窒化物と、ＮａＲｈ２Ｏ４、ＮａＶ２Ｏ４、ＲｕＯ２、ＳｒＲｕＯ２、ＲｅＯ３、及びＩｒＯ２からなる群より選択される少なくとも一つの酸化物とを含む酸窒化物を有する、請求項１〜９のいずれか一項に記載のトンネル磁気抵抗効果素子。
  13. 請求項１〜１２のいずれか一項に記載のトンネル磁気抵抗効果素子を記憶素子として備える磁気メモリ。
  14. 請求項１３に記載の磁気メモリを備える内蔵型メモリ。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232499A (ja) * 2009-03-27 2010-10-14 Toshiba Corp 磁気抵抗素子および磁気メモリ
JP2013016587A (ja) * 2011-07-01 2013-01-24 Toshiba Corp 磁気抵抗効果素子及びその製造方法
JP2013069865A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 磁気メモリ
WO2013069091A1 (ja) * 2011-11-08 2013-05-16 国立大学法人東北大学 トンネル磁気抵抗効果素子及びそれを用いたランダムアクセスメモリ
US20150243583A1 (en) * 2014-02-24 2015-08-27 Micron Technology, Inc. Interconnect assemblies with through-silicon vias and stress-relief features
JP2016086057A (ja) * 2014-10-24 2016-05-19 富士通株式会社 配線構造

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003208706A (ja) * 1991-09-05 2003-07-25 Hitachi Ltd 磁気ヘッド
JP3854793B2 (ja) * 2000-10-03 2006-12-06 キヤノン株式会社 磁気抵抗効果素子を用いたメモリ
JP3971934B2 (ja) * 2001-03-07 2007-09-05 ヤマハ株式会社 磁気センサとその製法
JP4212299B2 (ja) * 2002-05-09 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP2005183472A (ja) * 2003-12-16 2005-07-07 Mitsubishi Electric Corp 磁気抵抗センサ素子
JP2005302229A (ja) * 2004-04-15 2005-10-27 Tdk Corp 薄膜磁気センサー、薄膜磁気ヘッド、ヘッドジンバルアセンブリおよびハードディスク装置
JP4630856B2 (ja) * 2006-09-29 2011-02-09 株式会社東芝 磁気抵抗効果素子の製造方法
JP2010093064A (ja) * 2008-10-08 2010-04-22 Panasonic Corp 半導体装置及びその製造方法
WO2010119928A1 (ja) 2009-04-16 2010-10-21 独立行政法人物質・材料研究機構 強磁性トンネル接合体とそれを用いた磁気抵抗効果素子並びにスピントロニクスデバイス
JP5131499B2 (ja) * 2010-02-10 2013-01-30 Ｔｄｋ株式会社 電子回路基板、これを用いた磁気センサ、及び、電子回路の電源部の保護方法
KR101652006B1 (ko) * 2010-07-20 2016-08-30 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
JP2012182219A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 磁気ランダムアクセスメモリ
JP5988019B2 (ja) 2012-02-27 2016-09-07 国立研究開発法人物質・材料研究機構 強磁性トンネル接合体とそれを用いた磁気抵抗効果素子及びスピントロニクスデバイス
US8803293B2 (en) * 2012-05-11 2014-08-12 Headway Technologies, Inc. Method to reduce magnetic film stress for better yield
JP2014049659A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 磁気メモリ
JP6155673B2 (ja) * 2013-02-05 2017-07-05 富士通セミコンダクター株式会社 磁気抵抗素子とその製造方法、および磁気記憶装置
US20160064649A1 (en) * 2014-08-28 2016-03-03 Kabushiki Kaisha Toshiba Magnetic memory device
CN117479817A (zh) * 2017-10-16 2024-01-30 Tdk株式会社 隧道磁阻效应元件、磁存储器及内置型存储器
WO2019077661A1 (ja) * 2017-10-16 2019-04-25 Tdk株式会社 トンネル磁気抵抗効果素子、磁気メモリ、内蔵型メモリ、及びトンネル磁気抵抗効果素子を作製する方法
US11114609B2 (en) * 2017-11-08 2021-09-07 Tdk Corporation Tunnel magnetoresistive effect element, magnetic memory, and built-in memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010232499A (ja) * 2009-03-27 2010-10-14 Toshiba Corp 磁気抵抗素子および磁気メモリ
JP2013016587A (ja) * 2011-07-01 2013-01-24 Toshiba Corp 磁気抵抗効果素子及びその製造方法
JP2013069865A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 磁気メモリ
WO2013069091A1 (ja) * 2011-11-08 2013-05-16 国立大学法人東北大学 トンネル磁気抵抗効果素子及びそれを用いたランダムアクセスメモリ
US20150243583A1 (en) * 2014-02-24 2015-08-27 Micron Technology, Inc. Interconnect assemblies with through-silicon vias and stress-relief features
JP2016086057A (ja) * 2014-10-24 2016-05-19 富士通株式会社 配線構造

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