CN109937475A - 隧道磁阻效应元件、磁存储器及内置型存储器 - Google Patents

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Abstract

TMR元件具备：设置于通路配线部的上表面上的基底层、设置于基底层的表面上的磁隧道接合部、以及覆盖通路配线部及基底层的侧面的层间绝缘层，基底层具有应力缓和部，磁隧道接合部具有磁化方向被固定的参照层、磁化自由层、以及设置于参照层与磁化自由层之间的隧道势垒层，层间绝缘层包含绝缘材料。

Description

隧道磁阻效应元件、磁存储器及内置型存储器
技术领域
本发明涉及隧道磁阻效应元件、磁存储器及内置型存储器。
背景技术
已知有具有使作为磁化固定层的参照层、非磁性隔离物层、及磁化自由层依次叠层的结构(磁隧道接合部)的巨大磁阻效应(GMR)元件、及隧道磁阻效应(TMR)元件等的磁阻效应元件。这些元件中，使用了绝缘层(隧道势垒层)作为非磁性隔离物层的TMR元件的元件电阻一般比使用了导电层作为非磁性隔离物层的GMR元件高，但能够实现较高的磁阻(MR)比。因此，TMR元件作为用于磁传感器、磁头、及磁阻随机存取存储器(MRAM)等的元件备受关注(例如，下述专利文献1及2)。
作为使TMR元件的磁化自由层的磁化方向反转的方法，已知有一种向磁化自由层流通自旋极化电流，通过电子自旋向磁化自由层作用自旋转移力矩(spin transfertorque，STT)的称为“自旋注入磁化反转”的技术。通过向例如MRAM应用该技术，由于不需要用于使磁化自由层的磁化方向反转的磁场产生用的配线等原因，能够缩小存储单元，可进行高集成化。一般而言，使用了STT的磁化反转技术的MRAM称为“STT-MRAM”。
TMR元件中，磁隧道接合部的平坦性是非常重要的，例如，随着提高磁隧道接合部所包含的隧道势垒层的平坦性，自旋极化电流在隧道势垒层内流通的距离降低。通过该距离的降低，该TMR元件中，自旋极化电流的自旋极化度的减少受到抑制。另外，随着提高隧道势垒层的平坦性，容易对隧道势垒层均匀地施加电压，因此，抑制在隧道势垒层的面内方向上产生的电流，可得到较高的MR比。提高了隧道势垒层的平坦性的TMR元件中，对于隧道势垒层的局部的电压的施加进一步降低，因此，破坏隧道势垒层的断裂(breakdown)的产生受到抑制。
现有技术文献
专利文献
专利文献1：日本专利第5586028号公报
专利文献2：日本专利第5988019号公报
发明内容
发明所要解决的技术问题
TMR元件能够在通路配线部的上表面上具有基底层，且在该基底层的表面上具有包含隧道势垒层的磁隧道接合部。通路配线部的上表面具有例如凹下的区域及/或突起的区域时，设置于通路配线部的上表面上的基底层有时由于通路配线部的上表面上的凹下及/或突起产生的应力而具有平坦性降低的表面。在平坦性降低的基底层的表面上设置磁隧道接合部时，有时磁隧道接合部所包含的隧道势垒层反映平坦性降低的基底层的表面，从而其平坦性降低。为了提高隧道势垒层的平坦性，需要提高基底层的表面的平坦性。
本发明是鉴于上述技术问题而研发的，其目的在于，提供一种隧道势垒层的平坦性提高的TMR元件。另一目的在于，提供具备该TMR元件的磁存储器、及具备该磁存储器的内置型存储器。
用于解决技术问题的方案
为了解决所述技术问题，本发明的一个方式的隧道磁阻效应元件(TMR元件)，其具备：基底层，其设置于通路配线部的上表面上；磁隧道接合部，其设置于基底层的表面上；以及层间绝缘层，其覆盖通路配线部及基底层的侧面，基底层具有应力缓和部，磁隧道接合部具有磁化方向被固定的参照层、磁化自由层、以及设置于参照层与磁化自由层之间的隧道势垒层，层间绝缘层包含绝缘材料。
根据本发明的一个方式的TMR元件，设置于通路配线部的上表面上的基底层具有应力缓和部，利用该应力缓和部，即使在通路配线部的上表面上具有凹下及/或突起时，由于该凹下及/或突起而在基底层内产生的应力也得到缓和。在基底层内产生的应力被缓和，因此，基底层的表面的平坦性提高。磁隧道接合部设置于基底层的表面上，因此，磁隧道接合部所包含的隧道势垒层的平坦性提高。提高了平坦性的隧道势垒层中，均匀地施加电压，因此，抑制面内方向上产生的电流并得到较高的MR比。另外，对于隧道势垒层的局部的电压的施加降低，因此，抑制断裂的产生，隧道势垒层的耐久性提高。
另外，本发明的一个方式的TMR元件中，应力缓和部能够包含多个龟裂。由此，应力缓和部缓和产生于基底层内的应力，其结果，缓和产生于磁隧道接合部内的应变。TMR元件能够实现较高的MR比及较高的耐久性。
另外，本发明的一个方式的TMR元件中，基底层能够在通路配线部的上表面的周边区域上具有比通路配线部的上表面的中央区域上大的厚度，基底层在通路配线部的上表面的周边区域上具有应力缓和部。由此，基底层中，在厚度比中央区域大的周边区域上，设置龟裂这样的应力缓和部，缓和产生于基底层内的应力。
另外，本发明的一个方式的TMR元件中，当将基底层的宽度设为WU，且将通路配线部的上表面的周边区域上的基底层的厚度设为TE时，基底层能够具有满足式(1)的宽度WU。
WU＞16.4×TE…(1)
由此，基底层能够在该基底层的面内方向上具有比通路配线部的上表面的周边区域上的基底层的厚度TE的16.4倍大的宽度WU。具有该较大的宽度WU时，在周边区域上的基底层内设置龟裂这样的应力缓和部，缓和产生于基底层内的应力。
另外，本发明的一个方式的TMR元件中，基底层能够具有比隧道势垒层的宽度大的宽度。由此，在周边区域上的基底层内设置龟裂这样的应力缓和部，缓和产生于基底层内的应力。
另外，本发明的一个方式的TMR元件中，隧道势垒层的下表面能够在通路配线部的上表面的中央区域上和通路配线部的上表面的周边区域上具有2nm以下的该下表面的高度的差。由此，TMR元件的磁阻比及耐久性提高。
另外，本发明的一个方式的TMR元件中，应力缓和部能够从基底层的背面向基底层的表面延伸。由此，龟裂这样的应力缓和部从基底层的背面向基底层的表面延伸，基底层的表面的平坦性提高。
另外，本发明的一个方式的TMR元件中，应力缓和部的上端能够位于基底层的背面与基底层的表面之间。由此，龟裂这样的应力缓和部未到达基底层的表面，因此，基底层的表面成为平坦的面。
另外，本发明的一个方式的TMR元件中，基底层能够含有选自Nb-N、Ta-N、Ti-N、V-N及Zr-N中的至少一种氮化物。由此，基底层含有氮化物，基底层的表面的平坦性提高。
另外，本发明的一个方式的TMR元件中，基底层能够含有选自NaRh2O4、NaV2O4、RuO2、SrRuO2、ReO3、及IrO2中的至少一种氧化物。由此，基底层含有氧化物，基底层的表面的平坦性提高。
另外，本发明的一个方式的TMR元件中，基底层能够含有选自Nb-N、Ta-N、Ti-N、V-N、及Zr-N中的至少一种氮化物和选自NaRh2O4、NaV2O4、RuO2、SrRuO2、ReO3、及IrO2中的至少一种氧化物。由此，基底层含有氮化物和氧化物，基底层的表面的平坦性提高。
另外，本发明的一个方式提供一种磁存储器，其具备上述任一TMR元件作为存储元件。
另外，本发明的一个方式提供一种内置型存储器，其具备上述磁存储器。
发明效果
根据本发明，提供提高了隧道势垒层的平坦性的TMR元件。另外，提供具备该TMR元件的磁存储器、及具备该磁存储器的内置型存储器。
附图说明
图1是具备实施方式的TMR元件的MRAM的平面剖面图。
图2是实施方式的MRAM的纵截面的示意图。
图3是表示实施方式的MRAM的电连接的图。
图4是实施方式的MRAM的TMR元件附近的剖面图。
图5是实施方式的MRAM的TMR元件附近的剖面图。
图6是实施方式的MRAM的TMR元件附近的剖面图。
图7是表示用于说明TMR元件的制造方法的具体例的截面的图。
图8是表示用于说明TMR元件的制造方法的具体例的截面的图。
图9是表示用于说明TMR元件的制造方法的具体例的截面的图。
图10是表示用于说明TMR元件的制造方法的具体例的截面的图。
图11是表示用于说明TMR元件的制造方法的具体例的截面的图。
图12是表示用于说明TMR元件的制造方法的具体例的截面的图。
图13是表示用于说明TMR元件的制造方法的具体例的截面的图。
图14是表示用于说明TMR元件的制造方法的具体例的截面的图。
图15是表示用于说明TMR元件的制造方法的具体例的截面的图。
图16是实施方式的变形例的MRAM的纵截面的示意图。
具体实施方式
以下，参照附图详细地说明用于实施本发明的方式。此外，各附图中，在可以的情况下，对相同要素使用相同的符号。另外，附图中的构成要素内及构成要素间的尺寸比为了附图的观察容易性而分别为任意的。
图1是具备本实施方式的隧道磁阻效应元件(TMR元件)的磁存储器(Magnetoresistive Random Access Memory，MRAM)的平面剖面图，图2是本实施方式的MRAM的纵截面的示意图。图1对应于沿着图2的MRAM100的I-I线的截面。此外，图1及其以后的图中，根据需要表示有三维正交坐标系R。在使用三维正交坐标系R的情况下，将各层的厚度方向设为Z轴方向，将与Z轴垂直的两个正交轴设为X轴及Y轴。
如图1所示，本实施方式的MRAM100具有在XY平面内配置成阵列状(图1中5列5行)的多个TMR元件1。多个TMR元件1分别作为MRAM100的存储元件发挥作用。TMR元件1的详细如后述，具有叠层部ST和覆盖叠层部ST的侧面的侧壁部17。另外，如图2所示，MRAM100具备：半导体基板50、晶体管阵列60、通路配线部25、层间绝缘层27、字线WL、包含侧壁部17的TMR元件阵列70、上部配线UL、覆盖上部配线UL的上表面的绝缘体80。此外，图1及图2中，除了字线WL以外，还省略连接上部配线UL和晶体管阵列60的其它电气配线的图示。
晶体管阵列60设置于沿着半导体基板50的XY平面延伸的主面上。MRAM100具有用于分别驱动多个TMR元件1的设置成阵列状的多个晶体管T(参照图3)。多个通路配线部25及多个字线WL设置于晶体管阵列60上。各通路配线部25将晶体管阵列60的多个晶体管T之一和TMR元件阵列70的多个TMR元件1进行电连接。多个通路配线部25及多个字线WL埋入层间绝缘层27内，利用层间绝缘层27相互绝缘。
图3是表示本实施方式的MRAM的电连接的图。图3中，仅表示与TMR元件阵列70的多个TMR元件1中的5个TMR元件1相关的电连接。
如图3所示，各TMR元件1的一端与各晶体管T的漏极D电连接，各TMR元件1的另一端与位线BL电连接。位线BL包含于上部配线UL(参照图2)。各晶体管T的栅极与各字线WL电连接，各晶体管T的源极S与源极线SL电连接。各晶体管T作为MRAM100的存储元件发挥作用，一个晶体管T和与其电连接的一个晶体管T构成一个存储单元。
在向MRAM100的存储单元写入数据时，在对与写入对象的TMR元件1对应的字线WL施加选择电压，且将该TMR元件1设为接通的状态下，以与写入的数据(“1”或“0”)对应的极性的电流流通该TMR元件1的方式，在位线BL与源极线SL间施加电压。此时的施加电压的大小设定成使该TMR元件1的磁化自由层7(参照图4)中可产生后述那样的自旋注入磁化反转的大小。由此，将该TMR元件1的磁化自由层7(参照图4)的磁化方向设定成与写入的数据对应的方向。
在读出MRAM100的存储单元的数据时，在对与读出对象的TMR元件1对应的字线WL上施加选择电压，且将该TMR元件1设为接通的状态下，在位线BL与源极线SL间施加比写入时小的电压。由此，经由该TMR元件1在位线BL与源极线SL间流通与存储于该TMR元件1的数据相应的大小的电流，因此，通过检测该电流值，进行数据的读出。
接着，说明本实施方式的TMR元件1的更详细的结构。图4是本实施方式的MRAM的TMR元件附近的剖面图。图4表示图2所示的MRAM100的纵截面中的一个TMR元件1附近的截面。图5是将图4的区域V进行放大表示的图。
如图4及图5所示，TMR元件1具备：设置于通路配线部25的上表面26上的基底层21、设置于基底层21的表面22上的叠层部ST、覆盖叠层部ST的侧面的侧壁部17、以及覆盖通路配线部25及基底层21的侧面的层间绝缘层27。
叠层部ST由按照作为叠层方向的Z轴方向叠层的多个层构成，例如，具有设置于基底层21的表面22上的磁隧道接合部2和设置于磁隧道接合部2上的掩模层15。磁隧道接合部2包含磁化方向被固定且作为磁化固定层发挥作用的参照层3、磁化自由层7、及设置于参照层3与磁化自由层7之间的隧道势垒层5。参照层3设置于例如基底层21的表面22上。TMR元件1中，通过经由隧道势垒层流向磁化自由层的自旋极化电流，能够使磁化自由层的磁化方向反转。磁隧道接合部2根据需要还包含垂直磁化感应层9。垂直磁化感应层9设置于例如磁化自由层7的隧道势垒层5侧的相反侧。
为了提高叠层部ST的各层、特别是隧道势垒层5的平坦性，基底层21设置于通路配线部25的上表面26上。基底层21的表面22能够通过化学机械研磨(CMP)等进行研磨，通过这些方法的研磨使其平坦化。基底层21的表面22的平坦性能够比通路配线部25的上表面26的平坦性更高。基底层21的表面22具有较高的平坦性且沿着XY平面延伸，在该表面22上形成有叠层部ST。
通路配线部25由导电性的材料构成，例如由Cu等的金属构成。基底层21由导电性的材料构成，例如由导电性氧化物、导电性氮化物、导电性氧氮化物、或硅化物构成。因此，本实施方式的TMR元件1的一端即参照层3的下表面经由基底层21及通路配线部25与晶体管T的漏极D(参照图3)电连接。
通路配线部25在例如其上表面26的中央区域26L上具有突起25a，在其上表面26的周边区域26E上具有凹处25b。基底层21设置于通路配线部25的上表面26上，因此，具有与通路配线部25的上表面26上的突起25a及凹处25b一致的形状的背面23。例如，基底层21的背面23在通路配线部25的上表面26的中央区域26L上具有与通路配线部25的突起25a一致的凹处21b。另外，基底层21的背面23在例如通路配线部25的上表面26的周边区域26E上具有与通路配线部25的凹处25b一致的突起21a。
基底层21具有与通路配线部25的上表面26的形状一致的背面23，结果，通路配线部25在例如该上表面26的中央区域26L上具有突起25a，且在该上表面26的周边区域26E上具有凹处25b时，基底层21在通路配线部25的上表面26的周边区域26E上具有比通路配线部的上表面26的中央区域26L上大的厚度。即，周边区域26E上的基底层21的厚度TE能够比中央区域26L上的基底层21的厚度TL更大。基底层21能够在通路配线部25的上表面26的周边区域26E上具有应力缓和部30。基底层21中，在厚度比中央区域26L大的周边区域26E上设置龟裂这样的应力缓和部30，缓和在基底层21内产生的应力。
设置于通路配线部25的上表面26上的基底层21具有应力缓和部30，利用该应力缓和部30，即使在通路配线部25的上表面26上具有凹处25b及/或突起25a时，也缓和由于该凹处25b及/或突起25a而产生于基底层21内的应力。由于缓和在基底层21内产生的应力，因此，基底层21的表面22的平坦性提高。磁隧道接合部2设置于基底层21的表面22上，因此，磁隧道接合部2所包含的隧道势垒层5的平坦性提高。平坦性提高的隧道势垒层5中，电压被均匀地施加，因此，抑制在面内方向上产生的电流，并得到较高的MR比。另外，对于隧道势垒层5的局部的电压的施加降低，因此，抑制断裂的产生，隧道势垒层5的耐久性提高。
应力缓和部30能够包含一个或多个龟裂。龟裂是例如破裂或微裂纹，除了结晶的错位等产生的龟裂。基底层21能够在龟裂内具有真空的空间或减压的空间。例如，利用透射电子显微镜(TEM)观测应力缓和部30的结果中，显示该应力缓和部30中不存在结晶。应力缓和部30缓和产生于基底层21内的应力，其结果，缓和产生于磁隧道接合部2内的应变。TMR元件1能够实现较高的MR比及较高的耐久性。
TMR元件1中，当将基底层21的宽度设为WU，且将通路配线部25的上表面26的周边区域26E上的基底层21的厚度设为TE时，基底层21能够具有满足式(1)的宽度WU。
WU＞16.4×TE…(1)
基底层21具有该较大的宽度WU时，在周边区域26E上的基底层21内，利用TEM观测龟裂这样的应力缓和部30。利用TEM的应力缓和部30的观测中，TEM的倍率是例如50万～500万倍。在周边区域26E上的基底层21内设置应力缓和部30，缓和产生于基底层21内的应力。
本实施方式中，宽度WU相对于厚度TE的比(WU/TE)为例如8.0～16.4时，利用TEM等稍微观测到应力缓和部30。宽度WU相对于厚度TE的比(WU/TE)为例如2.0～8.0时，利用TEM等几乎观测不到应力缓和部30。
基底层21能够具有比隧道势垒层5大的宽度WU。即，基底层21的宽度WU能够比隧道势垒层5的宽度WB大。基底层21具有比隧道势垒层5的面内方向的宽度WB大的宽度WU时，在周边区域26E上的基底层21内设置龟裂这样的应力缓和部30，缓和产生于基底层21内的应力。
如图5所示，在周边区域26E上的基底层21内，作为应力缓和部30的龟裂能够从基底层21的背面23向表面22延伸。因此，能够在基底层21的背面23具有开口部30a，且在基底层21内具有作为龟裂的上端的最深部30b。图5中，通过开口部30a的大致中心与最深部30b的龟裂的延伸轴DC能够与叠层轴(叠层方向)DS构成角度P1。角度P1能够为例如10度～35度的范围。
龟裂这样的应力缓和部30能够从基底层21的背面23向基底层21的表面22延伸，因此，通过该龟裂的延伸，基底层21的表面22的平坦性提高。另外，在周边区域26E上的基底层21内，应力缓和部30的最深部30b能够位于基底层21的背面23与基底层21的表面22之间。龟裂这样的应力缓和部30未到达基底层21的表面22，因此，基底层21的表面22成为平坦的面。
在制造TMR元件1时，通过化学机械研磨(CMP)等，基底层21的表面22与覆盖基底层21的侧面的层间绝缘层27一起被研磨。有时基底层21的硬度与层间绝缘层27的硬度不同，例如，在基底层21的硬度比层间绝缘层27的硬度高的情况下，基底层21的表面22比层间绝缘层27的表面28较慢地切削，因此，有时在中央区域26L上的基底层21的表面22形成突起。另外，例如，在基底层21的表面22的硬度比层间绝缘层27的表面28的硬度低的情况下，基底层21的表面22比层间绝缘层27的表面28更快地切削，因此，有时在中央区域26L上的基底层21的表面22形成凹处。
图6是本实施方式的MRAM的TMR元件附近的剖面图，与图4对应。图6中是在基底层21的表面22上形成突起时的图，形成的突起进行放大表示。
如图6所示，基底层21的硬度比层间绝缘层27的硬度高时，基底层21的表面22的高度能够随着从周边区域26E上朝向中央区域26L上而单调地变高。其结果，中央区域26L上的基底层21的表面22的高度比周边区域26E上的基底层21的表面22的高度更高。基底层21的表面22的高度被基底层21的厚度方向(Z轴方向)限定。
磁隧道接合部2设置于基底层21的表面22上，因此，有时磁隧道接合部2所包含的各层的面的高度根据基底层21的表面22的高度的变化而变化。因此，例如，有时中央区域26L上的隧道势垒层5的下表面5b的高度比周边区域26E上的隧道势垒层5的下表面5b的高度更高。
本实施方式中，隧道势垒层5能够具有中央区域26L上的该下表面5b的高度与周边区域26E上的该下表面5b的高度的差为2nm以下的下表面5b。即，中央区域26L上的下表面5b的高度的最大值与周边区域26E上的下表面5b的高度的最小值的差能够为2nm以下。下表面5b的高度被隧道势垒层5的厚度方向(Z轴方向)限定。一实施方式中，当将中央区域26L上的下表面5b的高度的最大值设为高度H1时，在图6中，高度H1被周边区域26E上从包含下表面5b的高度为最小值的端部R1的基准面SP1到下表面5b为止的距离所限定。基准面SP1向隧道势垒层5的宽度的方向(X轴方向)延伸。
TMR元件1中，在隧道势垒层5的下表面5b，以高度H1为2nm以下，即以隧道势垒层5的下表面5b在中央区域26L上和周边区域26E上具有2nm以下的该下表面5b的高度的差的方式，提高平坦性。通过该平坦性的提高，能够对隧道势垒层5更均匀地施加电压。通过该均匀的电压施加，抑制按照面内方向产生的电流，得到较高的MR比，另外，对于隧道势垒层5的局部的电压的施加降低。抑制断裂的产生，隧道势垒层5的耐久性提高。
此外，基底层21的硬度比层间绝缘层27的硬度低时，隧道势垒层5中，例如，有时中央区域26L上的基底层21的表面22的高度比周边区域26E上的基底层21的表面22的高度低。即使在该情况下，隧道势垒层5中，中央区域26L上的下表面5b的高度与周边区域26E上的下表面5b高度的差也能够成为2nm以下。
TMR元件1中，基底层21能够含有选自Nb-N、Ta-N、Ti-N、V-N、及Zr-N中的至少一种氮化物。通过基底层21含有氮化物，基底层21的表面22的平坦性提高。
另外，基底层能够含有选自NaRh2O4、NaV2O4、RuO2、SrRuO2、ReO3、及IrO2中的至少一种氧化物。通过基底层21含有氧化物，由此基底层21的表面22的平坦性提高。
另外，基底层21能够含有选自Nb-N、Ta-N、Ti-N、V-N、及Zr-N中的至少一种氮化物和选自NaRh2O4、NaV2O4、RuO2、SrRuO2、ReO3、及IrO2中的至少一种氧化物。基底层21含有氮化物和氧化物，由此基底层21的表面22的平坦性提高。
TMR元件1中，参照层3由Co、Co-Fe合金、Co-Fe-B合金等的铁磁性材料构成。参照层3的磁化方向实际上固定成沿着Z轴方向的方向。参照层3的Z轴方向的厚度能够设为例如3nm以上、10nm以下。另外，参照层3能够以使各磁性层的磁化方向成为垂直方向的方式，具有例如Co/Pt或Co/Ni等的多层膜反复叠层的结构。
另外，参照层3能够具有使用经由Ru或Ir等的薄膜的RKKY相互作用来抵消参照层3中产生的磁化的结构。该结构是合成反铁磁性(Synthetic Anti-Ferromagnet，SAF)结构，即，具有由铁磁性材料构成的两个铁磁性层和叠层于该两个铁磁性层之间的非磁性层、且该两个铁磁性层的磁化方向借由该非磁性层通过基于RKKY相互作用的交换耦合而相互反平行地耦合的结构。
隧道势垒层5由绝缘材料构成。隧道势垒层5优选以基于与后述的垂直磁化感应层9同样的原理，以向磁化自由层7感应垂直磁各向异性的方式构成。这是由于，磁化自由层7的垂直磁化更稳定，且可增厚磁化自由层7的膜厚。作为构成可向磁化自由层7感应垂直磁各向异性的隧道势垒层5的材料，例如能够举出MgO、ZnO、GaOX或具有以通式AB2O4(式中，A为选自Mg及Zn中的至少一种元素，B为选自Al、Ga及In中的至少一种元素)表示的尖晶石结构的氧化物材料等的氧化物材料。
但是，隧道势垒层5也可以以不向磁化自由层7感应垂直磁各向异性的方式构成。在该情况下，隧道势垒层5能够由Cu、Ag等的非磁性金属材料或Si、Ge等的半导体材料构成。
关于隧道势垒层5，在向参照层3及磁化自由层7间施加电压时，Z轴方向的厚度薄至沿着Z轴方向向隧道势垒层5流通隧道电流的程度。隧道势垒层5的Z轴方向的厚度能够设为例如1nm以上、3nm以下。
另外，本实施方式中，隧道势垒层5由向磁化自由层7中、磁化自由层7与隧道势垒层5的界面附近的区域感应沿着Z轴方向的磁各向异性(垂直磁各向异性)的材料构成。由此，与后述的垂直磁化感应层9一起，向磁化自由层7赋予沿着Z轴的方向(垂直方向)的磁各向异性。但是，如果能够通过垂直磁化感应层9的作用等使磁化自由层7的易磁化轴充分稳定并朝向沿着Z轴的方向，则隧道势垒层5也可以由不向磁化自由层7感应垂直磁各向异性的材料构成。
磁化自由层7由Fe、Co-Fe、Co-Fe-B及铁磁性的霍伊斯勒合金等的铁磁性材料构成。磁化自由层7的磁化方向实际上未固定。
垂直磁化感应层9由例如MgO、ZnO、Ga2O3或具有以通式AB2O4(式中，A为选自Mg及Zn中的至少一种元素，B为选自Al、Ga及In中的至少一种元素)表示的尖晶石结构的氧化物材料等构成。
垂直磁化感应层9优选以XY面内的每单位面积的沿着Z轴方向的电阻值比隧道势垒层5小的方式构成。特别是在垂直磁化感应层9由绝缘材料构成的情况下，垂直磁化感应层9的Z轴方向的厚度优选比隧道势垒层5的Z轴方向的厚度薄。
垂直磁化感应层9由向磁化自由层7中、磁化自由层7与垂直磁化感应层9的界面附近的区域基于自旋·轨道相互作用感应沿着Z轴的方向的磁各向异性(垂直磁各向异性)的材料构成。由此，与上述的隧道势垒层5一起，向磁化自由层7赋予沿着Z轴的方向(垂直方向)的磁各向异性。
磁化自由层7的沿着Z轴方向的厚度通过赋予上述那样的隧道势垒层5及垂直磁化感应层9的磁各向异性的功能，薄至磁化自由层7的易磁化轴稳定且成为沿着Z轴的方向的程度。该厚度能够设为例如1nm以上、3nm以下。
掩模层15叠层于垂直磁化感应层9及泄漏层11上。掩模层15由导电性的材料构成，例如由Ta、Ru、W、TaN、TiN、CuN等的金属构成。而且，本实施方式的TMR元件1的另一端即掩模层15的上表面与位线BL(参照图3)电连接。
侧壁部17由绝缘材料构成，覆盖叠层部ST的侧面。由此，侧壁部17将TMR元件1的叠层部ST和其它TMR元件的叠层部进行电绝缘。本实施方式中，侧壁部17与参照层3、隧道势垒层5、磁化自由层7、及掩模层15的侧面的全部连接，但也可以与这些侧面的一部分不连接。侧壁部17由例如SiN等的氮化物材料或SiON等的氧氮化物材料构成。
层间绝缘层27由绝缘材料构成，覆盖通路配线部25及基底层21的侧面。由此，层间绝缘层27将通路配线部25及基底层21与其它通路配线部及基底层进行电绝缘。层间绝缘层27由例如SiN等的氮化物材料或SiON等的氧氮化物材料构成。
说明这种本实施方式的TMR元件的制造方法的具体例。图7～图15是表示用于说明本实施方式的TMR元件的制造方法的具体例的截面的图，与上述的图4所示的TMR元件1附近的截面对应。此外，以下的具体例中，表示包含垂直磁化感应层9的TMR元件的制造方法。
具体例的制造方法中，首先，如图7所示，在晶体管阵列60上的前面形成下部层间绝缘层27a后，在下部层间绝缘层27a上形成具有开口的抗蚀层41。下部层间绝缘层27a由与层间绝缘层27同样的材料构成。抗蚀层41的开口与形成后述的通路配线部25的区域对应。
接着，如图8所示，将抗蚀层41用作掩模，将下部层间绝缘层27a通过例如反应性离子蚀刻(RIE)法等的干法蚀刻法进行蚀刻，然后除去抗蚀层41，由此，在下部层间绝缘层27a上形成到达晶体管阵列60的深度的开口。
接着，如图9所示，以埋入下部层间绝缘层27a的开口的方式，形成有Cu等金属构成的通路配线部25后，在通路配线部25和下部层间绝缘层27a上形成有导电性的材料构成的基底层21。通路配线部25在例如该上表面26的中央区域26L上具有突起25a，在例如该上表面26的周边区域26E上具有凹处25b。根据通路配线部25的上表面26上的突起25a及凹处25b，基底层21在例如通路配线部25的上表面26的中央区域26L上具有基底层21的凹处21b，在例如通路配线部25的上表面26的周边区域26E上具有基底层21的突起21a。此外，也可以在形成通路配线部25前，在下部层间绝缘层27a的开口的侧面形成由Ta等的导电性材料构成的基底层。
接着，如图10所示，在基底层21上形成抗蚀层43。抗蚀层43形成于通路配线部25的整体及下部层间绝缘层27a的一部分的垂直方向上方，在形成后述的上部层间绝缘层27b的区域的垂直方向上方未形成。
接着，如图11所示，将抗蚀层43用作掩模并将基底层21通过RIE法等的干法蚀刻法选择性地蚀刻，在该蚀刻的区域中形成上部层间绝缘层27b，其后除去抗蚀层43。然后，通过化学机械研磨(CMP)等，将基底层21和上部层间绝缘层27b的表面进行研磨并平坦化。
基底层21的上表面通过进行研磨而平坦化。其结果，通路配线部25在例如该上表面26的中央区域26L上具有突起25a，且在例如该上表面26的周边区域26E上具有凹处25b时，基底层21在通路配线部25的上表面26的周边区域26E上具有比通路配线部25的上表面26的中央区域26L上更大的厚度。研磨的结果，基底层21在通路配线部25的上表面26的周边区域26E上能够具有龟裂这样的应力缓和部30。由此，基底层21的表面22的平坦性比通路配线部25的上表面26的平坦性高。
上部层间绝缘层27b由与下部层间绝缘层27a同样的材料构成，另一方面，通过化学机械研磨(CMP)等与基底层21的表面22一起研磨该表面28。因此，形成于基底层21上的隧道势垒层5中，上部层间绝缘层27b能够以使中央区域26L上的下表面5b的高度与周边区域26E上的下表面5b的高度的差成为2nm以下的方式，包含其硬度与基底层21的硬度大致相等的材料。上部层间绝缘层27b与下部层间绝缘层27a一起构成层间绝缘层27。
接着，如图12所示，在基底层21及层间绝缘层27上的整个面上将参照层3、隧道势垒层5、磁化自由层7、垂直磁化感应层9、掩模层15依次形成后，在掩模层15的表面的一部分形成抗蚀层51。抗蚀层51形成于通路配线部25的垂直方向上方及基底层21的一部分的垂直方向上方。此外，也可以根据需要，在基底层21及层间绝缘层27与参照层3之间，形成覆盖基底层21及层间绝缘层27上的整个面的由Ta等导电材料构成的种籽层。
接着，如图13所示，将抗蚀层51用作掩模并通过RIE法等的干法蚀刻法选择性地蚀刻掩模层15，使垂直磁化感应层9的表面露出。
接着，如图14所示，除去抗蚀层51后，将抗蚀层51用作掩模并通过RIE法等的干法蚀刻法，将垂直磁化感应层9、磁化自由层7、隧道势垒层5、及参照层3进行蚀刻，基底层21及层间绝缘层27露出，之后停止蚀刻。
接着，如图15所示，以埋入叠层部ST的方式在基底层21及层间绝缘层27上形成侧壁部17，且在掩模层15及侧壁部17上形成上部电极层31，由此，TMR元件1完成。
图16是本实施方式的变形例的MRAM的纵截面的示意图。本变形例的MRAM100a在还具备处理器90这一点上，与上述的本实施方式的基本方式的MRAM100不同。MRAM100a中，MRAM部分也以装入于处理器90的电路制作的工序的形式制作，因此，处理器90和MRAM100a的MRAM部分进行合并。因此，MRAM100a成为内置型存储器。由此，处理器90与MRAM部分的数据的交换高速化。另外，在处理器90的上部设置MRAM部分，因此，能够提高器件整体的集成度。
符号说明
1…TMR元件、2…磁隧道接合部、3…参照层、5…隧道势垒层、5b…下表面、7…磁化自由层、21…基底层、22…表面、23…背面、26…上表面、26E…周边区域、26L…中央区域、27…层间绝缘层、30…应力缓和部。

Claims (13)

1.一种隧道磁阻效应元件，其具备：
基底层，其设置于通路配线部的上表面上；磁隧道接合部，其设置于所述基底层的表面上；以及层间绝缘层，其覆盖所述通路配线部及所述基底层的侧面，
所述基底层具有应力缓和部，
所述磁隧道接合部具有磁化方向被固定的参照层、磁化自由层、以及设置于所述参照层与所述磁化自由层之间的隧道势垒层，
所述层间绝缘层包含绝缘材料。
2.根据权利要求1所述的隧道磁阻效应元件，其中，
所述应力缓和部包含多个龟裂。
3.根据权利要求1或2所述的隧道磁阻效应元件，其中，
所述基底层在所述通路配线部的所述上表面的周边区域上具有比所述通路配线部的所述上表面的中央区域上更大的厚度，
所述基底层在所述通路配线部的所述上表面的所述周边区域上具有所述应力缓和部。
4.根据权利要求3所述的隧道磁阻效应元件，其中，
当将所述基底层的宽度设为WU，且将所述通路配线部的所述上表面的所述周边区域上的所述基底层的厚度设为TE时，所述基底层具有满足式(1)的宽度WU，
WU＞16.4×TE…(1)。
5.根据权利要求1～4中任一项所述的隧道磁阻效应元件，其中，
所述基底层具有比所述隧道势垒层的宽度更大的宽度。
6.根据权利要求1～5中任一项所述的隧道磁阻效应元件，其中，
隧道势垒层的下表面在通路配线部的上表面的中央区域上和通路配线部的上表面的周边区域上具有2nm以下的该下表面的高度的差。
7.根据权利要求1～6中任一项所述的隧道磁阻效应元件，其中，
所述应力缓和部从所述基底层的背面向所述基底层的所述表面延伸。
8.根据权利要求7所述的隧道磁阻效应元件，其中，
所述应力缓和部的上端位于所述基底层的所述背面与所述基底层的所述表面之间。
9.根据权利要求1～8中任一项所述的隧道磁阻效应元件，其中，
所述基底层含有选自Nb-N、Ta-N、Ti-N、V-N及Zr-N的至少一种氮化物。
10.根据权利要求1～8中任一项所述的隧道磁阻效应元件，其中，
所述基底层含有选自NaRh2O4、NaV2O4、RuO2、SrRuO2、ReO3、及IrO2中的至少一种氧化物。
11.根据权利要求1～8中任一项所述的隧道磁阻效应元件，其中，
所述基底层具有氮氧化物，该氮氧化物含有选自Nb-N、Ta-N、Ti-N、V-N及Zr-N中的至少一种氮化物和选自NaRh2O4、NaV2O4、RuO2、SrRuO2、ReO3、及IrO2中的至少一种氧化物。
12.一种磁存储器，其具备权利要求1～11中任一项所述的隧道磁阻效应元件作为存储元件。
13.一种内置型存储器，其具备权利要求12所述的磁存储器。
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