JPH0563208A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH0563208A JPH0563208A JP4012398A JP1239892A JPH0563208A JP H0563208 A JPH0563208 A JP H0563208A JP 4012398 A JP4012398 A JP 4012398A JP 1239892 A JP1239892 A JP 1239892A JP H0563208 A JPH0563208 A JP H0563208A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- refractive index
- insulating film
- wiring layer
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 230000001681 protective effect Effects 0.000 claims abstract description 85
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 10
- 239000001301 oxygen Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 83
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 83
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 54
- 239000007789 gas Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 40
- 229910052757 nitrogen Inorganic materials 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 24
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 14
- 230000008018 melting Effects 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 11
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 abstract description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 6
- 238000012216 screening Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 50
- 230000014759 maintenance of location Effects 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000005380 borophosphosilicate glass Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005243 fluidization Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
- H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
- H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
- H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 電荷保持特性に関する信頼性を向上できる不
揮発性半導体記憶装置と、その製造方法を提供する。 【構成】 半導体基板10の主表面領域内にメモリセル10
0が形成されている。基板10上にはメモリセル100を覆う
ように層間絶縁膜26が形成されている。層間絶縁膜26内
にはメモリセル100に到達するように開孔部28が形成さ
れている。内部配線層30は、開孔部28を介して、メモリ
セル100に電気的に接続される。層間絶縁膜26上には内
部配線層30を覆うように保護膜32が形成されている。そ
して、保護膜32が、少なくともシリコンと酸素とを含む
物質で構成され、かつその屈折率が1.48以上1.65以下の
範囲に設定されている。 【効果】 このような保護膜は、可動イオンや水分等の
遮蔽効果が高く、記憶装置の電荷保持特性を向上させる
ことができる。
揮発性半導体記憶装置と、その製造方法を提供する。 【構成】 半導体基板10の主表面領域内にメモリセル10
0が形成されている。基板10上にはメモリセル100を覆う
ように層間絶縁膜26が形成されている。層間絶縁膜26内
にはメモリセル100に到達するように開孔部28が形成さ
れている。内部配線層30は、開孔部28を介して、メモリ
セル100に電気的に接続される。層間絶縁膜26上には内
部配線層30を覆うように保護膜32が形成されている。そ
して、保護膜32が、少なくともシリコンと酸素とを含む
物質で構成され、かつその屈折率が1.48以上1.65以下の
範囲に設定されている。 【効果】 このような保護膜は、可動イオンや水分等の
遮蔽効果が高く、記憶装置の電荷保持特性を向上させる
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびその製造方法に係わり、特に改良された保護膜
を持つ不揮発性半導体記憶装置およびその製造方法に関
する。
置およびその製造方法に係わり、特に改良された保護膜
を持つ不揮発性半導体記憶装置およびその製造方法に関
する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の信頼性を考え
る上で、メモリセルの電荷保持特性の劣化は重大な問題
である。
る上で、メモリセルの電荷保持特性の劣化は重大な問題
である。
【０００３】ＥＰＲＯＭや一括消去型ＥＥＰＲＯＭで
は、電荷蓄積部に電荷（電子）が注入されている時点が
“書き込み”と呼ばれ、情報が記憶されている状態であ
る。反対に、電荷蓄積部に電荷（電子）が注入されてい
ない時点が“消去”と呼ばれ、情報がクリアされている
状態である。もし、電荷蓄積部から電子が抜けてしまう
と、記憶されている情報が無くなることを意味する。従
って、電荷保持特性は、情報の長期間に及ぶ保持という
観点から、不揮発性半導体記憶装置では重要なファクタ
である。電荷保持特性を劣化させる要因は、主に次の２
つの要因に依存している。
は、電荷蓄積部に電荷（電子）が注入されている時点が
“書き込み”と呼ばれ、情報が記憶されている状態であ
る。反対に、電荷蓄積部に電荷（電子）が注入されてい
ない時点が“消去”と呼ばれ、情報がクリアされている
状態である。もし、電荷蓄積部から電子が抜けてしまう
と、記憶されている情報が無くなることを意味する。従
って、電荷保持特性は、情報の長期間に及ぶ保持という
観点から、不揮発性半導体記憶装置では重要なファクタ
である。電荷保持特性を劣化させる要因は、主に次の２
つの要因に依存している。
【０００４】１つは、電荷蓄積部、すなわち浮遊ゲ−ト
を覆う酸化膜の膜質である。この酸化膜の膜質が悪けれ
ば電荷保持特性は劣化する。これは、浮遊ゲ−トが持つ
自己電界により、浮遊ゲ−トに蓄積された電荷が酸化膜
の膜質の悪い部分を介して浮遊ゲ−ト外へと放出されて
しまうからである。この結果、セルトランジスタのしき
い値は低下し、記憶されている情報が無くなってしま
う。
を覆う酸化膜の膜質である。この酸化膜の膜質が悪けれ
ば電荷保持特性は劣化する。これは、浮遊ゲ−トが持つ
自己電界により、浮遊ゲ−トに蓄積された電荷が酸化膜
の膜質の悪い部分を介して浮遊ゲ−ト外へと放出されて
しまうからである。この結果、セルトランジスタのしき
い値は低下し、記憶されている情報が無くなってしま
う。
【０００５】もう１つはＮａ+ 、Ｋ+ 、Ｌｉ+ 等の可動
イオンの存在である。可動イオンは、浮遊ゲ−トが持つ
自己電界により、浮遊ゲ−ト近傍に引き寄せられ、蓄積
されている電荷を中和する。これによっても、メモリセ
ルのしきい値が低下する。
イオンの存在である。可動イオンは、浮遊ゲ−トが持つ
自己電界により、浮遊ゲ−ト近傍に引き寄せられ、蓄積
されている電荷を中和する。これによっても、メモリセ
ルのしきい値が低下する。
【０００６】半導体記憶装置の内部に存在する可動イオ
ンは、ＢＰＳＧ膜あるいはＰＳＧ膜を層間絶縁膜絶縁膜
に用いることにより、これらの膜にゲッタ−され、電荷
保持特性の劣化を防止できる。半導体記憶装置の外部か
ら侵入する可動イオンは、保護膜としてのＰＳＧ膜によ
り防ぐことができる。
ンは、ＢＰＳＧ膜あるいはＰＳＧ膜を層間絶縁膜絶縁膜
に用いることにより、これらの膜にゲッタ−され、電荷
保持特性の劣化を防止できる。半導体記憶装置の外部か
ら侵入する可動イオンは、保護膜としてのＰＳＧ膜によ
り防ぐことができる。
【０００７】しかし、半導体記憶装置の微細化、高密度
化が進んでくると半導体装置製造プロセスは低温プロセ
スにならざるを得ず、その結果、酸化膜の信頼性は低下
していく。
化が進んでくると半導体装置製造プロセスは低温プロセ
スにならざるを得ず、その結果、酸化膜の信頼性は低下
していく。
【０００８】また、素子の微細化、薄膜化が進むと、上
述のＢＲＳＧ、ＰＳＧ膜の薄膜化や、配線間隔の縮小化
により配線層の側壁に形成されるＰＳＧ保護膜の薄膜化
によりゲッタリング効果が小さくなってしまう。これら
の観点から不揮発性半導体記憶装置において微細化、薄
膜化が進むと、電荷保持特性の劣化は深刻な問題とな
る。
述のＢＲＳＧ、ＰＳＧ膜の薄膜化や、配線間隔の縮小化
により配線層の側壁に形成されるＰＳＧ保護膜の薄膜化
によりゲッタリング効果が小さくなってしまう。これら
の観点から不揮発性半導体記憶装置において微細化、薄
膜化が進むと、電荷保持特性の劣化は深刻な問題とな
る。
【０００９】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みて為されたもので、特に電荷保持特性に関す
る信頼性を向上できる不揮発性半導体記憶装置と、その
製造方法を提供することを目的としている。
な点に鑑みて為されたもので、特に電荷保持特性に関す
る信頼性を向上できる不揮発性半導体記憶装置と、その
製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明に関わる不揮発性半導体記憶装置の第１の
態様は、保護膜を少なくともシリコンと酸素とを含む物
質で構成し、かつその屈折率を１．４８以上１．６５以
下の範囲に設定している。
め、この発明に関わる不揮発性半導体記憶装置の第１の
態様は、保護膜を少なくともシリコンと酸素とを含む物
質で構成し、かつその屈折率を１．４８以上１．６５以
下の範囲に設定している。
【００１１】また、第２の態様は、少なくともシリコン
と酸素とを含む物質で構成され、かつその屈折率を１．
４８以上１．６５以下の範囲に設定された保護膜の下
に、表面が平坦化された絶縁膜を有している。
と酸素とを含む物質で構成され、かつその屈折率を１．
４８以上１．６５以下の範囲に設定された保護膜の下
に、表面が平坦化された絶縁膜を有している。
【００１２】
【作用】少なくともシリコンと酸素とを含む物質で構成
された保護膜において、上記物質の屈折率が１．４８以
上であると電荷保持特性が良好となることが見出だされ
た。このような保護膜は、可動イオンや水分等の遮蔽効
果が高く、不揮発性半導体記憶装置の電荷保持特性を向
上させることができる。また、上記保護膜の屈折率が、
特に１．６５〜１．７０以上となると内部配線層の破壊
が顕著になる、という結果が得られた。
された保護膜において、上記物質の屈折率が１．４８以
上であると電荷保持特性が良好となることが見出だされ
た。このような保護膜は、可動イオンや水分等の遮蔽効
果が高く、不揮発性半導体記憶装置の電荷保持特性を向
上させることができる。また、上記保護膜の屈折率が、
特に１．６５〜１．７０以上となると内部配線層の破壊
が顕著になる、という結果が得られた。
【００１３】上記の結果に基づき、屈折率が１．４８以
上１．６５以下の範囲に設定された少なくともシリコン
と酸素とを含む物質による保護膜は、不揮発性半導体記
憶装置の電荷保持特性を良好とできる。さらに、内部配
線層を破壊させることもない。
上１．６５以下の範囲に設定された少なくともシリコン
と酸素とを含む物質による保護膜は、不揮発性半導体記
憶装置の電荷保持特性を良好とできる。さらに、内部配
線層を破壊させることもない。
【００１４】また、第２の態様によれば、上記保護膜の
下に、表面が平坦化された絶縁膜を、さらに有してい
る。これによれば、保護膜の厚みを均一化でき、可動イ
オンや水分等の遮蔽効果をより向上させることができ
る。
下に、表面が平坦化された絶縁膜を、さらに有してい
る。これによれば、保護膜の厚みを均一化でき、可動イ
オンや水分等の遮蔽効果をより向上させることができ
る。
【００１５】上記保護膜の製造方法として好ましい方法
は、基板の温度を配線層を構成する導体層の融点以下と
し、プラズマ雰囲気中でシランガスと少なくとも酸化窒
素ガスとを反応させることである。この方法によれば、
屈折率が１．４８以上１．６５以下の範囲となる少なく
ともシリコンと酸素とを含む物質で構成される保護膜を
容易に形成できる。しかも配線層を構成する導体層の融
点以下でこのような保護膜が形成されるので、配線層が
溶けてボイドやヒロックが形成されることもない。
は、基板の温度を配線層を構成する導体層の融点以下と
し、プラズマ雰囲気中でシランガスと少なくとも酸化窒
素ガスとを反応させることである。この方法によれば、
屈折率が１．４８以上１．６５以下の範囲となる少なく
ともシリコンと酸素とを含む物質で構成される保護膜を
容易に形成できる。しかも配線層を構成する導体層の融
点以下でこのような保護膜が形成されるので、配線層が
溶けてボイドやヒロックが形成されることもない。
【００１６】また、基板の温度を配線層を構成する導体
層の融点以下とし、プラズマ雰囲気中でＴＥＯＳガスと
少なくとも窒素を含むガスとを反応させること、あるは
常圧ＣＶＤ法により、ＴＥＯＳガスと少なくとも窒素を
含むガスとを反応させることによっても、上記保護膜を
容易に形成できる。
層の融点以下とし、プラズマ雰囲気中でＴＥＯＳガスと
少なくとも窒素を含むガスとを反応させること、あるは
常圧ＣＶＤ法により、ＴＥＯＳガスと少なくとも窒素を
含むガスとを反応させることによっても、上記保護膜を
容易に形成できる。
【００１７】また、保護膜を形成した後、この保護膜の
表面に、窒素含有量が大きい領域を形成するようにして
も、上記保護膜と同様な作用が得られる保護膜を容易に
得ることができる。
表面に、窒素含有量が大きい領域を形成するようにして
も、上記保護膜と同様な作用が得られる保護膜を容易に
得ることができる。
【００１８】
【実施例】以下、図面を参照してこの発明の実施例に関
わる保護膜を備えた半導体装置と、その製造方法につい
て説明する。なお、この説明において、全図に渡り共通
部分には共通の参照符号を用いることで、重複する説明
を避けることにする。図１は、この発明の第１の実施例
に関わる不揮発性半導体記憶装置の概略的な断面図であ
る。
わる保護膜を備えた半導体装置と、その製造方法につい
て説明する。なお、この説明において、全図に渡り共通
部分には共通の参照符号を用いることで、重複する説明
を避けることにする。図１は、この発明の第１の実施例
に関わる不揮発性半導体記憶装置の概略的な断面図であ
る。
【００１９】図１に示すように、シリコン基板１０の主
表面領域内には、メモリセル１００が形成されている。
シリコン基板１０上には、メモリセル１００を覆うよう
に、層間絶縁膜として、例えばＢＰＳＧ２６が形成され
ている。ＢＰＳＧ膜２６内には、メモリセル１００に到
達する開孔部２８が形成されている。ＢＰＳＧ膜２６上
には、開孔部２８を介してメモリセル１００に電気的に
接続される内部配線層、例えばビット線３０が形成され
ている。さらにＢＰＳＧ膜２６上には、ビット線３０を
覆うように、保護膜として屈折率が１．４８以上１．６
５以下の範囲に設定されたシリコン酸化膜３２が形成さ
れている。
表面領域内には、メモリセル１００が形成されている。
シリコン基板１０上には、メモリセル１００を覆うよう
に、層間絶縁膜として、例えばＢＰＳＧ２６が形成され
ている。ＢＰＳＧ膜２６内には、メモリセル１００に到
達する開孔部２８が形成されている。ＢＰＳＧ膜２６上
には、開孔部２８を介してメモリセル１００に電気的に
接続される内部配線層、例えばビット線３０が形成され
ている。さらにＢＰＳＧ膜２６上には、ビット線３０を
覆うように、保護膜として屈折率が１．４８以上１．６
５以下の範囲に設定されたシリコン酸化膜３２が形成さ
れている。
【００２０】なお、シリコン酸化膜３２はビット線３０
を覆うように形成されるものを例示しているが、シリコ
ン酸化膜３２は保護膜であるので、基板１０の主表面か
ら見て最も上層の配線層上に形成される。次に、保護膜
の材質と、不揮発性半導体記憶装置の電荷保持特性との
関係について説明する。図２は、各種保護膜を備えた装
置の電荷保持特性試験の結果を示す図である。図２にお
いて、縦軸はメモリセルのしきい値電圧を、横軸は経過
時間を示す。
を覆うように形成されるものを例示しているが、シリコ
ン酸化膜３２は保護膜であるので、基板１０の主表面か
ら見て最も上層の配線層上に形成される。次に、保護膜
の材質と、不揮発性半導体記憶装置の電荷保持特性との
関係について説明する。図２は、各種保護膜を備えた装
置の電荷保持特性試験の結果を示す図である。図２にお
いて、縦軸はメモリセルのしきい値電圧を、横軸は経過
時間を示す。
【００２１】この試験は、高温中にサンプルを放置し、
放置されていた時間としきい値電圧との関係を調べ、電
荷保持特性の傾向について調べることが目的である。な
お、試験条件は、サンプルに紫外線消去型のＥＰＲＯＭ
を用い、温度２５０℃の環境下にサンプルを放置するこ
とにより行った。図２中、各サンプルの保護膜は、以下
の通りである。 （Ａ）；ＰＳＧ （Ｂ）；屈折率が１．４７より小さいシリコン酸化膜 （Ｃ）；屈折率が１．４８以上１．７０以下の範囲のシ
リコン酸化膜 （Ｄ）；屈折率が１．７０より大きいシリコン酸化膜
放置されていた時間としきい値電圧との関係を調べ、電
荷保持特性の傾向について調べることが目的である。な
お、試験条件は、サンプルに紫外線消去型のＥＰＲＯＭ
を用い、温度２５０℃の環境下にサンプルを放置するこ
とにより行った。図２中、各サンプルの保護膜は、以下
の通りである。 （Ａ）；ＰＳＧ （Ｂ）；屈折率が１．４７より小さいシリコン酸化膜 （Ｃ）；屈折率が１．４８以上１．７０以下の範囲のシ
リコン酸化膜 （Ｄ）；屈折率が１．７０より大きいシリコン酸化膜
【００２２】図２に示すように、ＥＰＲＯＭ（Ａ）は、
セルのしきい値電圧が最も低下している。また、ＥＰＲ
ＯＭ（Ｂ）もしきい値の低下が激しい。その点、ＥＰＲ
ＯＭ（Ｃ）および（Ｄ）は、しきい値がさほど低下せ
ず、良好な電荷保持特性を示している。次に、シリコン
酸化膜の屈折率と不揮発性半導体記憶装置の電荷保持特
性との関係について説明する。
セルのしきい値電圧が最も低下している。また、ＥＰＲ
ＯＭ（Ｂ）もしきい値の低下が激しい。その点、ＥＰＲ
ＯＭ（Ｃ）および（Ｄ）は、しきい値がさほど低下せ
ず、良好な電荷保持特性を示している。次に、シリコン
酸化膜の屈折率と不揮発性半導体記憶装置の電荷保持特
性との関係について説明する。
【００２３】図３は、シリコン酸化膜の屈折率を変えた
時の電荷保持特性試験の結果を示す図である。図３にお
いて、縦軸は、書き込み時のセルのしきい値電圧を１０
０とした時、そのしきい値電圧が４０％まで低下するの
に要した経過時間を示し、横軸は、シリコン酸化膜の屈
折率を示している。なお、試験条件は、サンプルに紫外
線消去型のＥＰＲＯＭを用い、温度２５０℃の環境下に
サンプルを放置することにより行った。
時の電荷保持特性試験の結果を示す図である。図３にお
いて、縦軸は、書き込み時のセルのしきい値電圧を１０
０とした時、そのしきい値電圧が４０％まで低下するの
に要した経過時間を示し、横軸は、シリコン酸化膜の屈
折率を示している。なお、試験条件は、サンプルに紫外
線消去型のＥＰＲＯＭを用い、温度２５０℃の環境下に
サンプルを放置することにより行った。
【００２４】図３に示すように、屈折率が１．４６を超
えると、しきい値電圧が４０％まで低下するのに要する
時間が長くなる。そして、屈折率がほぼ１．４８に達し
た時点でほぼ飽和する。
えると、しきい値電圧が４０％まで低下するのに要する
時間が長くなる。そして、屈折率がほぼ１．４８に達し
た時点でほぼ飽和する。
【００２５】この結果から、シリコン酸化膜の屈折率が
１．４８より小さいと、耐不純物性や耐水性が悪く、Ｎ
ａ等の可動イオンが保護膜を通過して装置内に容易に侵
入し、浮遊ゲ−トの電荷を中和してしまうと推測され
る。
１．４８より小さいと、耐不純物性や耐水性が悪く、Ｎ
ａ等の可動イオンが保護膜を通過して装置内に容易に侵
入し、浮遊ゲ−トの電荷を中和してしまうと推測され
る。
【００２６】以上のように、屈折率が１．４８以上のシ
リコン酸化膜を保護膜に持つＥＰＲＯＭは、しきい値電
圧の変化が少ない傾向にあることが明らかになった。従
って、屈折率が１．４８以上のシリコン酸化膜で構成さ
れた保護膜は、メモルセルの電荷保持特性を良好とさせ
る。
リコン酸化膜を保護膜に持つＥＰＲＯＭは、しきい値電
圧の変化が少ない傾向にあることが明らかになった。従
って、屈折率が１．４８以上のシリコン酸化膜で構成さ
れた保護膜は、メモルセルの電荷保持特性を良好とさせ
る。
【００２７】図４は、図２を参照して説明した試験と同
様な、電荷保持特性試験の結果を示す図である。サンプ
ルは、一括消去型のＥＥＰＲＯＭである。なお、図４に
示すしきい値電圧は、ＥＥＰＲＯＭの複数のセルのうち
で最低のしきい電圧のものをプロットしている。図４
中、各サンプルの保護膜は、以下の通りである。 （Ｅ）は、屈折率が１．５０のシリコン酸化膜 （Ｆ）は、ＳｉＮX （Ｇ）は、ＰＳＧ
様な、電荷保持特性試験の結果を示す図である。サンプ
ルは、一括消去型のＥＥＰＲＯＭである。なお、図４に
示すしきい値電圧は、ＥＥＰＲＯＭの複数のセルのうち
で最低のしきい電圧のものをプロットしている。図４
中、各サンプルの保護膜は、以下の通りである。 （Ｅ）は、屈折率が１．５０のシリコン酸化膜 （Ｆ）は、ＳｉＮX （Ｇ）は、ＰＳＧ
【００２８】図４に示すように、ＥＥＰＲＯＭ（Ｅ）
は、時間の経過に伴うしきい値の低下が最も小さく、電
荷保持特性が良好となる結果が得られた。また、この試
験からは、ＥＥＰＲＯＭ（Ｅ）が、シリコン窒化膜（Ｓ
ｉＮX ）膜を保護膜としているＥＥＰＲＯＭ（Ｆ）より
も電荷保持特性が良好となることも判明した。このこと
は、保護膜として最も広範に用いられているＳｉＮXよ
りも、屈折率が１．５０のシリコン酸化膜の方が、装置
を保護する効果に優れていることを表している。また、
各種保護膜と、不揮発性半導体記憶装置のendurance 特
性との関係についても調査した。
は、時間の経過に伴うしきい値の低下が最も小さく、電
荷保持特性が良好となる結果が得られた。また、この試
験からは、ＥＥＰＲＯＭ（Ｅ）が、シリコン窒化膜（Ｓ
ｉＮX ）膜を保護膜としているＥＥＰＲＯＭ（Ｆ）より
も電荷保持特性が良好となることも判明した。このこと
は、保護膜として最も広範に用いられているＳｉＮXよ
りも、屈折率が１．５０のシリコン酸化膜の方が、装置
を保護する効果に優れていることを表している。また、
各種保護膜と、不揮発性半導体記憶装置のendurance 特
性との関係についても調査した。
【００２９】図５は、書き込み／消去の繰り返し試験の
結果の概要を示す図である。図５において、横軸は書き
込み／消去の繰り返し回数を、縦軸はメモリセルのしき
い値電圧を示している。サンプルは、一括消去型のＥＥ
ＰＲＯＭである。図５中、各サンプルの保護膜は、以下
の通りである。 （Ｈ）は、ＳｉＮX （Ｉ）は、屈折率が１．５０のシリコン酸化膜 （Ｊ）は、ＰＳＧ
結果の概要を示す図である。図５において、横軸は書き
込み／消去の繰り返し回数を、縦軸はメモリセルのしき
い値電圧を示している。サンプルは、一括消去型のＥＥ
ＰＲＯＭである。図５中、各サンプルの保護膜は、以下
の通りである。 （Ｈ）は、ＳｉＮX （Ｉ）は、屈折率が１．５０のシリコン酸化膜 （Ｊ）は、ＰＳＧ
【００３０】図５に示すように、ＥＥＰＲＯＭ（Ｉ）お
よび（Ｊ）は、繰り返し回数の増加に伴うしきい値差Δ
Ｖth（しきい値差ΔＶthは、Ｖth(write) −Ｖth(eras
e) で定義される。Ｖth(write) はデ−タ書き込み時の
しきい値を、Ｖth(erase) はデ−タ消去時のしきい値を
それぞれ示している。）の減少量（一般にwindow narro
wingと呼ばれる）が小さく、endurance 特性も良好とな
る結果が得られた。
よび（Ｊ）は、繰り返し回数の増加に伴うしきい値差Δ
Ｖth（しきい値差ΔＶthは、Ｖth(write) −Ｖth(eras
e) で定義される。Ｖth(write) はデ−タ書き込み時の
しきい値を、Ｖth(erase) はデ−タ消去時のしきい値を
それぞれ示している。）の減少量（一般にwindow narro
wingと呼ばれる）が小さく、endurance 特性も良好とな
る結果が得られた。
【００３１】なお、この試験では、保護膜としてシリコ
ン窒化膜を用いているＥＥＰＲＯＭ（Ｈ）が、しきい値
差ΔＶthの減少量が大きい、という結果が得られた。こ
の原因は、ＳｉＮX 膜を形成する際、アンモニア（ＮＨ
3 ）を使用するために、その膜中に多量の水素（ＳｉＮ
X 膜中の水素含有量は２０〜２５at％）が取り込まれる
ためである、と推測される。すなわち、保護膜が多量の
水素を含有しているため、水素が装置の内部に拡散し易
い。周知のように水素は、ゲ−ト絶縁膜やトンネル絶縁
膜中のトラップを増加させる原因の一つである。ＥＥＰ
ＲＯＭでは、デ−タの書き込み／消去を繰り返す毎に、
ゲ−ト絶縁膜あるいはトンネル絶縁膜中を電子が通過す
る。このため、ゲ−ト絶縁膜やトンネル絶縁膜中にトラ
ップが多く存在するＥＥＰＲＯＭ（Ｈ）では、ＥＥＰＲ
ＯＭ（Ｉ）に比べてwindow narrowingが顕著に現れる。
なお、シリコン酸化膜（ＳｉＯ2 ）中の水素含有量は１
０at％以下である。
ン窒化膜を用いているＥＥＰＲＯＭ（Ｈ）が、しきい値
差ΔＶthの減少量が大きい、という結果が得られた。こ
の原因は、ＳｉＮX 膜を形成する際、アンモニア（ＮＨ
3 ）を使用するために、その膜中に多量の水素（ＳｉＮ
X 膜中の水素含有量は２０〜２５at％）が取り込まれる
ためである、と推測される。すなわち、保護膜が多量の
水素を含有しているため、水素が装置の内部に拡散し易
い。周知のように水素は、ゲ−ト絶縁膜やトンネル絶縁
膜中のトラップを増加させる原因の一つである。ＥＥＰ
ＲＯＭでは、デ−タの書き込み／消去を繰り返す毎に、
ゲ−ト絶縁膜あるいはトンネル絶縁膜中を電子が通過す
る。このため、ゲ−ト絶縁膜やトンネル絶縁膜中にトラ
ップが多く存在するＥＥＰＲＯＭ（Ｈ）では、ＥＥＰＲ
ＯＭ（Ｉ）に比べてwindow narrowingが顕著に現れる。
なお、シリコン酸化膜（ＳｉＯ2 ）中の水素含有量は１
０at％以下である。
【００３２】図６は、図５に示すＶth(erase) の変化を
詳細に示す図である。図６において、横軸は書き込み／
消去の繰り返し回数を、縦軸はメモリセルのしきい値電
圧のシフト量を示している。なお、このシフト量は、Ｖ
th(erase) −Ｖth(erase)Init で定義される。次に、シ
リコン酸化膜の屈折率と配線層の不良率との関係につい
て説明する。
詳細に示す図である。図６において、横軸は書き込み／
消去の繰り返し回数を、縦軸はメモリセルのしきい値電
圧のシフト量を示している。なお、このシフト量は、Ｖ
th(erase) −Ｖth(erase)Init で定義される。次に、シ
リコン酸化膜の屈折率と配線層の不良率との関係につい
て説明する。
【００３３】屈折率が１．４８以上のシリコン酸化膜で
構成された保護膜は、メモルセルの電荷保持特性を良好
とさせることは既に述べた。そこで、１．４８以上のシ
リコン酸化膜で構成された保護膜は実用に向いている
か、という仮定に基づき、さらにシリコン酸化膜の屈折
率と、酸化膜の下に形成される配線層の不良率との関係
を調査した。
構成された保護膜は、メモルセルの電荷保持特性を良好
とさせることは既に述べた。そこで、１．４８以上のシ
リコン酸化膜で構成された保護膜は実用に向いている
か、という仮定に基づき、さらにシリコン酸化膜の屈折
率と、酸化膜の下に形成される配線層の不良率との関係
を調査した。
【００３４】図７は、シリコン酸化膜の屈折率と、シリ
コン酸化膜下に形成される配線層（最小配線幅１．２μ
ｍ）の不良率との関係を示す図である。図７において、
縦軸はシリコン酸化膜の屈折率を表し、横軸は配線層の
不良率を表している。
コン酸化膜下に形成される配線層（最小配線幅１．２μ
ｍ）の不良率との関係を示す図である。図７において、
縦軸はシリコン酸化膜の屈折率を表し、横軸は配線層の
不良率を表している。
【００３５】図７に示されるように、最小幅が１．２μ
ｍである配線層の不良率は、屈折率が１．６０以上とな
ると増加し、屈折率が１．８０前後でピ−クとなり、そ
の後減少するという傾向が判明した。この傾向から、シ
リコン酸化膜の屈折率と配線層の不良率とには密接な関
係があると推測される。例えば図７に示す関係からは、
１．７０〜２．００の範囲の屈折率を持つシリコン酸化
膜は、配線層に対して大きなストレスを及ぼしており、
このストレスによって配線層がストレスマイグレ−ショ
ンを起こしている、と推測できる。
ｍである配線層の不良率は、屈折率が１．６０以上とな
ると増加し、屈折率が１．８０前後でピ−クとなり、そ
の後減少するという傾向が判明した。この傾向から、シ
リコン酸化膜の屈折率と配線層の不良率とには密接な関
係があると推測される。例えば図７に示す関係からは、
１．７０〜２．００の範囲の屈折率を持つシリコン酸化
膜は、配線層に対して大きなストレスを及ぼしており、
このストレスによって配線層がストレスマイグレ−ショ
ンを起こしている、と推測できる。
【００３６】従って、配線層の最小幅が１．２μｍ以下
である場合、配線層の不良率を低減させるためには、保
護膜としてのシリコン酸化膜の屈折率を、１．４８以上
１．６０以下の範囲に設定することが好ましい。
である場合、配線層の不良率を低減させるためには、保
護膜としてのシリコン酸化膜の屈折率を、１．４８以上
１．６０以下の範囲に設定することが好ましい。
【００３７】また、配線層の最小幅が１．２μｍ以上で
ある場合には、図７に示す、屈折率が１．７０以上とな
ると不良率が急速に増加するという結果に基づき、やや
屈折率に余裕を持たせて、屈折率を１．４８以上１．６
５以下の範囲とすることが、半導体装置の保護膜として
好ましい。次に、シリコン酸化膜の屈折率と紫外線透過
性との関係について説明する。
ある場合には、図７に示す、屈折率が１．７０以上とな
ると不良率が急速に増加するという結果に基づき、やや
屈折率に余裕を持たせて、屈折率を１．４８以上１．６
５以下の範囲とすることが、半導体装置の保護膜として
好ましい。次に、シリコン酸化膜の屈折率と紫外線透過
性との関係について説明する。
【００３８】図８は、シリコン酸化膜の屈折率と、紫外
線消去型のＥＰＲＯＭのデ−タ消去時間との関係を示す
図である。図８において、縦軸はシリコン酸化膜の屈折
率を、横軸は、保護膜として屈折率が１．４８であるシ
リコン酸化膜を用いたＥＰＲＯＭのデ−タ消去時間（Ｔ
erase1.48 ）を基準時間とした時の、各種屈折率のシリ
コン酸化膜を用いたＥＰＲＯＭのデ−タ消去時間（Ｔ
erase ）を示している。なお、紫外線の波長λは、約２
５０ｎｍである。
線消去型のＥＰＲＯＭのデ−タ消去時間との関係を示す
図である。図８において、縦軸はシリコン酸化膜の屈折
率を、横軸は、保護膜として屈折率が１．４８であるシ
リコン酸化膜を用いたＥＰＲＯＭのデ−タ消去時間（Ｔ
erase1.48 ）を基準時間とした時の、各種屈折率のシリ
コン酸化膜を用いたＥＰＲＯＭのデ−タ消去時間（Ｔ
erase ）を示している。なお、紫外線の波長λは、約２
５０ｎｍである。
【００３９】図８に示すように、屈折率が１．７０まで
のシリコン酸化膜を保護膜に用いているＥＰＲＯＭのデ
−タ消去時間は、屈折率が１．４８のシリコン酸化膜保
護膜に用いているＥＰＲＯＭのデ−タ消去時間とほとん
ど変わらない。しかし、屈折率が１．７０以上となると
デ−タ消去時間が延びだし、デ−タ消去特性が劣化する
傾向を示している。例えば屈折率が１．９０のシリコン
酸化膜を保護膜に用いているＥＰＲＯＭのデ−タ消去時
間は、屈折率が１．４８のシリコン酸化膜保護膜に用い
ているＥＰＲＯＭのデ−タ消去時間の、約６倍となって
いる。従って、シリコン酸化膜の屈折率が１．７０以下
であれば、紫外線の透過率も良好である。次に、保護膜
の種類と、不揮発性半導体記憶装置のデ−タ消去特性と
の関係について説明する。
のシリコン酸化膜を保護膜に用いているＥＰＲＯＭのデ
−タ消去時間は、屈折率が１．４８のシリコン酸化膜保
護膜に用いているＥＰＲＯＭのデ−タ消去時間とほとん
ど変わらない。しかし、屈折率が１．７０以上となると
デ−タ消去時間が延びだし、デ−タ消去特性が劣化する
傾向を示している。例えば屈折率が１．９０のシリコン
酸化膜を保護膜に用いているＥＰＲＯＭのデ−タ消去時
間は、屈折率が１．４８のシリコン酸化膜保護膜に用い
ているＥＰＲＯＭのデ−タ消去時間の、約６倍となって
いる。従って、シリコン酸化膜の屈折率が１．７０以下
であれば、紫外線の透過率も良好である。次に、保護膜
の種類と、不揮発性半導体記憶装置のデ−タ消去特性と
の関係について説明する。
【００４０】図９は、各種保護膜を備えた紫外線消去型
ＥＰＲＯＭのデ−タ消去特性試験の結果を示す図であ
る。図９において、縦軸はメモリセルのしきい値電圧
を、横軸は経過時間を示す。図９中、各サンプルの保護
膜は、以下の通りである。 （Ｋ）；ＰＳＧ （Ｌ）；屈折率が１．４７より小さいシリコン酸化膜 （Ｍ）；屈折率が１．４８以上１．７０以下の範囲のシ
リコン酸化膜 （Ｎ）；屈折率が１．７０より大きいシリコン酸化膜
ＥＰＲＯＭのデ−タ消去特性試験の結果を示す図であ
る。図９において、縦軸はメモリセルのしきい値電圧
を、横軸は経過時間を示す。図９中、各サンプルの保護
膜は、以下の通りである。 （Ｋ）；ＰＳＧ （Ｌ）；屈折率が１．４７より小さいシリコン酸化膜 （Ｍ）；屈折率が１．４８以上１．７０以下の範囲のシ
リコン酸化膜 （Ｎ）；屈折率が１．７０より大きいシリコン酸化膜
【００４１】図７に示すように、ＥＰＲＯＭ（Ｍ）は、
ＥＰＲＯＭ（Ｋ）と、ほとんど同様なデ−タ消去特性を
示している。従って、屈折率が１．４８以上１．７０以
下の範囲のシリコン酸化膜では、デ−タ消去特性も良好
である。
ＥＰＲＯＭ（Ｋ）と、ほとんど同様なデ−タ消去特性を
示している。従って、屈折率が１．４８以上１．７０以
下の範囲のシリコン酸化膜では、デ−タ消去特性も良好
である。
【００４２】なお、屈折率が１．９前後のシリコン窒化
膜を保護膜に用いているＥＰＲＯＭもある（参考文献：
U.S.Patent 4,665,426）。この装置についての具体的な
デ−タはないが、屈折率が１．９前後のシリコン窒化膜
の紫外線の透過率は約６０％前後であるため、ＥＰＲＯ
Ｍ（Ｍ）よりもデ−タ消去特性が良好であるとは言いが
たい。次に、この発明を適用するのに、好適な半導体装
置の例について説明する。この発明では、特に電荷保持
特性を良好とできることから、浮遊ゲ−ト等の電荷蓄積
部を有する不揮発性半導体記憶装置に適用されるのが好
ましい。
膜を保護膜に用いているＥＰＲＯＭもある（参考文献：
U.S.Patent 4,665,426）。この装置についての具体的な
デ−タはないが、屈折率が１．９前後のシリコン窒化膜
の紫外線の透過率は約６０％前後であるため、ＥＰＲＯ
Ｍ（Ｍ）よりもデ−タ消去特性が良好であるとは言いが
たい。次に、この発明を適用するのに、好適な半導体装
置の例について説明する。この発明では、特に電荷保持
特性を良好とできることから、浮遊ゲ−ト等の電荷蓄積
部を有する不揮発性半導体記憶装置に適用されるのが好
ましい。
【００４３】不揮発性半導体記憶装置の例としては、一
度だけデ−タを書き込めるＲＯＭ（Ｏne−Ｔime Ｐrogr
ammable ＲＯＭ：ＯＴＰＲＯＭ）、デ−タの書き込みお
よび紫外線ＵＶを照射することにより記憶デ−タを消去
できるＲＯＭ（Ｅrasable Ｐrogrammable ＲＯＭ：ＥＰ
ＲＯＭ）、並びにデ−タの書き込みおよび電気的に記憶
デ−タを消去できるＲＯＭ（Ｅlectrically Ｅrasable
Ｐrogrammable ＲＯＭ：ＥＥＰＲＯＭ）等がある。図１
０は、ＯＴＰＲＯＭセルの断面図である。
度だけデ−タを書き込めるＲＯＭ（Ｏne−Ｔime Ｐrogr
ammable ＲＯＭ：ＯＴＰＲＯＭ）、デ−タの書き込みお
よび紫外線ＵＶを照射することにより記憶デ−タを消去
できるＲＯＭ（Ｅrasable Ｐrogrammable ＲＯＭ：ＥＰ
ＲＯＭ）、並びにデ−タの書き込みおよび電気的に記憶
デ−タを消去できるＲＯＭ（Ｅlectrically Ｅrasable
Ｐrogrammable ＲＯＭ：ＥＥＰＲＯＭ）等がある。図１
０は、ＯＴＰＲＯＭセルの断面図である。
【００４４】図１０に示すように、Ｐ型シリコン基板１
０の主表面領域内には、Ｎ型のソ−ス領域２４1 、およ
びＮ型のドレイン領域２４2 が形成されている。Ｐ型シ
リコン基板１０の主表面上には、第１ゲ−ト酸化膜１４
が形成されている。第１ゲ−ト酸化膜１４上には、浮遊
ゲ−ト１８が形成されている。浮遊ゲ−ト１８上には、
第２ゲ−ト酸化膜１６が形成されている。第２ゲ−ト酸
化膜１６上には制御ゲ−ト２０が形成されている。以上
の各領域により、ＯＴＰＲＯＭセル１０２が構成されて
いる。図１１は、紫外線消去型のＥＰＲＯＭセルの断面
図である。
０の主表面領域内には、Ｎ型のソ−ス領域２４1 、およ
びＮ型のドレイン領域２４2 が形成されている。Ｐ型シ
リコン基板１０の主表面上には、第１ゲ−ト酸化膜１４
が形成されている。第１ゲ−ト酸化膜１４上には、浮遊
ゲ−ト１８が形成されている。浮遊ゲ−ト１８上には、
第２ゲ−ト酸化膜１６が形成されている。第２ゲ−ト酸
化膜１６上には制御ゲ−ト２０が形成されている。以上
の各領域により、ＯＴＰＲＯＭセル１０２が構成されて
いる。図１１は、紫外線消去型のＥＰＲＯＭセルの断面
図である。
【００４５】図１１に示すように、ＥＰＲＯＭセル１０
４は、図１０に示すＯＴＰＲＯＭセル１０２と同一の構
成である。相違点は、浮遊ゲ−ト１８に紫外線ＵＶが照
射可能か、否かである。このため、ＥＰＲＯＭでは、例
えば図示せぬパッケ−ジのセル１０４の上方に、紫外線
透過用の窓（図示せず）が設けられる。図１２は、一括
消去型のＥＥＰＲＯＭセル（ＥＴＯＸ型セル：ＥPROM
Ｔunnel ＯＸide セル）の断面図である。
４は、図１０に示すＯＴＰＲＯＭセル１０２と同一の構
成である。相違点は、浮遊ゲ−ト１８に紫外線ＵＶが照
射可能か、否かである。このため、ＥＰＲＯＭでは、例
えば図示せぬパッケ−ジのセル１０４の上方に、紫外線
透過用の窓（図示せず）が設けられる。図１２は、一括
消去型のＥＥＰＲＯＭセル（ＥＴＯＸ型セル：ＥPROM
Ｔunnel ＯＸide セル）の断面図である。
【００４６】図１２に示すように、ＥＥＰＲＯＭセル１
０６は、図１０に示すＯＴＰＲＯＭセル１０２と似た構
成である。相違点は、ドレイン領域２４2 と浮遊ゲ−ト
１８とが、トンネル酸化膜１４Ｔを介して、互いにオ−
バ−ラップしている点である。これは、膜厚の薄い酸化
膜、すなわち、トンネル酸化膜１４Ｔに流れるトンネル
電流（Ｆowlor-Ｎordheim 電流：Ｆ−Ｎ電流）を用い
て、電気的に記憶デ−タを消去するためである。例えば
図１２に示すＥＴＯＸ型のＥＥＰＲＯＭセル１０６で
は、記憶デ−タの消去が以下のように行われる。
０６は、図１０に示すＯＴＰＲＯＭセル１０２と似た構
成である。相違点は、ドレイン領域２４2 と浮遊ゲ−ト
１８とが、トンネル酸化膜１４Ｔを介して、互いにオ−
バ−ラップしている点である。これは、膜厚の薄い酸化
膜、すなわち、トンネル酸化膜１４Ｔに流れるトンネル
電流（Ｆowlor-Ｎordheim 電流：Ｆ−Ｎ電流）を用い
て、電気的に記憶デ−タを消去するためである。例えば
図１２に示すＥＴＯＸ型のＥＥＰＲＯＭセル１０６で
は、記憶デ−タの消去が以下のように行われる。
【００４７】制御ゲ−ト２０およびソ−ス領域２４1 を
“低い電位”、ドレイン領域２４2を“高い電位”とし
てトンネル酸化膜１４Ｔに“高い電界”を与える。これ
により、トンネル酸化膜１４ＴにＦ−Ｎ電流が流れて、
浮遊ゲ−ト１８に蓄積されている電子は、ドレイン領域
２４2 へと引き抜かれる。
“低い電位”、ドレイン領域２４2を“高い電位”とし
てトンネル酸化膜１４Ｔに“高い電界”を与える。これ
により、トンネル酸化膜１４ＴにＦ−Ｎ電流が流れて、
浮遊ゲ−ト１８に蓄積されている電子は、ドレイン領域
２４2 へと引き抜かれる。
【００４８】尚、この発明は、図１０〜図１２に示すセ
ルに限定されることはなく、浮遊ゲ−ト１８のような電
荷蓄積部を有する不揮発性の半導体記憶装置全てに対し
て適用することが可能である。そして、この発明に係わ
る保護膜３２を、電荷蓄積部を有する記憶装置の保護膜
として用いることにより、記憶装置の電荷保持特性を向
上できる、という効果を得ることができる。次に、この
発明に関わる保護膜を備えた不揮発性半導体記憶装置の
製造方法について説明する。
ルに限定されることはなく、浮遊ゲ−ト１８のような電
荷蓄積部を有する不揮発性の半導体記憶装置全てに対し
て適用することが可能である。そして、この発明に係わ
る保護膜３２を、電荷蓄積部を有する記憶装置の保護膜
として用いることにより、記憶装置の電荷保持特性を向
上できる、という効果を得ることができる。次に、この
発明に関わる保護膜を備えた不揮発性半導体記憶装置の
製造方法について説明する。
【００４９】図１３は、図１１に示したＥＰＲＯＭのメ
モリセルの斜視図である。図１４、図１６、図１８およ
び図２０は図１３中のＡ−Ａ線に沿う、製造工程順に示
された断面図である。図１５、図１７、図１９および図
２１は図１３中のＢ−Ｂ線に沿う、製造工程順に示され
た断面図である。
モリセルの斜視図である。図１４、図１６、図１８およ
び図２０は図１３中のＡ−Ａ線に沿う、製造工程順に示
された断面図である。図１５、図１７、図１９および図
２１は図１３中のＢ−Ｂ線に沿う、製造工程順に示され
た断面図である。
【００５０】図１４および図１５に示すように、例えば
Ｐ型単結晶シリコン基板１０の表面を選択酸化し、例え
ば膜厚５００ｎｍを持つシリコン酸化膜による素子分離
領域１２を形成する。次いで、分離領域１２以外のシリ
コン基板１０の表面を、例えば熱酸化し、例えば膜厚２
０ｎｍを持つシリコン酸化膜１４を形成する。なお、図
１２に示すＥＴＯＸ型のＥＥＰＲＯＭセル１０６を形成
する場合には、シリコン酸化膜１４の膜厚を１０ｎｍ程
度とすれば良い。次いで、シリコン基板１０の全面に、
例えばＣＶＤ法により膜厚２００ｎｍを持つ第１層ポリ
シリコン層を堆積する。この後、写真蝕刻法でレジスト
パタ−ンをつくり、このパタ−ンをマスクにＲＩＥ法で
第１層ポリシリコン層を分離領域１２の上で部分的にエ
ッチングする。このエッチングにより、後に浮遊ゲ−ト
をメモリセル各々で分離するための開孔部が形成される
（浮遊ゲ−ト分離領域形成工程）。次に、第１層ポリシ
リコン層の表面を例えば熱酸化し、膜厚３０ｎｍのシリ
コン酸化膜１６を形成する。次いで、シリコン基板１０
の全面に、例えばＣＶＤ法により第２層ポリシリコン層
を堆積し、さらにこの上にシリサイド層を積み、例えば
膜厚５００ｎｍを持つポリシリコン層とシリサイド層と
の積層膜を形成する。次に、写真蝕刻法でレジストパタ
−ンをつくり、このパタ−ンをマスクにＲＩＥ法で積層
膜をエッチングし、さらにシリコン酸化膜１６および第
１層ポリシリコン層をエッチングする。このエッチング
により、第１層ポリシリコン層より成る浮遊ゲ−ト１
８、積層膜より成る制御ゲ−ト（ワ−ド線）２０が形成
される。次に、ソ−ス領域２４1 およびドレイン領域２
４2 を形成するため、シリコン基板１０にＡｓ、Ｐ等の
Ｎ型の不純物をイオン注入する。次に、例えば熱酸化等
により酸化膜２２を、浮遊ゲ−ト１８等の側面等、基板
１０の全面を覆うように形成する。
Ｐ型単結晶シリコン基板１０の表面を選択酸化し、例え
ば膜厚５００ｎｍを持つシリコン酸化膜による素子分離
領域１２を形成する。次いで、分離領域１２以外のシリ
コン基板１０の表面を、例えば熱酸化し、例えば膜厚２
０ｎｍを持つシリコン酸化膜１４を形成する。なお、図
１２に示すＥＴＯＸ型のＥＥＰＲＯＭセル１０６を形成
する場合には、シリコン酸化膜１４の膜厚を１０ｎｍ程
度とすれば良い。次いで、シリコン基板１０の全面に、
例えばＣＶＤ法により膜厚２００ｎｍを持つ第１層ポリ
シリコン層を堆積する。この後、写真蝕刻法でレジスト
パタ−ンをつくり、このパタ−ンをマスクにＲＩＥ法で
第１層ポリシリコン層を分離領域１２の上で部分的にエ
ッチングする。このエッチングにより、後に浮遊ゲ−ト
をメモリセル各々で分離するための開孔部が形成される
（浮遊ゲ−ト分離領域形成工程）。次に、第１層ポリシ
リコン層の表面を例えば熱酸化し、膜厚３０ｎｍのシリ
コン酸化膜１６を形成する。次いで、シリコン基板１０
の全面に、例えばＣＶＤ法により第２層ポリシリコン層
を堆積し、さらにこの上にシリサイド層を積み、例えば
膜厚５００ｎｍを持つポリシリコン層とシリサイド層と
の積層膜を形成する。次に、写真蝕刻法でレジストパタ
−ンをつくり、このパタ−ンをマスクにＲＩＥ法で積層
膜をエッチングし、さらにシリコン酸化膜１６および第
１層ポリシリコン層をエッチングする。このエッチング
により、第１層ポリシリコン層より成る浮遊ゲ−ト１
８、積層膜より成る制御ゲ−ト（ワ−ド線）２０が形成
される。次に、ソ−ス領域２４1 およびドレイン領域２
４2 を形成するため、シリコン基板１０にＡｓ、Ｐ等の
Ｎ型の不純物をイオン注入する。次に、例えば熱酸化等
により酸化膜２２を、浮遊ゲ−ト１８等の側面等、基板
１０の全面を覆うように形成する。
【００５１】次に、図１６および図１７に示すように、
基板１０の全面に、ＢＰＳＧ膜２６を形成する。次い
で、熱処理することにより、ＢＰＳＧ膜２６の表面を平
坦化する。
基板１０の全面に、ＢＰＳＧ膜２６を形成する。次い
で、熱処理することにより、ＢＰＳＧ膜２６の表面を平
坦化する。
【００５２】次に、図１８および図１９に示すように、
写真蝕刻法でレジストパタ−ンをつくり、このパタ−ン
をマスクにＲＩＥ法でＢＰＳＧ膜２６に所望のソ−ス／
ドレイン領域２４等に通じるコンタクト孔２８を形成す
る。次いで、ＢＰＳＧ膜２６の全面に、スパッタデポジ
ションにより、例えば膜厚８００ｎｍのＡｌ合金膜を堆
積する。次いで、写真蝕刻法でレジストパタ−ンをつく
り、このパタ−ンをマスクにＲＩＥ法でＡｌ合金膜をエ
ッチングする。このエッチングにより、配線層（ビット
線）３０が形成される。
写真蝕刻法でレジストパタ−ンをつくり、このパタ−ン
をマスクにＲＩＥ法でＢＰＳＧ膜２６に所望のソ−ス／
ドレイン領域２４等に通じるコンタクト孔２８を形成す
る。次いで、ＢＰＳＧ膜２６の全面に、スパッタデポジ
ションにより、例えば膜厚８００ｎｍのＡｌ合金膜を堆
積する。次いで、写真蝕刻法でレジストパタ−ンをつく
り、このパタ−ンをマスクにＲＩＥ法でＡｌ合金膜をエ
ッチングする。このエッチングにより、配線層（ビット
線）３０が形成される。
【００５３】次に、図２０および図２１に示すように、
ＢＰＳＧ膜２６上に、配線層３０を覆うように、屈折率
が１．４８以上１．６５以下の範囲に設定された保護膜
（シリコン酸化膜）３２を、例えば基板温度４００℃程
度とし、プラズマ雰囲気中でＳｉＨ4 ガスと、Ｎ2 Ｏガ
スとを反応させて形成する。以上のような製法により、
ＥＰＲＯＭが完成する。
ＢＰＳＧ膜２６上に、配線層３０を覆うように、屈折率
が１．４８以上１．６５以下の範囲に設定された保護膜
（シリコン酸化膜）３２を、例えば基板温度４００℃程
度とし、プラズマ雰囲気中でＳｉＨ4 ガスと、Ｎ2 Ｏガ
スとを反応させて形成する。以上のような製法により、
ＥＰＲＯＭが完成する。
【００５４】上記構成のＥＰＲＯＭは、配線層３０を覆
うように形成された、シリコン酸化膜でなる保護膜３２
による保護膜を持つ。保護膜３２はプラズマ雰囲気中で
ＳｉＨ4 ガスと、Ｎ2 Ｏガスとを反応させることにより
形成され、その屈折率は１．４８以上１．６５以下の範
囲に設定される。屈折率はプラズマＣＶＤ装置の反応室
内に流されるＳｉＨ4 ガスの流量、またはＮ2 Ｏガスの
流量を変え、これらのガスの分圧を変えること、あるい
は基板温度を変化させること等により調節できる。
うように形成された、シリコン酸化膜でなる保護膜３２
による保護膜を持つ。保護膜３２はプラズマ雰囲気中で
ＳｉＨ4 ガスと、Ｎ2 Ｏガスとを反応させることにより
形成され、その屈折率は１．４８以上１．６５以下の範
囲に設定される。屈折率はプラズマＣＶＤ装置の反応室
内に流されるＳｉＨ4 ガスの流量、またはＮ2 Ｏガスの
流量を変え、これらのガスの分圧を変えること、あるい
は基板温度を変化させること等により調節できる。
【００５５】また、１．４８以上１．６５以下の範囲の
屈折率を持つシリコン酸化膜の作り方としてはプラズマ
雰囲気中でＳｉＨ4 ガスと、Ｎ2Ｏガスとを反応させる
他に、プラズマ雰囲気中でテトラエチルオルソシリケ−
ト（tetraethyl orthosilicate；Ｓｉ（ＯＣ
2 Ｈ5 ）4 ，以下ＴＥＯＳと称す）ガスと、Ｏ2 ガスお
よび窒素を含んだガス（例えばＮ2 ガス、またはＮ2 Ｏ
ガス）とを反応させる、またはＴＥＯＳガスと、Ｎ2 ガ
スまたはＮ2 Ｏガスとを反応させてもよい。このような
方法により形成しても、上記のような効果が得られるシ
リコン酸化膜を形成できる。この方法によってもシリコ
ン酸化膜は、プラズマ雰囲気中で形成されるので、上記
同様に基板温度を例えば４００℃といった、配線層３０
を構成するＡｌ合金の融点以下の温度で膜を形成でき
る。この基板温度を、配線層３０を構成するＡｌ合金の
融点以下とできる点からは、配線層３０が流動的になっ
て起こるヒロックやボイドが形成されにくくなるという
効果が得られる。
屈折率を持つシリコン酸化膜の作り方としてはプラズマ
雰囲気中でＳｉＨ4 ガスと、Ｎ2Ｏガスとを反応させる
他に、プラズマ雰囲気中でテトラエチルオルソシリケ−
ト（tetraethyl orthosilicate；Ｓｉ（ＯＣ
2 Ｈ5 ）4 ，以下ＴＥＯＳと称す）ガスと、Ｏ2 ガスお
よび窒素を含んだガス（例えばＮ2 ガス、またはＮ2 Ｏ
ガス）とを反応させる、またはＴＥＯＳガスと、Ｎ2 ガ
スまたはＮ2 Ｏガスとを反応させてもよい。このような
方法により形成しても、上記のような効果が得られるシ
リコン酸化膜を形成できる。この方法によってもシリコ
ン酸化膜は、プラズマ雰囲気中で形成されるので、上記
同様に基板温度を例えば４００℃といった、配線層３０
を構成するＡｌ合金の融点以下の温度で膜を形成でき
る。この基板温度を、配線層３０を構成するＡｌ合金の
融点以下とできる点からは、配線層３０が流動的になっ
て起こるヒロックやボイドが形成されにくくなるという
効果が得られる。
【００５６】また、これらのような方法でシリコン酸化
膜を作ると、その屈折率に変化を持たせられるという点
については、屈折率を変化させる要因としてシリコン酸
化膜にある種の不純物が取り込まれるためと推測され
る。実施例ではそれぞれ、次のようなガスでシリコン酸
化膜を成長させた。 （１） ＳｉＨ4 、Ｎ2 Ｏ （２） Ｓｉ（ＯＣ2 Ｈ5 ）4 、Ｏ2 、Ｎ2 （またはＮ
2 Ｏ） （３） Ｓｉ（ＯＣ2 Ｈ5 ）4 、Ｎ2 （またはＮ2 Ｏ）
膜を作ると、その屈折率に変化を持たせられるという点
については、屈折率を変化させる要因としてシリコン酸
化膜にある種の不純物が取り込まれるためと推測され
る。実施例ではそれぞれ、次のようなガスでシリコン酸
化膜を成長させた。 （１） ＳｉＨ4 、Ｎ2 Ｏ （２） Ｓｉ（ＯＣ2 Ｈ5 ）4 、Ｏ2 、Ｎ2 （またはＮ
2 Ｏ） （３） Ｓｉ（ＯＣ2 Ｈ5 ）4 、Ｎ2 （またはＮ2 Ｏ）
【００５７】（１）〜（３）より屈折率を変化させる不
純物として窒素が挙げられる。また、シリコン酸化膜に
取り込まれる不純物が窒素であれば、膜の耐水性や耐不
純物性を損なうことはなく、むしろより良好となるよう
に作用するものと推測される。そして、さらにその他の
製法として次のような製法によっても、上記実施例と同
様な効果が得られることが分った。
純物として窒素が挙げられる。また、シリコン酸化膜に
取り込まれる不純物が窒素であれば、膜の耐水性や耐不
純物性を損なうことはなく、むしろより良好となるよう
に作用するものと推測される。そして、さらにその他の
製法として次のような製法によっても、上記実施例と同
様な効果が得られることが分った。
【００５８】即ち、ＴＥＯＳガスとＯ2 ガスとを反応さ
せてシリコン酸化膜を形成し、その後、この酸化膜を窒
素プラズマ中にさらして、その表面をプラズマ処理し、
シリコン酸化膜に窒素を取り込ませる。
せてシリコン酸化膜を形成し、その後、この酸化膜を窒
素プラズマ中にさらして、その表面をプラズマ処理し、
シリコン酸化膜に窒素を取り込ませる。
【００５９】このような製法によって製造されたＥＰＲ
ＯＭの断面を図２２に示す。図２２中、参照符号３３に
示される部分がプラズマ処理することによって窒素が取
り込まれ、保護膜（シリコン酸化膜）３２が窒化された
領域である。
ＯＭの断面を図２２に示す。図２２中、参照符号３３に
示される部分がプラズマ処理することによって窒素が取
り込まれ、保護膜（シリコン酸化膜）３２が窒化された
領域である。
【００６０】上記のような製法によっても上記実施例と
同様にシリコン酸化膜の屈折率を変化させることができ
る。かつ屈折率の範囲を１．４８以上１．６５以下とす
ることにより電荷保持特性を良好とさせることができ
る。
同様にシリコン酸化膜の屈折率を変化させることができ
る。かつ屈折率の範囲を１．４８以上１．６５以下とす
ることにより電荷保持特性を良好とさせることができ
る。
【００６１】なお、保護膜（シリコン酸化膜）３２の表
面を窒化する方法は、ＳｉＨ4 ガスおよびＮ2 Ｏガスと
を反応させることにより形成されたシリコン酸化膜や、
ＴＥＯＳガス、Ｏ2 ガスおよびＮ2ガス（またはＮ2 Ｏ
ガス）、ＴＥＯＳガスおよびＮ2 ガス（またはＮ2 Ｏガ
ス）を反応させることにより形成されたシリコン酸化膜
にも適用することも可能である。
面を窒化する方法は、ＳｉＨ4 ガスおよびＮ2 Ｏガスと
を反応させることにより形成されたシリコン酸化膜や、
ＴＥＯＳガス、Ｏ2 ガスおよびＮ2ガス（またはＮ2 Ｏ
ガス）、ＴＥＯＳガスおよびＮ2 ガス（またはＮ2 Ｏガ
ス）を反応させることにより形成されたシリコン酸化膜
にも適用することも可能である。
【００６２】さらに次の製法によっても上記と同様な効
果が得られた。即ち、常圧ＣＶＤ法により、ＴＥＯＳガ
スと、オゾン（Ｏ3 ）ガスとを反応させてシリコン酸化
膜を形成する方法が知られているが、この方法におい
て、反応ガス中に窒素を含んだガスを導入するか、ある
いはシリコン酸化膜の表面をプラズマ窒化処理すること
により、シリコン酸化膜を１．４８以上１．６５以下と
するものである。次に、この発明の第２の実施例につい
て説明する。図２３は、この発明の第２の実施例に関わ
る不揮発性半導体記憶装置の概略的な断面図である。
果が得られた。即ち、常圧ＣＶＤ法により、ＴＥＯＳガ
スと、オゾン（Ｏ3 ）ガスとを反応させてシリコン酸化
膜を形成する方法が知られているが、この方法におい
て、反応ガス中に窒素を含んだガスを導入するか、ある
いはシリコン酸化膜の表面をプラズマ窒化処理すること
により、シリコン酸化膜を１．４８以上１．６５以下と
するものである。次に、この発明の第２の実施例につい
て説明する。図２３は、この発明の第２の実施例に関わ
る不揮発性半導体記憶装置の概略的な断面図である。
【００６３】図２３に示すように、ＢＰＳＧ２６上に
は、ビット線３０を覆うように、表面が平坦化された例
えばＰＳＧで成る絶縁膜３４が形成されている。絶縁膜
３４上には、屈折率が１．４８以上１．６５以下の範囲
に設定されたシリコン酸化膜でなる保護膜３２が形成さ
れている。次に、図２３に示す装置の製造方法について
説明する。
は、ビット線３０を覆うように、表面が平坦化された例
えばＰＳＧで成る絶縁膜３４が形成されている。絶縁膜
３４上には、屈折率が１．４８以上１．６５以下の範囲
に設定されたシリコン酸化膜でなる保護膜３２が形成さ
れている。次に、図２３に示す装置の製造方法について
説明する。
【００６４】図２４、図２６、図２８、図３０、図３２
および図３４は、図１３中のＡ−Ａ線に相当する断面
の、製造工程順に示された断面図である。図２５、図２
７、図２９、図３１、図３３および図３５は、図１３中
のＢ−Ｂ線に相当する断面の、製造工程順に示された断
面図である。まず、図２４〜図２９に示すように、図１
４〜図１９を参照して説明した製造方法と同様な方法に
より、配線層３０まで形成する。次に、図３０および図
３１に示すように、基板１０の全面に例えばＰＳＧでな
る絶縁膜３４を形成する。
および図３４は、図１３中のＡ−Ａ線に相当する断面
の、製造工程順に示された断面図である。図２５、図２
７、図２９、図３１、図３３および図３５は、図１３中
のＢ−Ｂ線に相当する断面の、製造工程順に示された断
面図である。まず、図２４〜図２９に示すように、図１
４〜図１９を参照して説明した製造方法と同様な方法に
より、配線層３０まで形成する。次に、図３０および図
３１に示すように、基板１０の全面に例えばＰＳＧでな
る絶縁膜３４を形成する。
【００６５】次に、図３２および図３３に示すように、
絶縁膜３４の表面を平坦化する。この平坦化の方法とし
ては、例えば絶縁膜３４上にレジストを塗布して凹部を
埋め込み、絶縁膜３４とレジストとをエッチング選択比
が小さい条件でエッチバックする、所謂“エッチバック
法”や、無機塗布膜あるいは有機塗布膜による平坦化法
等、およびリフロ−等あるが、平坦化の方法はどのよう
な方法でも良い。
絶縁膜３４の表面を平坦化する。この平坦化の方法とし
ては、例えば絶縁膜３４上にレジストを塗布して凹部を
埋め込み、絶縁膜３４とレジストとをエッチング選択比
が小さい条件でエッチバックする、所謂“エッチバック
法”や、無機塗布膜あるいは有機塗布膜による平坦化法
等、およびリフロ−等あるが、平坦化の方法はどのよう
な方法でも良い。
【００６６】次に、図３４および図３５に示すように、
平坦化された絶縁膜３４の上に、保護膜３２を形成す
る。この保護膜３２は第１の実施例と同様な１．４８以
上１．６５以下の範囲の屈折率を持つシリコン酸化膜で
ある。また、シリコン酸化膜３２の製造方法も、上述し
たような製法により形成される。
平坦化された絶縁膜３４の上に、保護膜３２を形成す
る。この保護膜３２は第１の実施例と同様な１．４８以
上１．６５以下の範囲の屈折率を持つシリコン酸化膜で
ある。また、シリコン酸化膜３２の製造方法も、上述し
たような製法により形成される。
【００６７】上記構成のＥＰＲＯＭによれば、第１の実
施例で説明した効果と同様な効果が得られるとともに、
平坦化された絶縁膜３４の上に、耐不純物性や耐水性に
優れた保護膜（シリコン酸化膜）３２が形成される。従
って、保護膜３２を均一に堆積することができる。保護
膜３２の膜厚が均一であると、装置外部から侵入する可
動イオン等や水分等の遮蔽効果が、さらに高めることが
できる。また、保護膜３２の表面も平坦とできるため、
例えば多層配線を行なう場合には、この保護膜３２の上
に形成される配線層の短絡や断線等を防止できるように
なり、多層配線に特に好適な構造となる。また、第２の
実施例においても、第１の実施例と同様に、配線層３０
の最小幅が１．２μｍ以下となる場合には、シリコン酸
化膜３２の屈折率の範囲を１．４８以上１．６０以下と
することが好ましい。
施例で説明した効果と同様な効果が得られるとともに、
平坦化された絶縁膜３４の上に、耐不純物性や耐水性に
優れた保護膜（シリコン酸化膜）３２が形成される。従
って、保護膜３２を均一に堆積することができる。保護
膜３２の膜厚が均一であると、装置外部から侵入する可
動イオン等や水分等の遮蔽効果が、さらに高めることが
できる。また、保護膜３２の表面も平坦とできるため、
例えば多層配線を行なう場合には、この保護膜３２の上
に形成される配線層の短絡や断線等を防止できるように
なり、多層配線に特に好適な構造となる。また、第２の
実施例においても、第１の実施例と同様に、配線層３０
の最小幅が１．２μｍ以下となる場合には、シリコン酸
化膜３２の屈折率の範囲を１．４８以上１．６０以下と
することが好ましい。
【００６８】また、図３６に示すように、保護膜（シリ
コン酸化膜）３２の表面を窒素でプラズマ処理し、保護
膜３２の表面領域内に、窒化された領域３３を形成する
ようにして、屈折率を制御しても良い。
コン酸化膜）３２の表面を窒素でプラズマ処理し、保護
膜３２の表面領域内に、窒化された領域３３を形成する
ようにして、屈折率を制御しても良い。
【００６９】以上のように、この発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その主旨を逸脱しない範囲において、
種々の変更、応用が可能である。例えば上記実施例では
Ｐ型単結晶シリコン基板を用いているが、Ｎ型単結晶シ
リコン基板を用いてもよく、この場合、Ｐ型の不純物、
例えばボロンをイオン注入して半導体主表面をＰ型にし
てもよく、あるいはソ−ス／ドレイン領域にＰ型の不純
物、例えばボロンをイオン注入して、Ｐ型拡散層を形成
しても良い。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その主旨を逸脱しない範囲において、
種々の変更、応用が可能である。例えば上記実施例では
Ｐ型単結晶シリコン基板を用いているが、Ｎ型単結晶シ
リコン基板を用いてもよく、この場合、Ｐ型の不純物、
例えばボロンをイオン注入して半導体主表面をＰ型にし
てもよく、あるいはソ−ス／ドレイン領域にＰ型の不純
物、例えばボロンをイオン注入して、Ｐ型拡散層を形成
しても良い。
【００７０】また、実施例においては、制御ゲ−トにポ
リシリコンとシリサイドとの積層膜を用いているが、ポ
リシリコンのみ、あるいはシリサイドのみでゲ−トを形
成しても良い。また、浮遊ゲ−ト〜制御ゲ−ト間の絶縁
膜にシリコン酸化膜を用いたが、シリコン酸化膜とシリ
コン窒化膜とを積層した構造の絶縁膜を用いてもよい。
さらに保護膜３２はＥＰＲＯＭの最上層にある必要は必
ずしも無く、この保護膜３２上に、例えばＰＳＧのよう
な膜を、さらに堆積してもよい。
リシリコンとシリサイドとの積層膜を用いているが、ポ
リシリコンのみ、あるいはシリサイドのみでゲ−トを形
成しても良い。また、浮遊ゲ−ト〜制御ゲ−ト間の絶縁
膜にシリコン酸化膜を用いたが、シリコン酸化膜とシリ
コン窒化膜とを積層した構造の絶縁膜を用いてもよい。
さらに保護膜３２はＥＰＲＯＭの最上層にある必要は必
ずしも無く、この保護膜３２上に、例えばＰＳＧのよう
な膜を、さらに堆積してもよい。
【００７１】また、実施例では、ＯＴＰＲＯＭ、ＥＰＲ
ＯＭ、およびＥＥＰＲＯＭ等の不揮発性半導体記憶装置
を例にとり説明したが、この発明は、これらの装置を同
一基板上に形成したワンチップ型マイコン等の保護膜と
しても有効であることはもちろんである。
ＯＭ、およびＥＥＰＲＯＭ等の不揮発性半導体記憶装置
を例にとり説明したが、この発明は、これらの装置を同
一基板上に形成したワンチップ型マイコン等の保護膜と
しても有効であることはもちろんである。
【００７２】
【発明の効果】以上説明したように、この発明によれ
ば、特に電荷保持特性に関する信頼性を向上できる不揮
発性半導体記憶装置と、その製造方法を提供できる。
ば、特に電荷保持特性に関する信頼性を向上できる不揮
発性半導体記憶装置と、その製造方法を提供できる。
【図１】図１は、この発明の第１の実施例に関わる不揮
発性半導体記憶装置の概略的な断面図である。
発性半導体記憶装置の概略的な断面図である。
【図２】図２は、各種パッシベ−ション膜を備えた装置
の電荷保持特性試験の結果を示す図である。
の電荷保持特性試験の結果を示す図である。
【図３】図３は、シリコン酸化膜の屈折率を変えた時の
電荷保持特性試験の結果を示す図である。
電荷保持特性試験の結果を示す図である。
【図４】図４は、電荷保持特性試験の結果を示す図であ
る。
る。
【図５】図５は、書き込み／消去の繰り返し試験の結果
を示す図である。
を示す図である。
【図６】図６は、図５中のＶth(erase) の変化を詳細に
示す図である。
示す図である。
【図７】図７は、シリコン酸化膜の屈折率と、シリコン
酸化膜下に形成される配線層（最小配線幅１．２μｍ）
の不良率との関係を示す図である。
酸化膜下に形成される配線層（最小配線幅１．２μｍ）
の不良率との関係を示す図である。
【図８】図８は、シリコン酸化膜の屈折率と、紫外線消
去型ＥＰＲＯＭのデ−タ消去時間との関係を示す図であ
る。
去型ＥＰＲＯＭのデ−タ消去時間との関係を示す図であ
る。
【図９】図９は、各種パッシベ−ション膜を備えた紫外
線消去型ＥＰＲＯＭのデ−タ消去特性試験の結果を示す
図である。
線消去型ＥＰＲＯＭのデ−タ消去特性試験の結果を示す
図である。
【図１０】図１０は、ＯＴＰＲＯＭセルの断面図であ
る。
る。
【図１１】図１１は、紫外線消去型のＥＰＲＯＭセルの
断面図である。
断面図である。
【図１２】図１２は、一括消去型のＥＥＰＲＯＭセルの
断面図である。
断面図である。
【図１３】図１３は、図１１に示したＥＰＲＯＭのメモ
リセルの斜視図である。
リセルの斜視図である。
【図１４】図１４は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第１の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第１の工程の断面図である。
【図１５】図１５は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第１の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第１の工程の断面図である。
【図１６】図１６は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第２の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第２の工程の断面図である。
【図１７】図１７は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第２の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第２の工程の断面図である。
【図１８】図１８は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第３の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第３の工程の断面図である。
【図１９】図１９は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第３の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第３の工程の断面図である。
【図２０】図２０は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第４の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に沿う、第４の工程の断面図である。
【図２１】図２１は、この発明の第１の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第４の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に沿う、第４の工程の断面図である。
【図２２】図２２は、この発明の第１の実施例に関わる
不揮発性半導体記憶装置の変形例の断面図である。
不揮発性半導体記憶装置の変形例の断面図である。
【図２３】図２３は、この発明の第２の実施例に関わる
不揮発性半導体記憶装置の概略的な断面図である。
不揮発性半導体記憶装置の概略的な断面図である。
【図２４】図２４は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第１の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第１の工程の断面図である。
【図２５】図２５は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第１の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第１の工程の断面図である。
【図２６】図２６は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第２の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第２の工程の断面図である。
【図２７】図２７は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第２の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第２の工程の断面図である。
【図２８】図２８は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第３の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第３の工程の断面図である。
【図２９】図２９は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第３の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第３の工程の断面図である。
【図３０】図３０は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第４の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第４の工程の断面図である。
【図３１】図３１は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第４の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第４の工程の断面図である。
【図３２】図３２は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第５の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第５の工程の断面図である。
【図３３】図３３は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第５の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第５の工程の断面図である。
【図３４】図３４は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第６の工程の断面図である。
装置の製造方法について示す図で、図１３中のＡ−Ａ線
に相当する断面の第６の工程の断面図である。
【図３５】図３５は、この発明の第２の実施例に係わる
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第６の工程の断面図である。
装置の製造方法について示す図で、図１３中のＢ−Ｂ線
に相当する断面の第６の工程の断面図である。
【図３６】図３６は、この発明の第２の実施例に関わる
不揮発性半導体記憶装置の変形例の断面図である。
不揮発性半導体記憶装置の変形例の断面図である。
１０…Ｐ型単結晶シリコン基板、１２…素子分離領域、
１４、１６…酸化膜、１８…浮遊ゲ−ト、２０…制御ゲ
−ト、２２…酸化膜、２４1 ，２４2 …ソ−ス，ドレイ
ン領域、２６…ＢＰＳＧ膜、２８…コンタクト孔、３０
…配線層、３２…シリコン酸化膜、３３…窒化された領
域、３４…絶縁膜。
１４、１６…酸化膜、１８…浮遊ゲ−ト、２０…制御ゲ
−ト、２２…酸化膜、２４1 ，２４2 …ソ−ス，ドレイ
ン領域、２６…ＢＰＳＧ膜、２８…コンタクト孔、３０
…配線層、３２…シリコン酸化膜、３３…窒化された領
域、３４…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (18)
- 【請求項１】 主表面を有する半導体基板と、 前記基板の主表面領域内に形成された、電荷蓄積部を有
する不揮発性のメモリセルと、 前記メモリセルを覆うように、前記基板上に形成された
絶縁膜と、 前記メモリセルに到達するように、前記絶縁膜に形成さ
れた開孔部と、 前記開孔部を介して、前記メモリセルに電気的に接続さ
れる内部配線層と、 前記内部配線層を覆うように、前記絶縁膜上に形成され
た少なくともシリコンと酸素とを含む物質で構成され、
屈折率が１．４８以上１．６５以下の範囲に設定された
保護膜とを具備することを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 前記保護膜は、その屈折率が１．４８以
上１．６５以下の範囲になるように、窒素を含有してい
ることを特徴とする請求項１に記載の不揮発性半導体記
憶装置。 - 【請求項３】 前記保護膜の表面領域内に、窒素含有量
が大きい領域を、さらに具備することを特徴とする請求
項１あるいは請求項２いずれかに記載の不揮発性半導体
記憶装置。 - 【請求項４】 前記内部配線層の最小の配線幅が１．２
μｍ以下の時、前記保護膜の屈折率は、１．４８以上
１．６０以下の範囲に設定されることを特徴とする請求
項１ないし請求項３いずれかに記載の不揮発性半導体記
憶装置。 - 【請求項５】 主表面を有する半導体基板と、 前記基板の主表面領域内に形成された、電荷蓄積部を有
する不揮発性のメモリセルと、 前記メモリセルを覆うように、前記基板上に形成された
第１の絶縁膜と、 前記メモリセルに到達するように、前記第１の絶縁膜に
形成された開孔部と、 前記開孔部を介して、前記メモリセルに電気的に接続さ
れる内部配線層と、 前記内部配線層を覆うように前記第１の絶縁膜上に形成
され、表面が平坦化されている第２の絶縁膜と、 前記第２の絶縁膜上に形成された少なくともシリコンと
酸素とを含む物質で構成され、屈折率が１．４８以上
１．６５以下の範囲に設定された保護膜とを具備するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 前記保護膜は、その屈折率が１．４８以
上１．６５以下の範囲になるように、窒素を含有してい
ることを特徴とする請求項５に記載の不揮発性半導体記
憶装置。 - 【請求項７】 前記保護膜の表面領域内に、窒素含有量
が大きい領域を、さらに具備することを特徴とする請求
項５あるいは請求項６いずれかに記載の不揮発性半導体
記憶装置。 - 【請求項８】 前記内部配線層の最小の配線幅が１．２
μｍ以下の時、前記保護膜の屈折率は、１．４８以上
１．６０以下の範囲に設定されることを特徴とする請求
項５ないし請求項７いずれかに記載の不揮発性半導体記
憶装置。 - 【請求項９】 （ａ） 半導体基板の主表面領域内に、
電荷蓄積部を有する不揮発性のメモリセルを形成する工
程と、 （ｂ） 前記メモリセルを覆うように、前記基板上に絶
縁膜を形成する工程と、 （ｃ） 前記メモリセルに到達するように、前記絶縁膜
に開孔部を形成する工程と、 （ｄ） 前記開孔部を介して、前記メモリセルに電気的
に接続される内部配線層を形成する工程と、 （ｅ） 前記内部配線層を覆うように、前記絶縁膜上
に、少なくともシリコンと酸素とを含む物質で構成さ
れ、かつ屈折率が１．４８以上１．６５以下の範囲に設
定された保護膜を形成する工程とを具備することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 前記（ｅ）の工程の後、 （ｆ） 前記保護膜の表面に、窒素含有量が大きい領域
を形成する工程を、さらに具備することを特徴とする請
求項９に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１１】 前記（ｅ）の工程は、前記基板の温度
が前記内部配線層を構成する物質の融点より低い条件
で、プラズマ雰囲気中でシランガスと少なくとも酸化窒
素ガスとを反応させて、屈折率が１．４８以上１．６５
以下の範囲になるように窒素を含有したシリコン酸化膜
を形成する工程であることを特徴とする請求項９または
請求項１０いずれかに記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項１２】 前記（ｅ）の工程は、前記基板の温度
が前記内部配線層を構成する物質の融点より低い条件
で、プラズマ雰囲気中でＴＥＯＳガスと少なくとも窒素
を含むガスとを反応させて、屈折率が１．４８以上１．
６５以下の範囲になるように窒素を含有したシリコン酸
化膜を形成する工程であることを特徴とする請求項９ま
たは請求項１０いずれかに記載の不揮発性半導体記憶装
置の製造方法。 - 【請求項１３】 前記（ｅ）の工程は、前記基板の温度
が前記内部配線層を構成する物質の融点より低い条件
で、常圧ＣＶＤ法により、ＴＥＯＳガスと少なくとも窒
素を含むガスとを反応させて、屈折率が１．４８以上
１．６５以下の範囲になるように窒素を含有したシリコ
ン酸化膜を形成する工程であることを特徴とする請求項
９または請求項１０いずれかに記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項１４】 （ａ） 半導体基板の主表面領域内
に、電荷蓄積部を有する不揮発性のメモリセルを形成す
る工程と、 （ｂ） 前記メモリセルを覆うように、前記基板上に第
１の絶縁膜を形成する工程と、 （ｃ） 前記メモリセルに到達するように、前記第１の
絶縁膜に開孔部を形成する工程と、 （ｄ） 前記開孔部を介して、前記メモリセルに電気的
に接続される内部配線層を形成する工程と、 （ｅ） 前記内部配線層を覆うように、前記第１の絶縁
膜上に第２の絶縁膜を形成する工程と、 （ｆ） 前記第２の絶縁膜の表面を平坦化する工程と、 （ｇ） 前記第２の絶縁膜上に、少なくともシリコンと
酸素とを含む物質で構成され、かつ屈折率が１．４８以
上１．６５以下の範囲に設定された保護膜を形成する工
程とを具備することを特徴とする不揮発性半導体記憶装
置の製造方法。 - 【請求項１５】 前記（ｇ）の工程の後、 （ｈ） 前記保護膜の表面に、窒素含有量が大きい領域
を形成する工程をさらに具備することを特徴とする請求
項１４に記載の半導体記憶装置の製造方法。 - 【請求項１６】 前記（ｇ）の工程は、前記基板の温度
が前記内部配線層を構成する物質の融点より低い条件
で、プラズマ雰囲気中でシランガスと少なくとも酸化窒
素ガスとを反応させて、屈折率が１．４８以上１．６５
以下の範囲になるように窒素を含有したシリコン酸化膜
を形成する工程であることを特徴とする請求項１４また
は請求項１５いずれかに記載の半導体記憶装置の製造方
法。 - 【請求項１７】 前記（ｇ）の工程は、前記基板の温度
が前記内部配線層を構成する物質の融点より低い条件
で、プラズマ雰囲気中でＴＥＯＳガスと少なくとも窒素
を含むガスとを反応させて、屈折率が１．４８以上１．
６５以下の範囲になるように窒素を含有したシリコン酸
化膜を形成する工程であることを特徴とする請求項１４
または請求項１５いずれかに記載の半導体記憶装置の製
造方法。 - 【請求項１８】 前記（ｇ）の工程は、前記基板の温度
が前記内部配線層を構成する物質の融点より低い条件
で、常圧ＣＶＤ法により、ＴＥＯＳガスと少なくとも窒
素を含むガスとを反応させて、屈折率が１．４８以上
１．６５以下の範囲になるように窒素を含有したシリコ
ン酸化膜を形成する工程であることを特徴とする請求項
１４または１５いずれかに記載の半導体記憶装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012398A JP2667605B2 (ja) | 1991-02-21 | 1992-01-27 | 不揮発性半導体記憶装置およびその製造方法 |
| KR1019920002470A KR960000724B1 (ko) | 1991-02-21 | 1992-02-19 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US07/838,114 US5374847A (en) | 1991-02-21 | 1992-02-20 | Nonvolatile semiconductor memory device having a passivation film |
| EP92102964A EP0518000B1 (en) | 1991-02-21 | 1992-02-21 | Non-volatile semiconductor memory device and method for manufacturing the same |
| DE69219402T DE69219402T2 (de) | 1991-02-21 | 1992-02-21 | Halbleiter-Speicherbauelement mit nichtflüchtigem Verhalten und Verfahren zum Herstellen desselben |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-77381 | 1991-02-21 | ||
| JP7738191 | 1991-02-21 | ||
| JP4012398A JP2667605B2 (ja) | 1991-02-21 | 1992-01-27 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563208A true JPH0563208A (ja) | 1993-03-12 |
| JP2667605B2 JP2667605B2 (ja) | 1997-10-27 |
Family
ID=26348011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012398A Expired - Fee Related JP2667605B2 (ja) | 1991-02-21 | 1992-01-27 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5374847A (ja) |
| EP (1) | EP0518000B1 (ja) |
| JP (1) | JP2667605B2 (ja) |
| KR (1) | KR960000724B1 (ja) |
| DE (1) | DE69219402T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7166889B2 (en) | 2002-04-04 | 2007-01-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a method of manufacturing thereof |
| KR100774444B1 (ko) * | 2006-05-02 | 2007-11-08 | 한양대학교 산학협력단 | 비휘발성 폴리머 메모리 소자의 특성을 향상시키기 위한수분투과 억제층 형성방법 |
| US7491659B2 (en) | 1995-09-08 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | APCVD method of forming silicon oxide using an organic silane, oxidizing agent, and catalyst-formed hydrogen radical |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904573A (en) * | 1996-03-22 | 1999-05-18 | Taiwan Semiconductor Manufacturing Company,Ltd. | PE-TEOS process |
| JP3432997B2 (ja) * | 1996-04-23 | 2003-08-04 | 株式会社東芝 | 半導体装置に使用する絶縁膜 |
| JP4342621B2 (ja) * | 1998-12-09 | 2009-10-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6294430B1 (en) * | 2000-01-31 | 2001-09-25 | Advanced Micro Devices, Inc. | Nitridization of the pre-ddi screen oxide |
| JP3734408B2 (ja) * | 2000-07-03 | 2006-01-11 | シャープ株式会社 | 半導体記憶装置 |
| US6569784B1 (en) * | 2001-07-20 | 2003-05-27 | Taiwan Semiconductor Manufacturing Company | Material of photoresist protect oxide |
| US8067292B2 (en) * | 2008-01-23 | 2011-11-29 | Macronix International Co., Ltd. | Isolation structure, non-volatile memory having the same, and method of fabricating the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157519A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6240746A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体装置 |
| JPH01293624A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 集積回路の製造方法 |
| JPH0215629A (ja) * | 1988-07-01 | 1990-01-19 | Nec Corp | 化学気相成長法 |
| JPH0220071A (ja) * | 1988-07-07 | 1990-01-23 | Seiko Instr Inc | 光消去型半導体記憶素子 |
| JPH02102534A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置の形成方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0072603B1 (en) * | 1978-06-14 | 1986-10-01 | Fujitsu Limited | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| JPS5642377A (en) * | 1979-09-14 | 1981-04-20 | Fujitsu Ltd | Ultraviolet ray erasable type rewritable read-only memory |
| DE3473381D1 (en) * | 1984-12-21 | 1988-09-15 | Itt Ind Gmbh Deutsche | Plastic encapsulated semiconductor component |
| US4618541A (en) * | 1984-12-21 | 1986-10-21 | Advanced Micro Devices, Inc. | Method of forming a silicon nitride film transparent to ultraviolet radiation and resulting article |
| US4665426A (en) * | 1985-02-01 | 1987-05-12 | Advanced Micro Devices, Inc. | EPROM with ultraviolet radiation transparent silicon nitride passivation layer |
| US4717631A (en) * | 1986-01-16 | 1988-01-05 | Rca Corporation | Silicon oxynitride passivated semiconductor body and method of making same |
| DE3856418T2 (de) * | 1987-03-04 | 2001-03-01 | Advanced Micro Devices, Inc. | Passivationsschicht für integrierte Schaltungsstruktur |
| JPH084109B2 (ja) * | 1987-08-18 | 1996-01-17 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US5065222A (en) * | 1987-11-11 | 1991-11-12 | Seiko Instruments Inc. | Semiconductor device having two-layered passivation film |
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
-
1992
- 1992-01-27 JP JP4012398A patent/JP2667605B2/ja not_active Expired - Fee Related
- 1992-02-19 KR KR1019920002470A patent/KR960000724B1/ko not_active IP Right Cessation
- 1992-02-20 US US07/838,114 patent/US5374847A/en not_active Expired - Lifetime
- 1992-02-21 DE DE69219402T patent/DE69219402T2/de not_active Expired - Fee Related
- 1992-02-21 EP EP92102964A patent/EP0518000B1/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157519A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6240746A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体装置 |
| JPH01293624A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 集積回路の製造方法 |
| JPH0215629A (ja) * | 1988-07-01 | 1990-01-19 | Nec Corp | 化学気相成長法 |
| JPH0220071A (ja) * | 1988-07-07 | 1990-01-23 | Seiko Instr Inc | 光消去型半導体記憶素子 |
| JPH02102534A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 半導体装置の形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7491659B2 (en) | 1995-09-08 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | APCVD method of forming silicon oxide using an organic silane, oxidizing agent, and catalyst-formed hydrogen radical |
| US7166889B2 (en) | 2002-04-04 | 2007-01-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a method of manufacturing thereof |
| KR100774444B1 (ko) * | 2006-05-02 | 2007-11-08 | 한양대학교 산학협력단 | 비휘발성 폴리머 메모리 소자의 특성을 향상시키기 위한수분투과 억제층 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0518000B1 (en) | 1997-05-02 |
| DE69219402D1 (de) | 1997-06-05 |
| US5374847A (en) | 1994-12-20 |
| JP2667605B2 (ja) | 1997-10-27 |
| EP0518000A2 (en) | 1992-12-16 |
| EP0518000A3 (en) | 1993-02-03 |
| KR960000724B1 (ko) | 1996-01-11 |
| DE69219402T2 (de) | 1997-10-23 |
| KR920017257A (ko) | 1992-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101071965B1 (ko) | Ｂｅｏｌ 공정에서 ｓｏｎｏｓ 듀얼 비트 플래쉬 메모리 장치의 자외선-유도 전하를 줄이기 위한 자외선 차단 층 | |
| US6235586B1 (en) | Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications | |
| US6380033B1 (en) | Process to improve read disturb for NAND flash memory devices | |
| US7422932B2 (en) | Nonvolatile semiconductor memory device | |
| US6709928B1 (en) | Semiconductor device having silicon-rich layer and method of manufacturing such a device | |
| US20070032016A1 (en) | Protective layer in memory device and method therefor | |
| US6204159B1 (en) | Method of forming select gate to improve reliability and performance for NAND type flash memory devices | |
| JP3389112B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2667605B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7091088B1 (en) | UV-blocking etch stop layer for reducing UV-induced charging of charge storage layer in memory devices in BEOL processing | |
| US20070287253A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| JPH0730000A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2002261175A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2000353757A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6284602B1 (en) | Process to reduce post cycling program VT dispersion for NAND flash memory devices | |
| JP2002208646A (ja) | 半導体装置、半導体装置の製造方法 | |
| US20060237802A1 (en) | Method for improving SOG process | |
| US6989563B1 (en) | Flash memory cell with UV protective layer | |
| JP2001189390A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JP2011009447A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2007005527A (ja) | 半導体装置 | |
| JPH11284155A (ja) | 不揮発性半導体メモリ | |
| JP2001028404A (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP3354661B2 (ja) | 不揮発性半導体メモリ装置 | |
| US8198708B2 (en) | System and method for improving CMOS compatible non volatile memory retention reliability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |