JP3354661B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフローティングゲート電
極を有する不揮発性半導体メモリ装置に関し、特にフロ
ーティングゲート電極とコントロールゲート電極の間の
誘電体膜が１層目がシリコン酸化膜、２層目がシリコン
窒化膜、３層目がシリコン酸化膜にてなる３層構造のＯ
ＮＯ誘電体膜である不揮発性半導体メモリ装置に関する
ものである。
極を有する不揮発性半導体メモリ装置に関し、特にフロ
ーティングゲート電極とコントロールゲート電極の間の
誘電体膜が１層目がシリコン酸化膜、２層目がシリコン
窒化膜、３層目がシリコン酸化膜にてなる３層構造のＯ
ＮＯ誘電体膜である不揮発性半導体メモリ装置に関する
ものである。
【０００２】
【従来の技術】不揮発性半導体メモリ装置のパッシベー
ション膜としては、紫外線消去が必要なＥＰＲＯＭの場
合には紫外線を透過できるようにするためにそのパッシ
ベーション膜としてはリンを含んだシリコン酸化膜であ
るＰＳＧ単層膜が使用される。また、紫外線消去が不要
なワンタイムＲＯＭや電気的消去が可能なＥＥＰＲＯＭ
の場合には、パッシベーション膜として１層目がＰＳＧ
膜、２層目がシリコン窒化膜にてなる積層絶縁膜が使用
されている。ＰＳＧ膜の上にシリコン窒化膜を積層した
構造のパッシベーション膜を形成する場合、生産上の稼
働効率を考慮して同一ＣＶＤ装置内の別のチャンバでプ
ラズマＰＳＧ膜とプラズマシリコン窒化膜を連続して堆
積している。
ション膜としては、紫外線消去が必要なＥＰＲＯＭの場
合には紫外線を透過できるようにするためにそのパッシ
ベーション膜としてはリンを含んだシリコン酸化膜であ
るＰＳＧ単層膜が使用される。また、紫外線消去が不要
なワンタイムＲＯＭや電気的消去が可能なＥＥＰＲＯＭ
の場合には、パッシベーション膜として１層目がＰＳＧ
膜、２層目がシリコン窒化膜にてなる積層絶縁膜が使用
されている。ＰＳＧ膜の上にシリコン窒化膜を積層した
構造のパッシベーション膜を形成する場合、生産上の稼
働効率を考慮して同一ＣＶＤ装置内の別のチャンバでプ
ラズマＰＳＧ膜とプラズマシリコン窒化膜を連続して堆
積している。
【０００３】フローティングゲート電極とコントロール
ゲート電極の間の誘電体膜としてＯＮＯ膜を用いた２層
ポリシリコン構造の不揮発性半導体メモリ装置におい
て、プログラミングによりフローティングゲート電極に
電荷を蓄積した状態で高温で保存し、その後紫外線照射
によりデータを消去した後、再び高温で保存すると、紫
外線によるデータ消去後の状態と比較してメモリ素子の
しきい値電圧が上昇する現象が生じる。この現象はチャ
ージゲイン現象と呼ばれており、ＯＮＯ膜の１層目のシ
リコン酸化膜が薄膜化されることにより一層顕著になっ
てくることが報告されている（１９９１ ＩＥＥＥ／Ｉ
ＲＰＳ，１７５〜１８２頁参照）。
ゲート電極の間の誘電体膜としてＯＮＯ膜を用いた２層
ポリシリコン構造の不揮発性半導体メモリ装置におい
て、プログラミングによりフローティングゲート電極に
電荷を蓄積した状態で高温で保存し、その後紫外線照射
によりデータを消去した後、再び高温で保存すると、紫
外線によるデータ消去後の状態と比較してメモリ素子の
しきい値電圧が上昇する現象が生じる。この現象はチャ
ージゲイン現象と呼ばれており、ＯＮＯ膜の１層目のシ
リコン酸化膜が薄膜化されることにより一層顕著になっ
てくることが報告されている（１９９１ ＩＥＥＥ／Ｉ
ＲＰＳ，１７５〜１８２頁参照）。
【０００４】
【発明が解決しようとする課題】システム化された半導
体集積回路装置の動作電圧の低電圧化が進む中、不揮発
性半導体メモリ装置を搭載した１チップマイクロコンピ
ュータも含めて不揮発性半導体メモリ装置自身の低電圧
動作化も強く求められている。その際、不揮発性半導体
メモリ装置のしきい値電圧が上昇するチャージゲイン現
象が起こると、不揮発性半導体メモリ装置の低電圧操作
を不安定にし、低電圧動作化の妨げになる。本発明はチ
ャージゲイン現象の小さい不揮発性半導体メモリ装置を
提供することを目的とするものである。
体集積回路装置の動作電圧の低電圧化が進む中、不揮発
性半導体メモリ装置を搭載した１チップマイクロコンピ
ュータも含めて不揮発性半導体メモリ装置自身の低電圧
動作化も強く求められている。その際、不揮発性半導体
メモリ装置のしきい値電圧が上昇するチャージゲイン現
象が起こると、不揮発性半導体メモリ装置の低電圧操作
を不安定にし、低電圧動作化の妨げになる。本発明はチ
ャージゲイン現象の小さい不揮発性半導体メモリ装置を
提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明が対象とする不揮
発性半導体メモリ装置を図１に示す。シリコン基板２に
不純物拡散層によるソース領域４とドレイン領域６が形
成され、両領域４，６間がチャネル領域となる。チャネ
ル領域上にはゲート酸化膜８を介してポリシリコンにて
なるフローティングゲート電極１０が形成され、その上
に１層目がシリコン酸化膜、２層目がシリコン窒化膜、
３層目がシリコン酸化膜にてなる３層構造のＯＮＯ誘電
体膜１２が形成されている。ＯＮＯ誘電体膜１２上には
ポリシリコンにてなるコントロールゲート電極１４が形
成されている。コントロールゲート電極１４上には絶縁
膜１６が形成され、絶縁膜１６に設けられたコンタクト
ホールを介して１層目メタル配線１８がソース領域４、
ドレイン領域６と接続され、コントロールゲート電極１
４にもメタル配線が接続されている。メタル配線１８上
には層間絶縁膜２０が設けられ、その上に２層目のメタ
ル配線２２が形成されている。メタル配線１８とメタル
配線２２の間は層間絶縁膜２０に設けられたスルーホー
ルを介して接続されている。メタル配線２２上にはパッ
シベーション膜２４が形成され、パッシベーション膜２
４には外部と接続するためのパッドを形成するために開
口部が設けられている。
発性半導体メモリ装置を図１に示す。シリコン基板２に
不純物拡散層によるソース領域４とドレイン領域６が形
成され、両領域４，６間がチャネル領域となる。チャネ
ル領域上にはゲート酸化膜８を介してポリシリコンにて
なるフローティングゲート電極１０が形成され、その上
に１層目がシリコン酸化膜、２層目がシリコン窒化膜、
３層目がシリコン酸化膜にてなる３層構造のＯＮＯ誘電
体膜１２が形成されている。ＯＮＯ誘電体膜１２上には
ポリシリコンにてなるコントロールゲート電極１４が形
成されている。コントロールゲート電極１４上には絶縁
膜１６が形成され、絶縁膜１６に設けられたコンタクト
ホールを介して１層目メタル配線１８がソース領域４、
ドレイン領域６と接続され、コントロールゲート電極１
４にもメタル配線が接続されている。メタル配線１８上
には層間絶縁膜２０が設けられ、その上に２層目のメタ
ル配線２２が形成されている。メタル配線１８とメタル
配線２２の間は層間絶縁膜２０に設けられたスルーホー
ルを介して接続されている。メタル配線２２上にはパッ
シベーション膜２４が形成され、パッシベーション膜２
４には外部と接続するためのパッドを形成するために開
口部が設けられている。
【０００６】本発明はこのような構造の不揮発性半導体
メモリ装置で、パッシベーション膜２４として、圧縮応
力を有し昇温と降温を含む熱サイクルにおける膜応力の
熱ヒステリシスの小さい絶縁膜を用いたものである。本
発明の好ましい態様では、パッシベーション膜はＴＥＯ
Ｓガスプロセスで形成されたシリコン酸化膜（以下、Ｔ
ＥＯＳシリコン酸化膜という）である。ＴＥＯＳシリコ
ン酸化膜は、ＴＥＯＳ（Tetraethylorthosilicate, Ｓ
ｉ(ＯＣ2Ｈ5)4）を反応ガスとしてプラズマＣＶＤ法に
より成長させたシリコン酸化膜である。
メモリ装置で、パッシベーション膜２４として、圧縮応
力を有し昇温と降温を含む熱サイクルにおける膜応力の
熱ヒステリシスの小さい絶縁膜を用いたものである。本
発明の好ましい態様では、パッシベーション膜はＴＥＯ
Ｓガスプロセスで形成されたシリコン酸化膜（以下、Ｔ
ＥＯＳシリコン酸化膜という）である。ＴＥＯＳシリコ
ン酸化膜は、ＴＥＯＳ（Tetraethylorthosilicate, Ｓ
ｉ(ＯＣ2Ｈ5)4）を反応ガスとしてプラズマＣＶＤ法に
より成長させたシリコン酸化膜である。
【０００７】さらに好ましい態様では、パッシベーショ
ン膜は１層目がＴＥＯＳシリコン酸化膜、２層目がシリ
コン窒化膜にてなる２層構造の絶縁膜である。
ン膜は１層目がＴＥＯＳシリコン酸化膜、２層目がシリ
コン窒化膜にてなる２層構造の絶縁膜である。
【０００８】さらに好ましい態様では、コントロールゲ
ート電極上に絶縁膜を介して２層メタル配線が形成さ
れ、その２層メタル配線上にパッシベーション膜が形成
されており、その２層メタル配線の１層目メタル配線と
２層目メタル配線の間の層間絶縁膜として昇温と降温を
含む熱サイクルにおける膜応力の熱ヒステリシスの小さ
い絶縁膜を用いる。さらに好ましい態様では、１層目メ
タル配線と２層目メタル配線の間の層間絶縁膜としてＴ
ＥＯＳシリコン酸化膜を用いる。
ート電極上に絶縁膜を介して２層メタル配線が形成さ
れ、その２層メタル配線上にパッシベーション膜が形成
されており、その２層メタル配線の１層目メタル配線と
２層目メタル配線の間の層間絶縁膜として昇温と降温を
含む熱サイクルにおける膜応力の熱ヒステリシスの小さ
い絶縁膜を用いる。さらに好ましい態様では、１層目メ
タル配線と２層目メタル配線の間の層間絶縁膜としてＴ
ＥＯＳシリコン酸化膜を用いる。
【０００９】チャージゲインを評価する方法の一例は、
図２に示されるように、単体のＥＰＲＯＭ素子を用いて
プログラミング（フローティングゲート電極１０に電荷
を蓄積）→２５０℃で１５０時間高温保存→紫外線照射
によるデータ消去→２５０℃で３時間高温保存、を行な
い、紫外線照射によるデータ消去後から２５０℃で３時
間の高温保存後までの間でのメモリ素子のしきい値電圧
の上昇量ΔＶｔｈを測定し、その値をチャージゲイン量
と定義する。プログラミングの際はソース電極をＧＮＤ
とし、コントロールゲート電極とドレイン電極に１２.
５Ｖを１ミリ秒間印加する。しきい値電圧の測定はソー
ス電極をＧＮＤとし、ドレイン電極に２Ｖを印加し、コ
ントロールゲート電極の印加電圧を上げていったときに
このメモリ素子がオンとなるときのゲート電圧として測
定する。
図２に示されるように、単体のＥＰＲＯＭ素子を用いて
プログラミング（フローティングゲート電極１０に電荷
を蓄積）→２５０℃で１５０時間高温保存→紫外線照射
によるデータ消去→２５０℃で３時間高温保存、を行な
い、紫外線照射によるデータ消去後から２５０℃で３時
間の高温保存後までの間でのメモリ素子のしきい値電圧
の上昇量ΔＶｔｈを測定し、その値をチャージゲイン量
と定義する。プログラミングの際はソース電極をＧＮＤ
とし、コントロールゲート電極とドレイン電極に１２.
５Ｖを１ミリ秒間印加する。しきい値電圧の測定はソー
ス電極をＧＮＤとし、ドレイン電極に２Ｖを印加し、コ
ントロールゲート電極の印加電圧を上げていったときに
このメモリ素子がオンとなるときのゲート電圧として測
定する。
【００１０】本発明はチャージゲイン現象が起こるのは
ゲート電極のＯＮＯ膜を形成した後のパッシベーション
膜の応力変動が大きく影響し、さらにはメタル配線間の
層間絶縁膜の応力変動も影響することを見出し、それら
の応力を緩和することによってチャージゲイン量を抑え
るようにしたものである。
ゲート電極のＯＮＯ膜を形成した後のパッシベーション
膜の応力変動が大きく影響し、さらにはメタル配線間の
層間絶縁膜の応力変動も影響することを見出し、それら
の応力を緩和することによってチャージゲイン量を抑え
るようにしたものである。
【００１１】図３に単層膜の応力ヒステリシスを測定し
た結果を示す。図３はＰＳＧ膜、引っ張り応力をもつシ
リコン窒化膜（ＳｉＮ（Tensile））、圧縮応力をもつ
シリコン窒化膜（ＳｉＮ（Compressive））、及びＴＥ
ＯＳシリコン酸化膜（ＴＥＯＳ）のそれぞれについて、
室温から４００℃余りの温度まで加熱し、再び室温まで
冷却させたときの応力変化を示している。この結果によ
れば、ＰＳＧ膜は大きな応力ヒステリシスを有し、成膜
されたままの初期状態では−１１０ＭＰａの圧縮応力を
もっていたものが、熱処理後には＋１００ＭＰａの引っ
張り応力をもつものに変化する。これに対しＴＥＯＳシ
リコン酸化膜の応力の熱ヒステリシスは成膜されたまま
の初期状態では−７５ＭＰａであり、熱サイクル後には
−５０ＭＰａとわずかに変化するに過ぎない。
た結果を示す。図３はＰＳＧ膜、引っ張り応力をもつシ
リコン窒化膜（ＳｉＮ（Tensile））、圧縮応力をもつ
シリコン窒化膜（ＳｉＮ（Compressive））、及びＴＥ
ＯＳシリコン酸化膜（ＴＥＯＳ）のそれぞれについて、
室温から４００℃余りの温度まで加熱し、再び室温まで
冷却させたときの応力変化を示している。この結果によ
れば、ＰＳＧ膜は大きな応力ヒステリシスを有し、成膜
されたままの初期状態では−１１０ＭＰａの圧縮応力を
もっていたものが、熱処理後には＋１００ＭＰａの引っ
張り応力をもつものに変化する。これに対しＴＥＯＳシ
リコン酸化膜の応力の熱ヒステリシスは成膜されたまま
の初期状態では−７５ＭＰａであり、熱サイクル後には
−５０ＭＰａとわずかに変化するに過ぎない。
【００１２】
【実施例】試料ＡからＥの５種類の試料を作成し、それ
らの試料におけるメタル配線層の間の層間絶縁膜２０
と、パッシベーション膜２４の種類を図４に示す。それ
ぞれは積層構造であり、／の左側が下層膜、右側が上層
膜を意味する。メタル配線層の間の層間絶縁膜を２層に
しているのは平坦化のためであり、１層目の絶縁膜を堆
積し、その上にＳＯＧ（スピン・オン・ガラス）膜を塗
布し、焼成後にエッチバックを施して平坦化し、その上
にさらに絶縁膜を堆積させたものである。パッシベーシ
ョン膜は下層に被覆性のよいＰＳＧ膜（試料Ａ）又はＴ
ＥＯＳシリコン酸化膜（試料Ｂ〜Ｅ）を形成し、その上
に緻密性がよく水分透過に対する耐性の優れたシリコン
窒化膜を積層したものである。
らの試料におけるメタル配線層の間の層間絶縁膜２０
と、パッシベーション膜２４の種類を図４に示す。それ
ぞれは積層構造であり、／の左側が下層膜、右側が上層
膜を意味する。メタル配線層の間の層間絶縁膜を２層に
しているのは平坦化のためであり、１層目の絶縁膜を堆
積し、その上にＳＯＧ（スピン・オン・ガラス）膜を塗
布し、焼成後にエッチバックを施して平坦化し、その上
にさらに絶縁膜を堆積させたものである。パッシベーシ
ョン膜は下層に被覆性のよいＰＳＧ膜（試料Ａ）又はＴ
ＥＯＳシリコン酸化膜（試料Ｂ〜Ｅ）を形成し、その上
に緻密性がよく水分透過に対する耐性の優れたシリコン
窒化膜を積層したものである。
【００１３】試料Ａは従来から知られている構造であ
り、メタル配線の層間絶縁膜はＰＳＧ膜からなり、パッ
シベーション膜は下層がＰＳＧ膜で上層が紫外線透過型
シリコン窒化膜（引っ張り応力型）にてなる積層膜であ
る。試料ＢからＥは本発明の実施例であり、パッシベー
ション膜はいずれも下層がＴＥＯＳシリコン酸化膜、上
層が紫外線透過型シリコン窒化膜（Trans. SiN）にてな
る積層膜である。シリコン窒化膜でＳｉＮ（Tensile）
と記されているのは＋１５０ＭＰａの引っ張り応力をも
つシリコン窒化膜であり、ＳｉＮ（Compressive）と記
されているのは−１５０ＭＰａの圧縮応力をもつシリコ
ン窒化膜である。シリコン窒化膜の応力の大きさは製造
条件の反応ガス組成を変えることにより変化させること
ができ、実施例に用いた応力の膜に限定されるものでは
ない。
り、メタル配線の層間絶縁膜はＰＳＧ膜からなり、パッ
シベーション膜は下層がＰＳＧ膜で上層が紫外線透過型
シリコン窒化膜（引っ張り応力型）にてなる積層膜であ
る。試料ＢからＥは本発明の実施例であり、パッシベー
ション膜はいずれも下層がＴＥＯＳシリコン酸化膜、上
層が紫外線透過型シリコン窒化膜（Trans. SiN）にてな
る積層膜である。シリコン窒化膜でＳｉＮ（Tensile）
と記されているのは＋１５０ＭＰａの引っ張り応力をも
つシリコン窒化膜であり、ＳｉＮ（Compressive）と記
されているのは−１５０ＭＰａの圧縮応力をもつシリコ
ン窒化膜である。シリコン窒化膜の応力の大きさは製造
条件の反応ガス組成を変えることにより変化させること
ができ、実施例に用いた応力の膜に限定されるものでは
ない。
【００１４】実施例Ｂ〜ＥのうちＢとＣはメタル配線の
層間絶縁膜が従来と同じくＰＳＧ膜である。ＤとＥはメ
タル配線の層間絶縁膜がＴＥＯＳシリコン酸化膜からな
るものである。各膜の膜厚の一例を示すと、メタル配線
の層間絶縁膜ではＰＳＧ／ＰＳＧ膜もＴＥＯＳ／ＴＥＯ
Ｓ膜も、ともに下層が６５００Å、上層が４０００Åで
ある。パッシベーション膜ではＰＳＧ／ＳＩＮ膜もＴＥ
ＯＳ／ＳｉＮ膜も、ともに下層が８０００Å、上層が６
０００Åである。
層間絶縁膜が従来と同じくＰＳＧ膜である。ＤとＥはメ
タル配線の層間絶縁膜がＴＥＯＳシリコン酸化膜からな
るものである。各膜の膜厚の一例を示すと、メタル配線
の層間絶縁膜ではＰＳＧ／ＰＳＧ膜もＴＥＯＳ／ＴＥＯ
Ｓ膜も、ともに下層が６５００Å、上層が４０００Åで
ある。パッシベーション膜ではＰＳＧ／ＳＩＮ膜もＴＥ
ＯＳ／ＳｉＮ膜も、ともに下層が８０００Å、上層が６
０００Åである。
【００１５】これらの試料Ａ〜Ｅについてチャージゲイ
ン量を測定した結果を図５に示す。チャージゲイン量の
測定値を示すと、試料Ａでは０．２９Ｖ、試料Ｂでは
０.０８Ｖ、試料Ｃでは０.０５Ｖ、試料Ｄでは０.０６
Ｖ、試料Ｅでは０.０３Ｖであった。この結果から、膜
応力の熱ヒステリシスの大きいＰＳＧ膜をパッシベーシ
ョン膜に用いた試料Ａでは大きなチャージゲイン量を示
している。それに対し、試料Ｂ〜Ｅはパッシベーション
膜として膜応力の熱ヒステリシスの小さいＴＥＯＳシリ
コン酸化膜をシリコン窒化膜の下地に用いているので、
チャージゲイン量が小さくなっている。
ン量を測定した結果を図５に示す。チャージゲイン量の
測定値を示すと、試料Ａでは０．２９Ｖ、試料Ｂでは
０.０８Ｖ、試料Ｃでは０.０５Ｖ、試料Ｄでは０.０６
Ｖ、試料Ｅでは０.０３Ｖであった。この結果から、膜
応力の熱ヒステリシスの大きいＰＳＧ膜をパッシベーシ
ョン膜に用いた試料Ａでは大きなチャージゲイン量を示
している。それに対し、試料Ｂ〜Ｅはパッシベーション
膜として膜応力の熱ヒステリシスの小さいＴＥＯＳシリ
コン酸化膜をシリコン窒化膜の下地に用いているので、
チャージゲイン量が小さくなっている。
【００１６】試料ＣとＥではシリコン窒化膜の膜応力が
圧縮応力型であり、試料ＢとＤでは引っ張り応力型であ
る。図５の測定結果から、シリコン窒化膜の膜応力が圧
縮型の方が引っ張り型よりもチャージゲイン量は小さく
なっている。また、メタル配線の層間絶縁膜の種類がＰ
ＳＧ膜である試料Ｂ，ＣとＴＥＯＳシリコン酸化膜であ
る試料Ｄ，Ｅを比較すると、２層メタル配線の層間絶縁
膜として膜応力の熱ヒステリシスの小さいＴＥＯＳシリ
コン酸化膜を用いる方が膜応力の熱ヒステリシスの大き
いＰＳＧ膜を用いるよりもチャージゲイン量が小さくな
っている。
圧縮応力型であり、試料ＢとＤでは引っ張り応力型であ
る。図５の測定結果から、シリコン窒化膜の膜応力が圧
縮型の方が引っ張り型よりもチャージゲイン量は小さく
なっている。また、メタル配線の層間絶縁膜の種類がＰ
ＳＧ膜である試料Ｂ，ＣとＴＥＯＳシリコン酸化膜であ
る試料Ｄ，Ｅを比較すると、２層メタル配線の層間絶縁
膜として膜応力の熱ヒステリシスの小さいＴＥＯＳシリ
コン酸化膜を用いる方が膜応力の熱ヒステリシスの大き
いＰＳＧ膜を用いるよりもチャージゲイン量が小さくな
っている。
【００１７】図４に示した実施例ではパッシベーション
膜としてＴＥＯＳシリコン酸化膜上に紫外線透過型シリ
コン窒化膜を積層したものを使用しているが、シリコン
窒化膜は紫外線非透過型であってもよい。また、水分の
透過に対する要求が大きくない場合にはシリコン窒化膜
を設けず、ＴＥＯＳシリコン酸化膜単層のパッシベーシ
ョン膜とすることもできる。
膜としてＴＥＯＳシリコン酸化膜上に紫外線透過型シリ
コン窒化膜を積層したものを使用しているが、シリコン
窒化膜は紫外線非透過型であってもよい。また、水分の
透過に対する要求が大きくない場合にはシリコン窒化膜
を設けず、ＴＥＯＳシリコン酸化膜単層のパッシベーシ
ョン膜とすることもできる。
【００１８】
【発明の効果】本発明の不揮発性半導体メモリ装置では
パッシベーション膜として膜応力の熱ヒステリシスの小
さい絶縁膜を用いることによってチャージゲイン量を抑
えることができる。２層メタル配線を用いる場合のメタ
ル配線の層間絶縁膜としても膜応力の熱ヒステリシスの
小さい絶縁膜を用いることによってさらにチャージゲイ
ン量を抑えることができる。パッシベーション膜の膜応
力を引っ張り応力型パッシベーション膜よりも圧縮応力
型パッシベーション膜にする方がチャージゲイン量を抑
えることができる。
パッシベーション膜として膜応力の熱ヒステリシスの小
さい絶縁膜を用いることによってチャージゲイン量を抑
えることができる。２層メタル配線を用いる場合のメタ
ル配線の層間絶縁膜としても膜応力の熱ヒステリシスの
小さい絶縁膜を用いることによってさらにチャージゲイ
ン量を抑えることができる。パッシベーション膜の膜応
力を引っ張り応力型パッシベーション膜よりも圧縮応力
型パッシベーション膜にする方がチャージゲイン量を抑
えることができる。
【図１】本発明が適用される不揮発性半導体メモリ装置
を示す断面図である。
を示す断面図である。
【図２】チャージゲイン評価のための熱サイクルを示す
図である。
図である。
【図３】各種単層膜の応力ヒステリシスを示す図であ
る。
る。
【図４】比較例Ａと実施例Ｂ〜Ｅの層間絶縁膜とパッシ
ベーション膜の種類を示す図である。
ベーション膜の種類を示す図である。
【図５】比較例Ａと実施例Ｂ〜Ｅのチャージゲイン量を
示す図である。
示す図である。
４ ソース領域 ６ ドレイン領域 ８ ゲート酸化膜 １０ フローティングゲート電極 １２ ＯＮＯ誘電体膜 １４ コントロールゲート電極 １８ １層目メタル配線 ２０ 層間絶縁膜 ２２ ２層目メタル配線 ２４ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788
Claims (5)
- 【請求項１】 基板のチャネル領域上にゲート絶縁膜を
介してフローティングゲート電極を有し、その上に１層
目がシリコン酸化膜、２層目がシリコン窒化膜、３層目
がシリコン酸化膜にてなる３層構造のＯＮＯ誘電体膜を
介してコントロールゲート電極が形成されている不揮発
性半導体メモリ装置において、 パッシベーション膜として圧縮応力を有し昇温と降温を
含む熱サイクルにおける膜応力の熱ヒステリシスの小さ
い絶縁膜を用いて応力を緩和することによってチャージ
ゲイン量を抑えたことを特徴とする不揮発性半導体メモ
リ装置。 - 【請求項２】 パッシベーション膜はＴＥＯＳガスプロ
セスで形成されたシリコン酸化膜である請求項１に記載
の不揮発性半導体メモリ装置。 - 【請求項３】 パッシベーション膜は１層目がＴＥＯＳ
ガスプロセスで形成されたシリコン酸化膜、２層目がシ
リコン窒化膜にてなる２層構造の絶縁膜である請求項１
に記載の不揮発性半導体メモリ装置。 - 【請求項４】 コントロールゲート電極上に絶縁膜を介
して２層メタル配線が形成され、その２層メタル配線上
にパッシベーション膜が形成されており、前記２層メタ
ル配線の１層目メタル配線と２層目メタル配線の間の層
間絶縁膜として昇温と降温を含む熱サイクルにおける膜
応力の熱ヒステリシスの小さい絶縁膜を用いる請求項１
に記載の不揮発性半導体メモリ装置。 - 【請求項５】 １層目メタル配線と２層目メタル配線の
間の前記層間絶縁膜はＴＥＯＳガスプロセスで形成され
たシリコン酸化膜である請求項４に記載の不揮発性半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26150893A JP3354661B2 (ja) | 1993-09-25 | 1993-09-25 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26150893A JP3354661B2 (ja) | 1993-09-25 | 1993-09-25 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794606A JPH0794606A (ja) | 1995-04-07 |
| JP3354661B2 true JP3354661B2 (ja) | 2002-12-09 |
Family
ID=17362884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26150893A Expired - Lifetime JP3354661B2 (ja) | 1993-09-25 | 1993-09-25 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3354661B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020076917A1 (en) | 1999-12-20 | 2002-06-20 | Edward P Barth | Dual damascene interconnect structure using low stress flourosilicate insulator with copper conductors |
| KR100597596B1 (ko) * | 2004-06-30 | 2006-07-06 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 게이트전극 |
| JP2007059473A (ja) * | 2005-08-22 | 2007-03-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1993
- 1993-09-25 JP JP26150893A patent/JP3354661B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794606A (ja) | 1995-04-07 |
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