JP2001028404A - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 メモリセルの動作寿命の向上を図る。
【解決手段】 フローティングゲート４とコントロール
ゲート６等を被覆する、ＴＥＯＳ膜，ＳＯＧ膜等から成
る単層膜あるいは積層膜である層間絶縁膜下面にＳｉＯ
Ｎ膜から成るバリア膜２０を介在させ、しかもカバレッ
ジの劣るＳｉＯＮ膜をこのＳｉＯＮ膜に比してカバレッ
ジの良いプラズマＣＶＤ法による酸化膜で被覆させるこ
とでＳｉＯＮ膜のバリア性を向上させ、層間絶縁膜を構
成するＴＥＯＳ膜，ＳＯＧ膜等に含まれる水素や水素原
子等が拡散しても、トンネル酸化膜３にトラップされる
ことが抑止されてトラップアップレートの改善が図れ、
エンデュランス特性が向上し、メモリセルの動作寿命の
延長が図れる。
ゲート６等を被覆する、ＴＥＯＳ膜，ＳＯＧ膜等から成
る単層膜あるいは積層膜である層間絶縁膜下面にＳｉＯ
Ｎ膜から成るバリア膜２０を介在させ、しかもカバレッ
ジの劣るＳｉＯＮ膜をこのＳｉＯＮ膜に比してカバレッ
ジの良いプラズマＣＶＤ法による酸化膜で被覆させるこ
とでＳｉＯＮ膜のバリア性を向上させ、層間絶縁膜を構
成するＴＥＯＳ膜，ＳＯＧ膜等に含まれる水素や水素原
子等が拡散しても、トンネル酸化膜３にトラップされる
ことが抑止されてトラップアップレートの改善が図れ、
エンデュランス特性が向上し、メモリセルの動作寿命の
延長が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートと、このフローティングゲートを被覆するトンネル
酸化膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関し、更に言えばフローティ
ングゲートに蓄積された電荷（電子）をコントロールゲ
ート側に抜き取ることによるデータの消去を繰り返し行
う際の消去効率の低下を抑止し、メモリセル部の動作寿
命（サイクル寿命）を延長させる技術に関する。
ートと、このフローティングゲートを被覆するトンネル
酸化膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関し、更に言えばフローティ
ングゲートに蓄積された電荷（電子）をコントロールゲ
ート側に抜き取ることによるデータの消去を繰り返し行
う際の消去効率の低下を抑止し、メモリセル部の動作寿
命（サイクル寿命）を延長させる技術に関する。
【０００２】
【従来の技術】メモリセル部が単一のトランジスタから
なる電気的に消去可能な不揮発性半導体記憶装置、特に
プログラマブルＲＯＭ(EEPROM:Electrically Erasable
and Programmable ROM、フラッシュメモリとも称す。)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによって各
メモリセル部が形成される。このような２重ゲート構造
のメモリセル部トランジスタの場合、フローティングゲ
ートのドレイン領域側で発生したホットエレクトロンを
加速してフローティングゲートに注入することでデータ
の書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-No
rdheim tunnelling)によってフローティングゲートから
コントロールゲートへ電荷を引き抜くことでデータの消
去が行われる。
なる電気的に消去可能な不揮発性半導体記憶装置、特に
プログラマブルＲＯＭ(EEPROM:Electrically Erasable
and Programmable ROM、フラッシュメモリとも称す。)
においては、フローティングゲートとコントロールゲー
トとを有する２重ゲート構造のトランジスタによって各
メモリセル部が形成される。このような２重ゲート構造
のメモリセル部トランジスタの場合、フローティングゲ
ートのドレイン領域側で発生したホットエレクトロンを
加速してフローティングゲートに注入することでデータ
の書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-No
rdheim tunnelling)によってフローティングゲートから
コントロールゲートへ電荷を引き抜くことでデータの消
去が行われる。
【０００３】図９はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図で、図１
０はそのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
発性半導体記憶装置のメモリセル部分の平面図で、図１
０はそのＸ１−Ｘ１線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２が短冊状に形成され、素子領域が区画される。
シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子
分離膜２の間に跨るようにしてフローティングゲート４
が配置される。このフローティングゲート４は、１つの
メモリセル部毎に独立して配置される。また、フローテ
ィングゲート４上の選択酸化膜５は、選択酸化法により
フローティングゲート４の中央部で厚く形成され、フロ
ーティングゲート４の端部には先鋭な角部が形成されて
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２が短冊状に形成され、素子領域が区画される。
シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子
分離膜２の間に跨るようにしてフローティングゲート４
が配置される。このフローティングゲート４は、１つの
メモリセル部毎に独立して配置される。また、フローテ
ィングゲート４上の選択酸化膜５は、選択酸化法により
フローティングゲート４の中央部で厚く形成され、フロ
ーティングゲート４の端部には先鋭な角部が形成されて
いる。これにより、データの消去動作時にフローティン
グゲート４の端部で電界集中が生じ易いようにしてい
る。
【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
【０００６】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセル部トランジ
スタが構成される。
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセル部トランジ
スタが構成される。
【０００７】そして、前記コントロールゲート６上に、
層間絶縁膜９を介して、アルミニウム合金等から成る金
属配線１０がコントロールゲート６と交差する方向に配
置される。この金属配線１０は、コンタクトホール１１
を通して、ドレイン領域７に接続される。そして、各コ
ントロールゲート６は、ワード線となり、コントロール
ゲート６と平行に延在するソース領域８は、ソース線と
なる。また、ドレイン領域７に接続される金属配線１０
は、ビット線となる。
層間絶縁膜９を介して、アルミニウム合金等から成る金
属配線１０がコントロールゲート６と交差する方向に配
置される。この金属配線１０は、コンタクトホール１１
を通して、ドレイン領域７に接続される。そして、各コ
ントロールゲート６は、ワード線となり、コントロール
ゲート６と平行に延在するソース領域８は、ソース線と
なる。また、ドレイン領域７に接続される金属配線１０
は、ビット線となる。
【０００８】このような２重ゲート構造のメモリセル部
トランジスタの場合、フローティングゲート４に注入さ
れる電荷の量によってソース、ドレイン間のオン抵抗値
が変動する。そこで、フローティングゲート４に選択的
に電荷を注入することにより、特定のメモリセル部トラ
ンジスタのオン抵抗値を変動させ、これによって生じる
各メモリセル部トランジスタの動作特性の差を記憶する
データに対応づけるようにしている。
トランジスタの場合、フローティングゲート４に注入さ
れる電荷の量によってソース、ドレイン間のオン抵抗値
が変動する。そこで、フローティングゲート４に選択的
に電荷を注入することにより、特定のメモリセル部トラ
ンジスタのオン抵抗値を変動させ、これによって生じる
各メモリセル部トランジスタの動作特性の差を記憶する
データに対応づけるようにしている。
【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生す
るホットエレクトロンがフローティングゲート４側へ加
速され、酸化膜３Ａを通してフローティングゲート４に
注入されてデータの書き込みが行われる。
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生す
るホットエレクトロンがフローティングゲート４側へ加
速され、酸化膜３Ａを通してフローティングゲート４に
注入されてデータの書き込みが行われる。
【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nor
dheim tunnelling）伝導によって前記トンネル酸化膜３
を突き抜けてコントロールゲート６に放出されてデータ
が消去される。
【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】図７は、上記構成の従
来装置におけるサイクル寿命（データ書き換え回数、Ｅ
／Ｗ Cycle）の測定結果を示し、データ書き換え回数
（横軸）の増加につれて、測定したメモリセル部電流
（縦軸）が低下していく様子を示している。尚、この図
に示すように従来の不揮発性半導体記憶装置では、セル
電流が判定可能レベル（例えば、消去状態のメモリセル
部のメモリセル部電流が、初期値の１００μＡの３０％
となる３０μＡ）まで低下したデータ書き換え回数が、
およそ５万回であることを示している（図７の点線参
照）。一般のプログラマブルメモリにおいては、データ
の書き込み／消去の繰り返しは１０万回程度が必要とさ
れており、５万回では不十分であり、更なる書き換え回
数を可能にしたいという要望があった。
来装置におけるサイクル寿命（データ書き換え回数、Ｅ
／Ｗ Cycle）の測定結果を示し、データ書き換え回数
（横軸）の増加につれて、測定したメモリセル部電流
（縦軸）が低下していく様子を示している。尚、この図
に示すように従来の不揮発性半導体記憶装置では、セル
電流が判定可能レベル（例えば、消去状態のメモリセル
部のメモリセル部電流が、初期値の１００μＡの３０％
となる３０μＡ）まで低下したデータ書き換え回数が、
およそ５万回であることを示している（図７の点線参
照）。一般のプログラマブルメモリにおいては、データ
の書き込み／消去の繰り返しは１０万回程度が必要とさ
れており、５万回では不十分であり、更なる書き換え回
数を可能にしたいという要望があった。
【００１３】そして、本発明者が行った解析の結果、メ
モリセル部トランジスタ上に形成した層間絶縁膜の材質
と、サイクル寿命との間で、何らかの因果関係があるこ
とを突き止めた。
モリセル部トランジスタ上に形成した層間絶縁膜の材質
と、サイクル寿命との間で、何らかの因果関係があるこ
とを突き止めた。
【００１４】即ち、本構成の不揮発性半導体記憶装置の
ように、フローティングゲート上にコントロールゲート
が重なるために比較的段差が厳しくなるような装置構成
では、平坦化を図るために、ＣＶＤ酸化膜としてプラズ
マＴＥＯＳ（Tet ra-Ethyl-Ortho-Silicate）膜，ＳＯ
Ｇ（Spin On Glass）膜及びプラズマＴＥＯＳ膜等から
成る層間絶縁膜９を形成している。
ように、フローティングゲート上にコントロールゲート
が重なるために比較的段差が厳しくなるような装置構成
では、平坦化を図るために、ＣＶＤ酸化膜としてプラズ
マＴＥＯＳ（Tet ra-Ethyl-Ortho-Silicate）膜，ＳＯ
Ｇ（Spin On Glass）膜及びプラズマＴＥＯＳ膜等から
成る層間絶縁膜９を形成している。
【００１５】そして、このＴＥＯＳ膜，ＳＯＧ膜等に含
まれる水素や水素原子等（主にＳＯＧ膜中の水分）が拡
散して、前記トンネル酸化膜にトラップされることが影
響していると考えた。
まれる水素や水素原子等（主にＳＯＧ膜中の水分）が拡
散して、前記トンネル酸化膜にトラップされることが影
響していると考えた。
【００１６】従って、本発明はメモリセル部の動作寿命
の向上を可能にする不揮発性半導体記憶装置とその製造
方法を提供することを目的とする。
の向上を可能にする不揮発性半導体記憶装置とその製造
方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、例えば、図５に示すようにフローテ
ィングゲート４とコントロールゲート６等を被覆する、
ＴＥＯＳ膜，ＳＯＧ膜等から成る単層膜あるいは積層膜
である層間絶縁膜下面にＳｉＯＮ膜から成るバリア膜２
０を介在させ、この水分ブロック性には優れるが、カバ
レッジ性の劣る（特に、被覆対象物の角部でのカバレッ
ジが悪い）ＳｉＯＮ膜を、このＳｉＯＮ膜に比してカバ
レッジの良いＴＥＯＳ膜１９Ａで被覆することでＳｉＯ
Ｎ膜のバリア性を向上させたことを特徴とするものであ
る。これにより、層間絶縁膜を構成するＴＥＯＳ膜，Ｓ
ＯＧ膜等に含まれる水素や水素原子等（主にＳＯＧ膜中
の水分）が拡散しても、トンネル酸化膜３にトラップさ
れることが抑止されてトラップアップレートの改善が図
れ、エンデュランス特性の向上が図れると共に、前記水
素や水素原子等が拡散してゲート酸化膜３Ａにトラップ
されることも抑止でき、トランジスタのホットキャリア
耐性の向上が図れる。
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、例えば、図５に示すようにフローテ
ィングゲート４とコントロールゲート６等を被覆する、
ＴＥＯＳ膜，ＳＯＧ膜等から成る単層膜あるいは積層膜
である層間絶縁膜下面にＳｉＯＮ膜から成るバリア膜２
０を介在させ、この水分ブロック性には優れるが、カバ
レッジ性の劣る（特に、被覆対象物の角部でのカバレッ
ジが悪い）ＳｉＯＮ膜を、このＳｉＯＮ膜に比してカバ
レッジの良いＴＥＯＳ膜１９Ａで被覆することでＳｉＯ
Ｎ膜のバリア性を向上させたことを特徴とするものであ
る。これにより、層間絶縁膜を構成するＴＥＯＳ膜，Ｓ
ＯＧ膜等に含まれる水素や水素原子等（主にＳＯＧ膜中
の水分）が拡散しても、トンネル酸化膜３にトラップさ
れることが抑止されてトラップアップレートの改善が図
れ、エンデュランス特性の向上が図れると共に、前記水
素や水素原子等が拡散してゲート酸化膜３Ａにトラップ
されることも抑止でき、トランジスタのホットキャリア
耐性の向上が図れる。
【００１８】そして、その製造方法は、例えば、図１
（ａ）に示すようにＰ型のシリコン基板１上に熱酸化し
て形成したゲート酸化膜３Ａ上に導電化されたポリシリ
コン膜を形成した後に、このポリシリコン膜をパターニ
ングしてフローティングゲート４を形成する。次に、図
１（ｂ）に示すように前記フローティングゲート４を被
覆するようにトンネル酸化膜３を形成し、このトンネル
酸化膜３上に導電化されたポリシリコン膜とタングステ
ンシリサイド（ＷＳｉｘ）膜から成る導電膜６Ａと絶縁
膜９Ａを積層した後に、この積層膜をパターニングして
トンネル酸化膜３を介して前記フローティングゲート４
上に重なる領域を持つようにコントロールゲート６を形
成する（図２（ａ）参照）。続いて、図２（ｂ），図３
（ａ）に示すように前記フローティングゲート４及びコ
ントロールゲート６に隣接するように前記基板表層にＮ
型のソース・ドレイン領域７，８を形成した後に、図３
（ｂ）に示すように下層の層間絶縁膜９を介して前記コ
ントロールゲート６及び／または前記ソース・ドレイン
領域７，８にコンタクト接続する金属配線１０を形成す
る。更に、これらから構成されるメモリセル部上層を被
覆するように形成した、例えばＴＥＯＳ膜，ＳＯＧ膜等
から成る単層膜あるいは積層膜で構成された上層の層間
絶縁膜１９下層に、この層間絶縁膜１９内に含まれる水
分や水素原子の拡散を防止する、例えばＳｉＯＮ膜から
成るバリア膜２０を形成する（図４（ａ）参照）。そし
て、図４（ｂ）に示すように前記バリア膜２０を被覆す
るようにＴＥＯＳ膜１９Ａを形成し、このＴＥＯＳ膜を
完全に除去しないようにエッチバックし、その上にＳＯ
Ｇ膜１９ＢとＴＥＯＳ膜１９Ｃ等から成る層間絶縁膜１
９を形成する工程とを具備したことを特徴とする。
（ａ）に示すようにＰ型のシリコン基板１上に熱酸化し
て形成したゲート酸化膜３Ａ上に導電化されたポリシリ
コン膜を形成した後に、このポリシリコン膜をパターニ
ングしてフローティングゲート４を形成する。次に、図
１（ｂ）に示すように前記フローティングゲート４を被
覆するようにトンネル酸化膜３を形成し、このトンネル
酸化膜３上に導電化されたポリシリコン膜とタングステ
ンシリサイド（ＷＳｉｘ）膜から成る導電膜６Ａと絶縁
膜９Ａを積層した後に、この積層膜をパターニングして
トンネル酸化膜３を介して前記フローティングゲート４
上に重なる領域を持つようにコントロールゲート６を形
成する（図２（ａ）参照）。続いて、図２（ｂ），図３
（ａ）に示すように前記フローティングゲート４及びコ
ントロールゲート６に隣接するように前記基板表層にＮ
型のソース・ドレイン領域７，８を形成した後に、図３
（ｂ）に示すように下層の層間絶縁膜９を介して前記コ
ントロールゲート６及び／または前記ソース・ドレイン
領域７，８にコンタクト接続する金属配線１０を形成す
る。更に、これらから構成されるメモリセル部上層を被
覆するように形成した、例えばＴＥＯＳ膜，ＳＯＧ膜等
から成る単層膜あるいは積層膜で構成された上層の層間
絶縁膜１９下層に、この層間絶縁膜１９内に含まれる水
分や水素原子の拡散を防止する、例えばＳｉＯＮ膜から
成るバリア膜２０を形成する（図４（ａ）参照）。そし
て、図４（ｂ）に示すように前記バリア膜２０を被覆す
るようにＴＥＯＳ膜１９Ａを形成し、このＴＥＯＳ膜を
完全に除去しないようにエッチバックし、その上にＳＯ
Ｇ膜１９ＢとＴＥＯＳ膜１９Ｃ等から成る層間絶縁膜１
９を形成する工程とを具備したことを特徴とする。
【００１９】また、他の製造方法は、例えば、図６
（ａ）に示すようにＰ型のシリコン基板１の表面を熱酸
化してゲート酸化膜３Ａを形成し、このゲート酸化膜３
Ａ上に導電化されたポリシリコン膜４Ｂを形成し、この
ポリシリコン膜４Ｂ上に所定のパターンの開口５３Ａを
有するシリコン窒化膜５３を形成した後に、この開口５
３Ａを介して前記ポリシリコン膜４Ｂを選択酸化して選
択酸化膜５を形成する。次に、図６（ｂ）に示すように
この選択酸化膜５をマスクにして前記ポリシリコン膜４
Ｂをエッチングして上部に先鋭な角部４Ａを有するフロ
ーティングゲート４を形成する。続いて、図６（ｃ）に
示すように前記フローティングゲート４を被覆するよう
にトンネル酸化膜３を形成し、このトンネル酸化膜３上
に導電化されたポリシリコン膜とタングステンシリサイ
ド（ＷＳｉｘ）膜と絶縁膜９Ａを積層した後に、この積
層膜をパターニングしてトンネル酸化膜３を介して前記
フローティングゲート４上に重なる領域を持つようにコ
ントロールゲート６を形成する。続いて、図２（ｂ），
図３（ａ）に示すように前記フローティングゲート４及
びコントロールゲート６に隣接するように前記基板表層
にＮ型のソース・ドレイン領域７，８を形成した後に、
図３（ｂ）に示すように下層の層間絶縁膜９を介して前
記コントロールゲート６及び／または前記ソース・ドレ
イン領域７，８にコンタクト接続する金属配線１０を形
成する。更に、これらから構成されるメモリセル部上層
を被覆するように形成した、例えばＴＥＯＳ膜，ＳＯＧ
膜等から成る単層膜あるいは積層膜で構成された上層の
層間絶縁膜１９下層に、この層間絶縁膜１９内に含まれ
る水分や水素原子の拡散を防止する、例えばＳｉＯＮ膜
から成るバリア膜２０を形成する（図４（ａ）参照）。
そして、図４（ｂ）に示すように前記バリア膜２０を被
覆するようにＴＥＯＳ膜１９Ａを形成し、このＴＥＯＳ
膜を完全に除去しないようにエッチバックし、その上に
ＳＯＧ膜１９ＢとＴＥＯＳ膜１９Ｃ等から成る層間絶縁
膜１９を形成する工程とを具備したことを特徴とする。
（ａ）に示すようにＰ型のシリコン基板１の表面を熱酸
化してゲート酸化膜３Ａを形成し、このゲート酸化膜３
Ａ上に導電化されたポリシリコン膜４Ｂを形成し、この
ポリシリコン膜４Ｂ上に所定のパターンの開口５３Ａを
有するシリコン窒化膜５３を形成した後に、この開口５
３Ａを介して前記ポリシリコン膜４Ｂを選択酸化して選
択酸化膜５を形成する。次に、図６（ｂ）に示すように
この選択酸化膜５をマスクにして前記ポリシリコン膜４
Ｂをエッチングして上部に先鋭な角部４Ａを有するフロ
ーティングゲート４を形成する。続いて、図６（ｃ）に
示すように前記フローティングゲート４を被覆するよう
にトンネル酸化膜３を形成し、このトンネル酸化膜３上
に導電化されたポリシリコン膜とタングステンシリサイ
ド（ＷＳｉｘ）膜と絶縁膜９Ａを積層した後に、この積
層膜をパターニングしてトンネル酸化膜３を介して前記
フローティングゲート４上に重なる領域を持つようにコ
ントロールゲート６を形成する。続いて、図２（ｂ），
図３（ａ）に示すように前記フローティングゲート４及
びコントロールゲート６に隣接するように前記基板表層
にＮ型のソース・ドレイン領域７，８を形成した後に、
図３（ｂ）に示すように下層の層間絶縁膜９を介して前
記コントロールゲート６及び／または前記ソース・ドレ
イン領域７，８にコンタクト接続する金属配線１０を形
成する。更に、これらから構成されるメモリセル部上層
を被覆するように形成した、例えばＴＥＯＳ膜，ＳＯＧ
膜等から成る単層膜あるいは積層膜で構成された上層の
層間絶縁膜１９下層に、この層間絶縁膜１９内に含まれ
る水分や水素原子の拡散を防止する、例えばＳｉＯＮ膜
から成るバリア膜２０を形成する（図４（ａ）参照）。
そして、図４（ｂ）に示すように前記バリア膜２０を被
覆するようにＴＥＯＳ膜１９Ａを形成し、このＴＥＯＳ
膜を完全に除去しないようにエッチバックし、その上に
ＳＯＧ膜１９ＢとＴＥＯＳ膜１９Ｃ等から成る層間絶縁
膜１９を形成する工程とを具備したことを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図及び
その（Ｘ１−Ｘ１）断面図は、従来装置の説明で用いた
図９及び図１０とほぼ同等であり、重複した説明を避け
るために図示した説明は省略するが、以下、同等の構成
には同符号を付して説明を簡略化する。
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図及び
その（Ｘ１−Ｘ１）断面図は、従来装置の説明で用いた
図９及び図１０とほぼ同等であり、重複した説明を避け
るために図示した説明は省略するが、以下、同等の構成
には同符号を付して説明を簡略化する。
【００２１】そして、本発明の特徴は、図１０の一部拡
大図である図５に示すようにフローティングゲート４や
コントロールゲート６等から構成されるメモリセル部を
被覆する層間絶縁膜の構成にあり、詳しくは後述する
が、このようなメモリセル部では高段差となり易く、特
に上層部にはプラズマＴＥＯＳ（Tetra-Ethyl-Ortho-Si
licate）膜やＳＯＧ（Spin On Glass）膜等により平坦
化が施された層間絶縁膜１９が用いられた装置構成にお
いて、これらのプラズマＴＥＯＳ膜，ＳＯＧ膜等からの
水分や水素原子等（主にＳＯＧ膜中の水分）の拡散によ
るメモリセル部特性の劣化を抑止するために、この層間
絶縁膜１９が形成される前工程で、メモリセル部内への
水分や水素原子等の拡散を防止する、例えばＳｉＯＮ膜
（シリコンオキシナイトライド膜あるいは酸窒化シリコ
ン膜と呼称される）から成るバリア膜２０を介在させ、
この水分ブロック性には優れるが、カバレッジ性の劣る
（特に、被覆対象物の角部でのカバレッジが悪い）Ｓｉ
ＯＮ膜を、このＳｉＯＮ膜に比してカバレッジの良いＴ
ＥＯＳ膜１９Ａで被覆することでＳｉＯＮ膜のバリア性
を向上させたことである。
大図である図５に示すようにフローティングゲート４や
コントロールゲート６等から構成されるメモリセル部を
被覆する層間絶縁膜の構成にあり、詳しくは後述する
が、このようなメモリセル部では高段差となり易く、特
に上層部にはプラズマＴＥＯＳ（Tetra-Ethyl-Ortho-Si
licate）膜やＳＯＧ（Spin On Glass）膜等により平坦
化が施された層間絶縁膜１９が用いられた装置構成にお
いて、これらのプラズマＴＥＯＳ膜，ＳＯＧ膜等からの
水分や水素原子等（主にＳＯＧ膜中の水分）の拡散によ
るメモリセル部特性の劣化を抑止するために、この層間
絶縁膜１９が形成される前工程で、メモリセル部内への
水分や水素原子等の拡散を防止する、例えばＳｉＯＮ膜
（シリコンオキシナイトライド膜あるいは酸窒化シリコ
ン膜と呼称される）から成るバリア膜２０を介在させ、
この水分ブロック性には優れるが、カバレッジ性の劣る
（特に、被覆対象物の角部でのカバレッジが悪い）Ｓｉ
ＯＮ膜を、このＳｉＯＮ膜に比してカバレッジの良いＴ
ＥＯＳ膜１９Ａで被覆することでＳｉＯＮ膜のバリア性
を向上させたことである。
【００２２】これにより、層間絶縁膜１９を構成するＴ
ＥＯＳ膜，ＳＯＧ膜等に含まれる水素や水素原子等が拡
散しても、トンネル酸化膜３にトラップされることが抑
止されてトラップアップレートの改善が図れ、エンデュ
ランス特性の向上が図れる。
ＥＯＳ膜，ＳＯＧ膜等に含まれる水素や水素原子等が拡
散しても、トンネル酸化膜３にトラップされることが抑
止されてトラップアップレートの改善が図れ、エンデュ
ランス特性の向上が図れる。
【００２３】しかも、前記水素や水素原子等（主にＳＯ
Ｇ膜中の水分）が拡散してゲート酸化膜３Ａにトラップ
されることも抑止できるので、トランジスタのホットキ
ャリア耐性を向上させることができる。
Ｇ膜中の水分）が拡散してゲート酸化膜３Ａにトラップ
されることも抑止できるので、トランジスタのホットキ
ャリア耐性を向上させることができる。
【００２４】以下、このような不揮発性半導体記憶装置
のメモリセル部の製造方法について、便宜的に簡略化し
た図面を参照しながら説明する。
のメモリセル部の製造方法について、便宜的に簡略化し
た図面を参照しながら説明する。
【００２５】先ず、図１（ａ）において、半導体基板１
の所定の領域に素子分離膜２を形成する（図９参照）と
共に、この素子分離膜２以外の表層にゲート酸化膜３Ａ
をおよそ７０Å〜１５０Åの厚さに形成する。そして、
前記ゲート酸化膜３Ａ上にポリシリコン膜をおよそ１０
００Å〜２０００Åの厚さに形成し、リンドープし導電
化した後、周知のフォトリソグラフィ法により、このポ
リシリコン膜をパターニングして、フローティングゲー
ト４を形成する。
の所定の領域に素子分離膜２を形成する（図９参照）と
共に、この素子分離膜２以外の表層にゲート酸化膜３Ａ
をおよそ７０Å〜１５０Åの厚さに形成する。そして、
前記ゲート酸化膜３Ａ上にポリシリコン膜をおよそ１０
００Å〜２０００Åの厚さに形成し、リンドープし導電
化した後、周知のフォトリソグラフィ法により、このポ
リシリコン膜をパターニングして、フローティングゲー
ト４を形成する。
【００２６】次に、図１（ｂ）に示すように、前記フロ
ーティングゲート４を被覆するように前記ゲート酸化膜
３Ａと一体形成される、厚さがおよそ２００Å〜４００
Åの絶縁膜（以下、トンネル酸化膜３と称す）を形成す
る。尚、前記トンネル酸化膜３は、基板上にプラズマＣ
ＶＤ法によりＣＶＤ酸化膜、例えば、ＴＥＯＳ（Tetra
Ethyl Ortho Silicate）膜やＨＴＯ（High Temperature
Oxide）膜等を形成した後に熱酸化して成るものであ
る。
ーティングゲート４を被覆するように前記ゲート酸化膜
３Ａと一体形成される、厚さがおよそ２００Å〜４００
Åの絶縁膜（以下、トンネル酸化膜３と称す）を形成す
る。尚、前記トンネル酸化膜３は、基板上にプラズマＣ
ＶＤ法によりＣＶＤ酸化膜、例えば、ＴＥＯＳ（Tetra
Ethyl Ortho Silicate）膜やＨＴＯ（High Temperature
Oxide）膜等を形成した後に熱酸化して成るものであ
る。
【００２７】続いて、前記基板１上の全面に例えばポリ
シリコン膜とタングステンシリサイド膜（ＷＳｉｘ膜）
とから成る２層構造の導電膜６Ａを形成する。尚、前記
導電膜６Ａは、最初にポリシリコン膜をおよそ１０００
Å〜２０００Åの厚さに形成し、次に前記ポリシリコン
膜にＰＯＣｌ3を拡散源としてリンドープした後、ポリ
シリコン膜上にタングステンシリサイド膜（ＷＳｉｘ
膜）をおよそ１０００Å〜２０００Åの厚さに形成する
ことによって得られる。そして、前記導電膜６Ａ上にお
よそ２０００Å〜３０００Åの膜厚の絶縁膜９Ａを形成
した後、この絶縁膜９Ａ上にフォトレジスト膜５０を形
成し、このレジスト膜５０のソース・ドレイン領域形成
予定部に対応する位置に開口５０Ａを形成する。
シリコン膜とタングステンシリサイド膜（ＷＳｉｘ膜）
とから成る２層構造の導電膜６Ａを形成する。尚、前記
導電膜６Ａは、最初にポリシリコン膜をおよそ１０００
Å〜２０００Åの厚さに形成し、次に前記ポリシリコン
膜にＰＯＣｌ3を拡散源としてリンドープした後、ポリ
シリコン膜上にタングステンシリサイド膜（ＷＳｉｘ
膜）をおよそ１０００Å〜２０００Åの厚さに形成する
ことによって得られる。そして、前記導電膜６Ａ上にお
よそ２０００Å〜３０００Åの膜厚の絶縁膜９Ａを形成
した後、この絶縁膜９Ａ上にフォトレジスト膜５０を形
成し、このレジスト膜５０のソース・ドレイン領域形成
予定部に対応する位置に開口５０Ａを形成する。
【００２８】次に、前記レジスト膜５０をマスクにして
絶縁膜９Ａ及び導電膜６Ａをエッチングすることによ
り、図２（ａ）に示すように上部に前記絶縁膜９Ａを積
層して成るコントロールゲート６を、前記トンネル酸化
膜３を介して前記フローティングゲート４の上部から側
壁部に跨るように形成する。そして、前記レジスト膜５
０を除去した後、少なくとも前記ドレイン領域形成予定
部を図示しないフォトレジスト膜で被覆して、このフォ
トレジスト膜をマスクにして隣り合うフローティングゲ
ート４間の基板１の表層にＮ型不純物、例えばリンイオ
ンをおよそドーズ量４．０〜５．０×１０15／ｃｍ2、
加速電圧５０〜１００ＫｅＶの注入条件で注入してアニ
ール処理して拡散し、ソース領域８を形成する。尚、イ
オン注入される前記Ｎ型不純物として、ヒ素イオン等を
用いても良い。
絶縁膜９Ａ及び導電膜６Ａをエッチングすることによ
り、図２（ａ）に示すように上部に前記絶縁膜９Ａを積
層して成るコントロールゲート６を、前記トンネル酸化
膜３を介して前記フローティングゲート４の上部から側
壁部に跨るように形成する。そして、前記レジスト膜５
０を除去した後、少なくとも前記ドレイン領域形成予定
部を図示しないフォトレジスト膜で被覆して、このフォ
トレジスト膜をマスクにして隣り合うフローティングゲ
ート４間の基板１の表層にＮ型不純物、例えばリンイオ
ンをおよそドーズ量４．０〜５．０×１０15／ｃｍ2、
加速電圧５０〜１００ＫｅＶの注入条件で注入してアニ
ール処理して拡散し、ソース領域８を形成する。尚、イ
オン注入される前記Ｎ型不純物として、ヒ素イオン等を
用いても良い。
【００２９】続いて、図２（ｂ）に示すように前記基板
１上の全面にＣＶＤ法によりおよそ２０００Åの膜厚の
酸化膜から成る絶縁膜９Ｂを形成した後、図３（ａ）に
示すように前記ソース領域８に隣接する側のフローティ
ングゲート４及びコントロールゲート６上にフォトレジ
スト膜５１を形成した後に、このフォトレジスト膜５１
をマスクにして前記絶縁膜９Ｂ及びトンネル酸化膜３を
異方性エッチングして、ドレイン形成領域上面を露出さ
せると共にサイドウォールスペーサ膜９Ｃを形成し、こ
の隣り合うコントロールゲート６間の前記シリコン基板
表層に例えば、リンイオンをおよそドーズ量１．０〜
２．０×１０13／ｃｍ2、加速電圧４０〜６０ＫｅＶの
注入条件で注入してアニール処理してドレイン領域７を
形成する。尚、イオン注入される前記Ｎ型不純物とし
て、ヒ素イオン等を用いても良い。
１上の全面にＣＶＤ法によりおよそ２０００Åの膜厚の
酸化膜から成る絶縁膜９Ｂを形成した後、図３（ａ）に
示すように前記ソース領域８に隣接する側のフローティ
ングゲート４及びコントロールゲート６上にフォトレジ
スト膜５１を形成した後に、このフォトレジスト膜５１
をマスクにして前記絶縁膜９Ｂ及びトンネル酸化膜３を
異方性エッチングして、ドレイン形成領域上面を露出さ
せると共にサイドウォールスペーサ膜９Ｃを形成し、こ
の隣り合うコントロールゲート６間の前記シリコン基板
表層に例えば、リンイオンをおよそドーズ量１．０〜
２．０×１０13／ｃｍ2、加速電圧４０〜６０ＫｅＶの
注入条件で注入してアニール処理してドレイン領域７を
形成する。尚、イオン注入される前記Ｎ型不純物とし
て、ヒ素イオン等を用いても良い。
【００３０】次に、図３（ｂ）に示すように基板１上の
全面に、ＴＥＯＳ膜及ぶＢＰＳＧ膜から成る層間絶縁膜
９をおよそ６０００Å〜８０００Åの膜厚で形成した後
に、前記ドレイン領域７及びコントロールゲート６上に
形成したコンタクトホール１１内に、例えばタングステ
ン膜等から成るプラグ１０Ａを形成し、このプラグ１０
Ａ上に金属膜（例えば、Ａｌ膜，Ａｌ−Ｓｉ膜，Ａｌ−
Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成して、第１の金
属配線１０Ｂを形成する。
全面に、ＴＥＯＳ膜及ぶＢＰＳＧ膜から成る層間絶縁膜
９をおよそ６０００Å〜８０００Åの膜厚で形成した後
に、前記ドレイン領域７及びコントロールゲート６上に
形成したコンタクトホール１１内に、例えばタングステ
ン膜等から成るプラグ１０Ａを形成し、このプラグ１０
Ａ上に金属膜（例えば、Ａｌ膜，Ａｌ−Ｓｉ膜，Ａｌ−
Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成して、第１の金
属配線１０Ｂを形成する。
【００３１】更に、前記金属配線１０Ｂを被覆するよう
に上層の層間絶縁膜１９を形成する。尚、図５等におけ
る前記層間絶縁膜９は、便宜的上、比較的良好な平坦性
を有しているように描いてあるが、実際の層間絶縁膜９
はメモリセル部による段差の影響がある（図１０参
照）。そこで、上層の層間絶縁膜１９では平坦化処理を
施す必要がある。
に上層の層間絶縁膜１９を形成する。尚、図５等におけ
る前記層間絶縁膜９は、便宜的上、比較的良好な平坦性
を有しているように描いてあるが、実際の層間絶縁膜９
はメモリセル部による段差の影響がある（図１０参
照）。そこで、上層の層間絶縁膜１９では平坦化処理を
施す必要がある。
【００３２】先ず、図４（ａ）に示すように前記金属配
線１０Ｂを被覆するように基板全面に、例えばＳｉＯＮ
膜から成るバリア膜２０を、およそ５００Å〜２０００
Åの膜厚で形成する。本工程では、シラン（Ｓｉ
Ｈ4），Ｎ2Ｏ，Ｎ2をそれぞれ２５０ｓｃｃｍ〜５５０
ｓｃｃｍ，９４００ｓｃｃｍ，４５００ｓｃｃｍの流量
条件でプラズマＣＶＤ法により成膜している。
線１０Ｂを被覆するように基板全面に、例えばＳｉＯＮ
膜から成るバリア膜２０を、およそ５００Å〜２０００
Åの膜厚で形成する。本工程では、シラン（Ｓｉ
Ｈ4），Ｎ2Ｏ，Ｎ2をそれぞれ２５０ｓｃｃｍ〜５５０
ｓｃｃｍ，９４００ｓｃｃｍ，４５００ｓｃｃｍの流量
条件でプラズマＣＶＤ法により成膜している。
【００３３】次に、図４（ｂ）に示すように前記バリア
膜２０上におよそ８５００Å〜７５００Åの膜厚のプラ
ズマＴＥＯＳ−ＳｉＯ2膜（図中の一点鎖線）をプラズ
マＣＶＤ法により形成した後に、このプラズマＴＥＯＳ
膜をおよそ７０００Å程度エッチバックしておよそ５０
０Å〜１５００Åの膜厚のプラズマＴＥＯＳ膜１９Ａを
残膜させる。
膜２０上におよそ８５００Å〜７５００Åの膜厚のプラ
ズマＴＥＯＳ−ＳｉＯ2膜（図中の一点鎖線）をプラズ
マＣＶＤ法により形成した後に、このプラズマＴＥＯＳ
膜をおよそ７０００Å程度エッチバックしておよそ５０
０Å〜１５００Åの膜厚のプラズマＴＥＯＳ膜１９Ａを
残膜させる。
【００３４】続いて、図５に示すようにその上にＳＯＧ
膜１９Ｂ，ＴＥＯＳ膜１９Ｃを形成して上層の層間絶縁
膜１９としている。尚、ＴＥＯＳ膜１９Ｃ上にＳＯＧ膜
とＴＥＯＳ膜を更に形成して上層の層間絶縁膜としても
良い。そして、この層間絶縁膜１９を介して第１の金属
配線１０Ｂ上にコンタクトするコンタクトホールを形成
し、このコンタクトホール内にタングステンプラグを埋
設させ、このプラグ上に第２の金属配線１０Ｃを形成す
る。更に、第２の金属配線１０Ｃを被覆するようにシリ
コン酸化膜１９Ｄを形成した後に、最終パッシベーショ
ン膜としてシリコン窒化膜１９Ｅを形成している。
膜１９Ｂ，ＴＥＯＳ膜１９Ｃを形成して上層の層間絶縁
膜１９としている。尚、ＴＥＯＳ膜１９Ｃ上にＳＯＧ膜
とＴＥＯＳ膜を更に形成して上層の層間絶縁膜としても
良い。そして、この層間絶縁膜１９を介して第１の金属
配線１０Ｂ上にコンタクトするコンタクトホールを形成
し、このコンタクトホール内にタングステンプラグを埋
設させ、このプラグ上に第２の金属配線１０Ｃを形成す
る。更に、第２の金属配線１０Ｃを被覆するようにシリ
コン酸化膜１９Ｄを形成した後に、最終パッシベーショ
ン膜としてシリコン窒化膜１９Ｅを形成している。
【００３５】これにより、本発明の不揮発性半導体記憶
装置が完成する。
装置が完成する。
【００３６】また、図１０に示すようなフローティング
ゲート４の上部に先鋭な角部を形成する製造方法につい
て、図６に基づき説明する。
ゲート４の上部に先鋭な角部を形成する製造方法につい
て、図６に基づき説明する。
【００３７】先ず、図６（ａ）において、Ｐ型のシリコ
ン基板１の表面を熱酸化してゲート酸化膜３Ａを形成
し、このゲート酸化膜３Ａ上にリンドープされて導電化
されたポリシリコン膜４Ｂを形成し、このポリシリコン
膜４Ｂ上に所定のパターンの開口５３Ａを有するシリコ
ン窒化膜５３を形成した後に、この開口５３Ａを介して
前記ポリシリコン膜４Ｂを選択酸化して選択酸化膜５を
形成する。
ン基板１の表面を熱酸化してゲート酸化膜３Ａを形成
し、このゲート酸化膜３Ａ上にリンドープされて導電化
されたポリシリコン膜４Ｂを形成し、このポリシリコン
膜４Ｂ上に所定のパターンの開口５３Ａを有するシリコ
ン窒化膜５３を形成した後に、この開口５３Ａを介して
前記ポリシリコン膜４Ｂを選択酸化して選択酸化膜５を
形成する。
【００３８】次に、図６（ｂ）に示すように、前記選択
酸化膜５をマスクにして前記ポリシリコン膜４Ｂを異方
性エッチングして上部に先鋭な角部４Ａを有するフロー
ティングゲート４を形成する。
酸化膜５をマスクにして前記ポリシリコン膜４Ｂを異方
性エッチングして上部に先鋭な角部４Ａを有するフロー
ティングゲート４を形成する。
【００３９】続いて、図６（ｃ）に示すように、前記フ
ローティングゲート４を被覆するようにトンネル酸化膜
３を形成し、このトンネル酸化膜３上に導電化されたポ
リシリコン膜とタングステンシリサイド（ＷＳｉｘ）
膜、更に絶縁膜９Ａから成る積層膜を形成した後に、こ
の積層膜をパターニングしてトンネル酸化膜３を介して
前記フローティングゲート４上に重なる領域を持つよう
にコントロールゲート６を形成するものである。このよ
うに先鋭な角部４Ａが形成されることで、データの消去
動作時にフローティングゲート３４の端部で電界集中が
生じ易くなり、消去特性が向上する。以下、前述した後
工程が順次施されることで、同様に本発明の不揮発性半
導体記憶装置が完成する。
ローティングゲート４を被覆するようにトンネル酸化膜
３を形成し、このトンネル酸化膜３上に導電化されたポ
リシリコン膜とタングステンシリサイド（ＷＳｉｘ）
膜、更に絶縁膜９Ａから成る積層膜を形成した後に、こ
の積層膜をパターニングしてトンネル酸化膜３を介して
前記フローティングゲート４上に重なる領域を持つよう
にコントロールゲート６を形成するものである。このよ
うに先鋭な角部４Ａが形成されることで、データの消去
動作時にフローティングゲート３４の端部で電界集中が
生じ易くなり、消去特性が向上する。以下、前述した後
工程が順次施されることで、同様に本発明の不揮発性半
導体記憶装置が完成する。
【００４０】ここで、本発明装置におけるサイクル寿命
（データ書き換え回数、Ｅ／Ｗ Cycle）の測定結果は、
図７に示すように、およそ８万回程度（一点鎖線）とな
り、従来装置に比してエンデュランス特性が向上し、サ
イクル寿命が向上していることがわかる。
（データ書き換え回数、Ｅ／Ｗ Cycle）の測定結果は、
図７に示すように、およそ８万回程度（一点鎖線）とな
り、従来装置に比してエンデュランス特性が向上し、サ
イクル寿命が向上していることがわかる。
【００４１】また、本発明者は、メモリセルのエンデュ
ランス特性とＳｉＯＮ膜の屈折率との間に相関関係があ
ることを実験より見出した。即ち、屈折率が高くなるほ
ど、エンデュランス特性に効いてくるということであ
る。そして、屈折率を高くするには、シラン（Ｓｉ
Ｈ4）流量を増加させれば良いことも解った。例えば、
実験からシラン（ＳｉＨ4）流量を２５０，３５０，４
５０，５５０ｓｃｃｍまで変化させたときに、１．５
２，１．５４，１．５６，１．５９の屈折率を持つＳｉ
ＯＮ膜を成膜でき、各ＳｉＯＮ膜毎のサイクル寿命の測
定結果は、図７に示す通りであり、屈折率が１．５２の
ＳｉＯＮ膜を用いた場合には、上記したようにおよそ８
万回程度（一点鎖線）となり、同様に屈折率が１．５４
のＳｉＯＮ膜を用いた場合には、およそ１０万回程度
（二点鎖線），屈折率が１．５６のＳｉＯＮ膜を用いた
場合には、およそ１１万回程度（三点鎖線），屈折率が
１．５９のＳｉＯＮ膜を用いた場合には、およそ１２万
回程度（実線）となり、屈折率が高くなるに従ってサイ
クル寿命の向上が見られる。尚、Ｎ2Ｏ，Ｎ2流量を変化
させても、あまり屈折率に寄与しない。また、屈折率が
高くなる程、ホットキャリア耐性に有効であるという報
告もある。
ランス特性とＳｉＯＮ膜の屈折率との間に相関関係があ
ることを実験より見出した。即ち、屈折率が高くなるほ
ど、エンデュランス特性に効いてくるということであ
る。そして、屈折率を高くするには、シラン（Ｓｉ
Ｈ4）流量を増加させれば良いことも解った。例えば、
実験からシラン（ＳｉＨ4）流量を２５０，３５０，４
５０，５５０ｓｃｃｍまで変化させたときに、１．５
２，１．５４，１．５６，１．５９の屈折率を持つＳｉ
ＯＮ膜を成膜でき、各ＳｉＯＮ膜毎のサイクル寿命の測
定結果は、図７に示す通りであり、屈折率が１．５２の
ＳｉＯＮ膜を用いた場合には、上記したようにおよそ８
万回程度（一点鎖線）となり、同様に屈折率が１．５４
のＳｉＯＮ膜を用いた場合には、およそ１０万回程度
（二点鎖線），屈折率が１．５６のＳｉＯＮ膜を用いた
場合には、およそ１１万回程度（三点鎖線），屈折率が
１．５９のＳｉＯＮ膜を用いた場合には、およそ１２万
回程度（実線）となり、屈折率が高くなるに従ってサイ
クル寿命の向上が見られる。尚、Ｎ2Ｏ，Ｎ2流量を変化
させても、あまり屈折率に寄与しない。また、屈折率が
高くなる程、ホットキャリア耐性に有効であるという報
告もある。
【００４２】尚、ＳｉＯＮ膜の成膜ガス種としては、Ｎ
2Ｏ，Ｎ2，ＳｉＨ4に限らず、Ｎ2Ｏ，ＳｉＨ4あるいは
ＮＨ3，Ｎ2Ｏ，ＳｉＨ4等の成膜ガスを用いても良い。
2Ｏ，Ｎ2，ＳｉＨ4に限らず、Ｎ2Ｏ，ＳｉＨ4あるいは
ＮＨ3，Ｎ2Ｏ，ＳｉＨ4等の成膜ガスを用いても良い。
【００４３】また、本発明者の解析の結果、前記バリア
膜２０の単層膜だけであるよりも、このバリア膜２０を
被覆するようにＴＥＯＳ膜を形成した方が上述したデバ
イス特性の向上に効果があることが判明した。
膜２０の単層膜だけであるよりも、このバリア膜２０を
被覆するようにＴＥＯＳ膜を形成した方が上述したデバ
イス特性の向上に効果があることが判明した。
【００４４】例えば、１０００Åの膜厚のバリア膜２０
を形成し、その上に１０００Åの膜厚のプラズマＴＥＯ
Ｓ膜を形成した場合と、２０００Åの膜厚のバリア膜だ
けを形成した際のサイクル寿命を測定したところ、バリ
ア膜だけの方が寿命が短いという実験結果が得られた。
これは、無機なＳｉＯＮ膜が耐湿性のバリア膜として有
効であるが、膜質が比較的、粗であり、このＳｉＯＮ膜
に比して膜質的に上質なＴＥＯＳ膜等の有機なＣＶＤ酸
化膜で被覆することで、無機の膜が持つカバレッジ性が
劣るとか、クラックやボイド等が発生し易いといった欠
点を有機の膜が補ったのではないかと推察する。また、
完全にＴＥＯＳ膜をエッチバックした場合に、ＳｉＯＮ
膜へダメージが加わり、これがバリア性を低下させる要
因となっていることも予測される。
を形成し、その上に１０００Åの膜厚のプラズマＴＥＯ
Ｓ膜を形成した場合と、２０００Åの膜厚のバリア膜だ
けを形成した際のサイクル寿命を測定したところ、バリ
ア膜だけの方が寿命が短いという実験結果が得られた。
これは、無機なＳｉＯＮ膜が耐湿性のバリア膜として有
効であるが、膜質が比較的、粗であり、このＳｉＯＮ膜
に比して膜質的に上質なＴＥＯＳ膜等の有機なＣＶＤ酸
化膜で被覆することで、無機の膜が持つカバレッジ性が
劣るとか、クラックやボイド等が発生し易いといった欠
点を有機の膜が補ったのではないかと推察する。また、
完全にＴＥＯＳ膜をエッチバックした場合に、ＳｉＯＮ
膜へダメージが加わり、これがバリア性を低下させる要
因となっていることも予測される。
【００４５】例えば、実験ではＳｉＯＮ膜を５００Å形
成し、その上にＴＥＯＳ膜を８５００Å形成した後に、
このＴＥＯＳ膜を７０００Åエッチバックしたもの
（Ａ）、ＳｉＯＮ膜を１０００Å形成し、その上にＴＥ
ＯＳ膜を８０００Å形成した後に、このＴＥＯＳ膜を７
０００Åエッチバックしたもの（Ｂ）、ＳｉＯＮ膜を２
０００Å形成し、その上にＴＥＯＳ膜を７０００Å形成
した後に、このＴＥＯＳ膜を７０００Åエッチバックし
て完全に除去したもの（Ｃ）の各サイクル寿命の測定結
果は、図８に示す通りである。即ち、ＳｉＯＮ膜が５０
０Åでその上にＴＥＯＳ膜が１５００Å形成されたもの
（Ａ）の場合には、およそ１１万回程度（一点鎖線）、
ＳｉＯＮ膜が１０００Åでその上にＴＥＯＳ膜が１００
０Å形成されたもの（Ｂ）の場合には、およそ１２万回
程度（二鎖線）となり、逆にＳｉＯＮ膜のみ（Ｃ）の場
合には、およそ１０万回程度（三点鎖線）となり、Ｓｉ
ＯＮ膜の単層であるよりもＴＥＯＳ膜との積層構造の方
が、サイクル寿命の向上が見られ、しかもＳｉＯＮ膜は
ある程度の膜厚（例えば、５００〜１５００Å）が必要
であることが判った。
成し、その上にＴＥＯＳ膜を８５００Å形成した後に、
このＴＥＯＳ膜を７０００Åエッチバックしたもの
（Ａ）、ＳｉＯＮ膜を１０００Å形成し、その上にＴＥ
ＯＳ膜を８０００Å形成した後に、このＴＥＯＳ膜を７
０００Åエッチバックしたもの（Ｂ）、ＳｉＯＮ膜を２
０００Å形成し、その上にＴＥＯＳ膜を７０００Å形成
した後に、このＴＥＯＳ膜を７０００Åエッチバックし
て完全に除去したもの（Ｃ）の各サイクル寿命の測定結
果は、図８に示す通りである。即ち、ＳｉＯＮ膜が５０
０Åでその上にＴＥＯＳ膜が１５００Å形成されたもの
（Ａ）の場合には、およそ１１万回程度（一点鎖線）、
ＳｉＯＮ膜が１０００Åでその上にＴＥＯＳ膜が１００
０Å形成されたもの（Ｂ）の場合には、およそ１２万回
程度（二鎖線）となり、逆にＳｉＯＮ膜のみ（Ｃ）の場
合には、およそ１０万回程度（三点鎖線）となり、Ｓｉ
ＯＮ膜の単層であるよりもＴＥＯＳ膜との積層構造の方
が、サイクル寿命の向上が見られ、しかもＳｉＯＮ膜は
ある程度の膜厚（例えば、５００〜１５００Å）が必要
であることが判った。
【００４６】更に言えば、実験していないため仮定の話
となるが、２０００Å以上の膜厚のＳｉＯＮ膜を形成
し、その上をＴＥＯＳ膜で被覆した場合においてもサイ
クル寿命の向上が図れるかもしれないが、ＳｉＯＮ膜の
膜厚が厚くなると、前述した無機のＳｉＯＮ膜が持つカ
バレッジ性が劣るとか、クラックやボイド等が発生し易
いといった欠点が強調されて、サイクル寿命の低下を招
くことが懸念される。
となるが、２０００Å以上の膜厚のＳｉＯＮ膜を形成
し、その上をＴＥＯＳ膜で被覆した場合においてもサイ
クル寿命の向上が図れるかもしれないが、ＳｉＯＮ膜の
膜厚が厚くなると、前述した無機のＳｉＯＮ膜が持つカ
バレッジ性が劣るとか、クラックやボイド等が発生し易
いといった欠点が強調されて、サイクル寿命の低下を招
くことが懸念される。
【００４７】また、金属配線１０Ｂの下面（下層の層間
絶縁膜９上面）にバリア膜２０を形成しても良く、要は
バリア膜２０を構成するＳｉＯＮ膜（成膜温度、およそ
４００℃）を成膜した後工程で、高温熱処理が施されな
い箇所に形成すれば良いことになり、ＳｉＯＮ膜を成膜
した後の熱処理は４５０℃〜５５０℃が限界である。従
って、下層の層間絶縁膜９を構成するＢＰＳＧ膜（成膜
温度、およそ７００℃）の上層に形成する必要がある。
絶縁膜９上面）にバリア膜２０を形成しても良く、要は
バリア膜２０を構成するＳｉＯＮ膜（成膜温度、およそ
４００℃）を成膜した後工程で、高温熱処理が施されな
い箇所に形成すれば良いことになり、ＳｉＯＮ膜を成膜
した後の熱処理は４５０℃〜５５０℃が限界である。従
って、下層の層間絶縁膜９を構成するＢＰＳＧ膜（成膜
温度、およそ７００℃）の上層に形成する必要がある。
【００４８】尚、バリア膜２０を構成する膜質として、
ＳｉＮ膜を用いることも考えられるが、この場合におけ
るＳｉＯＮ膜との比較をしてみる。先ず、ＳｉＮ膜は、
ＳｉＯＮ膜に比べてＴＥＯＳ膜（屈折率、およそ１．４
６）との屈折率の差（ＳｉＮ膜＞ＳｉＯＮ膜）が大き
く、層間絶縁膜の残膜測定ができない。また、ＳｉＮ膜
（誘電率、およそ７）は、ＳｉＯＮ膜（誘電率、およそ
４．４〜４．８）に比べて誘電率が大きく、配線間の線
間容量が大きくなる。更にＳｉＮ膜は、ＳｉＯＮ膜に比
べてＨを大量に含んでおり、ホットキャリア耐性を低下
させるといった問題がある。
ＳｉＮ膜を用いることも考えられるが、この場合におけ
るＳｉＯＮ膜との比較をしてみる。先ず、ＳｉＮ膜は、
ＳｉＯＮ膜に比べてＴＥＯＳ膜（屈折率、およそ１．４
６）との屈折率の差（ＳｉＮ膜＞ＳｉＯＮ膜）が大き
く、層間絶縁膜の残膜測定ができない。また、ＳｉＮ膜
（誘電率、およそ７）は、ＳｉＯＮ膜（誘電率、およそ
４．４〜４．８）に比べて誘電率が大きく、配線間の線
間容量が大きくなる。更にＳｉＮ膜は、ＳｉＯＮ膜に比
べてＨを大量に含んでおり、ホットキャリア耐性を低下
させるといった問題がある。
【００４９】更に言えば、金属配線１０Ｂ下のＢＰＳＧ
膜下にＳｉＮ膜を形成した場合には、以下の問題が生じ
るおそれがある。即ち、ＢＰＳＧ膜とＳｉＮ膜とのエッ
チングレート差が大きく、コンタクトホールを形成させ
た際の形状悪化（コンタクトホールの側壁にＳｉＮ膜が
ひさし状に飛び出し、このひさしがタングステンプラグ
を形成した際に、いわゆるボルケーノの発生原因とな
る。）する。また、上述したように誘電率や残膜測定が
できないといった問題が懸念される。
膜下にＳｉＮ膜を形成した場合には、以下の問題が生じ
るおそれがある。即ち、ＢＰＳＧ膜とＳｉＮ膜とのエッ
チングレート差が大きく、コンタクトホールを形成させ
た際の形状悪化（コンタクトホールの側壁にＳｉＮ膜が
ひさし状に飛び出し、このひさしがタングステンプラグ
を形成した際に、いわゆるボルケーノの発生原因とな
る。）する。また、上述したように誘電率や残膜測定が
できないといった問題が懸念される。
【００５０】また、本発明の実施形態では、スプリット
ゲート型フラッシュメモリに本発明を適用した実施の形
態について説明したが、本発明はこれに限らず、スタッ
クトゲート型フラッシュメモリに適用しても良い。
ゲート型フラッシュメモリに本発明を適用した実施の形
態について説明したが、本発明はこれに限らず、スタッ
クトゲート型フラッシュメモリに適用しても良い。
【発明の効果】本発明によれば、メモリセル部を被覆す
るようにバリア膜としてＳｉＯＮ膜を形成し、このＳｉ
ＯＮ膜上に形成するプラズマＣＶＤ法による酸化膜，Ｓ
ＯＧ膜等から成る層間絶縁膜の平坦化処理工程におい
て、このＳｉＯＮ膜上に接するプラズマＣＶＤ法による
酸化膜が完全に除去されない程度にエッチバックするこ
とで、カバレッジの劣るＳｉＯＮ膜がこのＳｉＯＮ膜に
比してカバレッジの良い有機な膜質であるプラズマＣＶ
Ｄ法による酸化膜で被覆されるため、ＳｉＯＮ膜のバリ
ア性を向上させることができる。
るようにバリア膜としてＳｉＯＮ膜を形成し、このＳｉ
ＯＮ膜上に形成するプラズマＣＶＤ法による酸化膜，Ｓ
ＯＧ膜等から成る層間絶縁膜の平坦化処理工程におい
て、このＳｉＯＮ膜上に接するプラズマＣＶＤ法による
酸化膜が完全に除去されない程度にエッチバックするこ
とで、カバレッジの劣るＳｉＯＮ膜がこのＳｉＯＮ膜に
比してカバレッジの良い有機な膜質であるプラズマＣＶ
Ｄ法による酸化膜で被覆されるため、ＳｉＯＮ膜のバリ
ア性を向上させることができる。
【００５１】従って、従来のように層間絶縁膜から水分
や水素原子等が拡散してトンネル酸化膜内に入り込んで
トラップサイトを形成することを抑止でき、トラップア
ップレートの改善が図れ、エンデュランス特性が向上
し、データの書き換え回数を延ばすことができ、メモリ
セル部の動作寿命を延長させることができる。
や水素原子等が拡散してトンネル酸化膜内に入り込んで
トラップサイトを形成することを抑止でき、トラップア
ップレートの改善が図れ、エンデュランス特性が向上
し、データの書き換え回数を延ばすことができ、メモリ
セル部の動作寿命を延長させることができる。
【００５２】また、前記バリア膜により、層間絶縁膜か
らの水素や水素原子等がゲート酸化膜にトラップされる
ことも抑止できるので、トランジスタのホットキャリア
耐性を向上させることができる。
らの水素や水素原子等がゲート酸化膜にトラップされる
ことも抑止できるので、トランジスタのホットキャリア
耐性を向上させることができる。
【図１】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図７】不揮発性半導体記憶装置のサイクル寿命を示す
図である。
図である。
【図８】不揮発性半導体記憶装置のサイクル寿命を示す
図である。
図である。
【図９】従来の不揮発性半導体記憶装置のメモリセル部
の構造を示す平面図である。
の構造を示す平面図である。
【図１０】図９の一部断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 和央 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 斉藤 公英 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 鹿沼 洋一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 川合 亮 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F001 AA21 AA22 AA25 AA63 AB03 AC02 AC06 AC20 AD12 AD41 AE02 AE08 AE40 AF07 AG21 5F083 EP02 EP23 EP24 ER02 ER05 ER09 ER14 ER17 ER22 GA21 GA25 JA35 JA36 JA39 JA56 MA06 MA16 MA20 PR21 PR36
Claims (12)
- 【請求項１】 一導電型のシリコン基板上に形成された
フローティングゲートと、このフローティングゲートを
被覆する絶縁膜と、この絶縁膜を介して前記フローティ
ングゲート上に重なる領域を持つように形成されるコン
トロールゲートと、前記フローティングゲート及び前記
コントロールゲートに隣接する前記シリコン基板の表面
に形成される逆導電型の拡散領域と、前記コントロール
ゲート及び／またはこの拡散領域にコンタクト接続され
る金属配線と、これらから構成されるメモリセル部上層
を被覆するように平坦化処理が施された層間絶縁膜とを
備えた不揮発性半導体記憶装置において、 前記金属配線と層間絶縁膜との間に、前記層間絶縁膜内
に含まれる水分や水素原子の拡散を防止するバリア膜
と、 前記バリア膜を被覆するプラズマＣＶＤ法による酸化膜
とが形成されていることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 一導電型のシリコン基板上に形成された
フローティングゲートと、 前記フローティングゲートを被覆するトンネル酸化膜
と、 前記トンネル酸化膜を介して前記フローティングゲート
上に重なる領域を持つように形成されるコントロールゲ
ートと、 前記フローティングゲート及び前記コントロールゲート
に隣接する前記シリコン基板の表面に形成される逆導電
型の拡散領域と、 下層の層間絶縁膜を介して前記コントロールゲート及び
／または前記拡散領域にコンタクト接続される金属配線
と、 これらから構成されるメモリセル部上層を被覆するよう
に形成される上層の層間絶縁膜の下層に、層間絶縁膜内
に含まれる水分や水素原子の拡散を防止するバリア膜
と、 前記バリア膜を被覆するようにプラズマＣＶＤ法による
酸化膜とＳＯＧ膜とプラズマＣＶＤ法による酸化膜等か
ら成り、前記バリア膜に接するプラズマＣＶＤ法による
酸化膜がバリア膜上に残膜するようにエッチバックする
ことで平坦化処理が施された層間絶縁膜とを具備したこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 前記バリア膜がＳｉＯＮ膜であることを
特徴とする請求項１または請求項２に記載の不揮発性半
導体記憶装置。 - 【請求項４】 前記バリア膜は、Ｎ2Ｏ，ＳｉＨ4あるい
はＮ2Ｏ，Ｎ2，ＳｉＨ4あるいはＮＨ3，Ｎ2Ｏ，ＳｉＨ4
等から成る成膜ガスを用いてプラズマＣＶＤ法により成
膜されたＳｉＯＮ膜であることを特徴とする請求項１ま
たは請求項２または請求項３に記載の不揮発性半導体記
憶装置。 - 【請求項５】 前記バリア膜を構成するＳｉＯＮ膜が、
およそ２５０ｓｃｃｍ乃至５５０ｓｃｃｍの範囲内のシ
ラン流量条件で成膜されたことを特徴とする請求項１ま
たは請求項２または請求項３または請求項４に記載の不
揮発性半導体記憶装置。 - 【請求項６】 前記バリア膜を構成するＳｉＯＮ膜の屈
折率が、およそ１．５乃至１．６の範囲内であることを
特徴とする請求項１または請求項２または請求項３また
は請求項４または請求項５に記載の不揮発性半導体記憶
装置。 - 【請求項７】 一導電型のシリコン基板の表面を熱酸化
してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成した後にこの
第１の導電膜をパターニングしてフローティングゲート
を形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
の第２の導電膜をパターニングしてトンネル酸化膜を介
して前記フローティングゲート上に重なる領域を持つよ
うにコントロールゲートを形成する工程と、 前記フローティングゲート及びコントロールゲートに隣
接するように前記基板表層に逆導電型の拡散領域を形成
する工程と、 下層の層間絶縁膜を介して前記コントロールゲート及び
／または前記拡散領域にコンタクト接続する金属配線を
形成する工程と、 これらから構成されるメモリセル部上層を被覆する上層
の層間絶縁膜の下層に、この層間絶縁膜内に含まれる水
分や水素原子の拡散を防止するバリア膜を形成する工程
と、 前記バリア膜を被覆するようにプラズマＣＶＤ法による
酸化膜とＳＯＧ膜とプラズマＣＶＤ法による酸化膜等か
ら成る平坦化処理が施された層間絶縁膜を具備したこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項８】 一導電型のシリコン基板の表面を熱酸化
してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成し、この第１
の導電膜上に所定のパターンの開口を有する耐酸化膜を
形成した後に、前記開口に応じて前記第１の導電膜を選
択酸化して選択酸化膜を形成する工程と、 前記選択酸化膜をマスクにして前記第１の導電膜をエッ
チングして上部に先鋭な角部を有するフローティングゲ
ートを形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
の第２の導電膜をパターニングしてトンネル酸化膜を介
して前記フローティングゲート上に重なる領域を持つよ
うにコントロールゲートを形成する工程と、 前記フローティングゲート及びコントロールゲートに隣
接するように前記基板表層に逆導電型の拡散領域を形成
する工程と、 下層の層間絶縁膜を介して前記コントロールゲート及び
／または前記拡散領域にコンタクト接続する金属配線を
形成する工程と、 これらから構成されるメモリセル部上層を被覆する上層
の層間絶縁膜の下層に、この層間絶縁膜内に含まれる水
分や水素原子の拡散を防止するバリア膜を形成する工程
と、 前記バリア膜を被覆するようにプラズマＣＶＤ法による
酸化膜とＳＯＧ膜とプラズマＣＶＤ法による酸化膜等か
ら成り、前記バリア膜に接するＣＶＤ酸化膜がバリア膜
上に残膜するようにエッチバックすることで平坦化処理
が施された層間絶縁膜を形成する工程とを具備したこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項９】 前記バリア膜がＳｉＯＮ膜であることを
特徴とする請求項７または請求項８に記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項１０】 前記バリア膜は、Ｎ2Ｏ，ＳｉＨ4ある
いはＮ2Ｏ，Ｎ2，ＳｉＨ4あるいはＮＨ3，Ｎ2Ｏ，Ｓｉ
Ｈ4等から成る成膜ガスを用いてプラズマＣＶＤ法によ
り成膜されたＳｉＯＮ膜であることを特徴とする請求項
７または請求項８または請求項９に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項１１】 前記バリア膜を構成するＳｉＯＮ膜
が、およそ２５０ｓｃｃｍ乃至５５０ｓｃｃｍの範囲内
のシラン流量条件で成膜されたことを特徴とする請求項
７または請求項８または請求項９または請求項１０に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 前記バリア膜を構成するＳｉＯＮ膜の
屈折率が、およそ１．５乃至１．６の範囲内であること
を特徴とする請求項７または請求項８または請求項９ま
たは請求項１０または請求項１１に記載の不揮発性半導
体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19950699A JP3837258B2 (ja) | 1999-07-13 | 1999-07-13 | 不揮発性半導体記憶装置とその製造方法 |
| US09/505,980 US6437424B1 (en) | 1999-03-09 | 2000-02-16 | Non-volatile semiconductor memory device with barrier and insulating films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19950699A JP3837258B2 (ja) | 1999-07-13 | 1999-07-13 | 不揮発性半導体記憶装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001028404A true JP2001028404A (ja) | 2001-01-30 |
| JP3837258B2 JP3837258B2 (ja) | 2006-10-25 |
Family
ID=16408961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19950699A Expired - Fee Related JP3837258B2 (ja) | 1999-03-09 | 1999-07-13 | 不揮発性半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3837258B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297956A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100493022B1 (ko) * | 2002-07-10 | 2005-06-07 | 삼성전자주식회사 | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 |
| JP2005175204A (ja) * | 2003-12-11 | 2005-06-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US7145200B2 (en) | 2002-05-09 | 2006-12-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2007088018A (ja) * | 2005-09-20 | 2007-04-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| CN100350612C (zh) * | 2002-06-04 | 2007-11-21 | 三星电子株式会社 | 非易失性存储单元及其制造方法 |
-
1999
- 1999-07-13 JP JP19950699A patent/JP3837258B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297956A (ja) * | 2002-04-04 | 2003-10-17 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US7166889B2 (en) | 2002-04-04 | 2007-01-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a method of manufacturing thereof |
| US7145200B2 (en) | 2002-05-09 | 2006-12-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7422932B2 (en) | 2002-05-09 | 2008-09-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| CN100350612C (zh) * | 2002-06-04 | 2007-11-21 | 三星电子株式会社 | 非易失性存储单元及其制造方法 |
| KR100493022B1 (ko) * | 2002-07-10 | 2005-06-07 | 삼성전자주식회사 | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 |
| JP2005175204A (ja) * | 2003-12-11 | 2005-06-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP4659355B2 (ja) * | 2003-12-11 | 2011-03-30 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| JP2007088018A (ja) * | 2005-09-20 | 2007-04-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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|---|---|
| JP3837258B2 (ja) | 2006-10-25 |
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