JPH029166A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） この発明は半導体メモリ装置に係り、詳しくは、ＭＩＳ
型ダ型ダイノミツクランダムアクセスメモリモリセルに
関する。 （従来の技術） 従来、ＭＩＳ型グイナミソクランダムアクセスメモリ（
以下単にＤＲＡＭと略す）には、広く、１つのスイッチ
ングトランジスタと１つのキャパシタから構成される１
トランジスタ・１キヤパシタ型のメモリセルが用いられ
てきた。このメモリセルにおいては、情報は、キャパシ
タに蓄えられた電荷の有無（正確には大小）で記憶され
、スイッチングトランジスタのオン・オフによって読出
し・言込みを行っている。このため、ある一定のリフレ
ッシュ期間中キャパシタが？Ｉｔ？Ｔｊの状態を保持す
る必要があり、様々なリーク電流やアルファ粒子によっ
て発生する電荷の流入などの制限から安定なメモリ動作
を保証するための最小キャパシタ容量が存在する。一方
、ＤＲＡＭの微細化は目ざましく、例えば１６Ｍビット
デバイスではセル面積は５層輪２以下になり、何らかの
３次元構造を用いなりればキャパシタ容量の確保が困難
な状況にある。 そこで、例えば別面日経マイクロデバイス荀１（ｌ９８
７年５月）Ｉ’２１５〜２２０に開示されるようなメモ
リセルが提案されている。そのメモリセルを第３図を用
いて簡単に説明すると、１はＰ型シリコン基板、２はフ
ィールド酸化膜、３は前記基板１のアクティブ領域部に
形成された溝、４は該溝３の内壁に形成された酸化膜で
あり、この酸化膜４で覆われた溝３内に電荷蓄積電極５
誘電体Ｐ１膜６．固定電位電掻７を形成してキャパシタ
が形成されている。また、このキャパシタと隣接して、
ゲート酸化１１ｉ８．ゲート電８ｉ９．一対のＮ型拡散
層１０ａ、１０ｂからなるスイッチングトランジスタが
基板ｌに形成されており、このスイッチングトランジス
タの一方のＮ型拡散層１０ａには、前記溝３の開口部分
において、その部分の酸化膜を除去することにより基板
部に接した前記キャパシタの電荷蓄積電極５が、前記基
板部内に形成されたコンタク１−拡１＆１１１を通して
接続される。また、スイッチングトランジスタの他方の
Ｎ型拡ｌｌ１ｉ層１０ｂには、中間絶縁膜１２上に形成
したビット線１３が接続される。 （発明が解決しようとする課題） しかしながら、上記のような従来のＤＲＡＭセルでは、
キャパシタの電荷蓄積電Ｆｉ５とスイッチングトランジ
スタの接続部における合わせ余裕りや、キャパシタの両
電橿５，７の合わゼ余裕Ｌ２などを確保する必要があり
、高集積化が困難であった。また、キャパシタの両電掻
５，７と誘電体薄膜６の３層が基板１表面上に重なって
延在する構造となるから、表面段差が大きいという問題
点があった。 この発明は、以上述べた合わせ余裕を不要にし、かつ表
面段差を低域し、微細で高集積化が可能な半導体メモリ
装置（ＤＲＡＭセル）を提供することを目的とする。 （課題を解決するための手段） この発明では、第１導電型半導体基板上に第２導電型の
第１の半導体エピタキシャル層を形成し、このエピタキ
シャル層に、前記基板に到達するように溝を形成し、そ
の溝の側壁に絶縁膜を形成し、その絶縁膜の内面に、下
端は溝底部で基仮に接するごとくキャパシタの固定電位
電極を形成し、その固定電位電極の内面と溝底面にキャ
パシタの誘電体薄；模を形成する。さらに、その誘電体
薄膜の内側に溝を埋めてキャパシタの電荷蓄積電極を形
成し、その電荷蓄積電極と接続されるごとく溝部上には
多結晶半導体層を形成し、前記第１の半導体エピタキシ
ャル層上には前記多結晶半導体層と一体的に第２の半導
体エピタキシャル層を形成し、溝部と隣接する、この第
２の半導体エピタキシャル層部分にスイッチングトラン
ジスタを形成する。 （作　用） 上記のようなこの発明においては、キャパシタを構成す
る一対の電極および誘電体薄膜がすべて１４内に埋め込
まれるようになり、かつ電荷蓄積電極をスイッチングト
ランジスタに接続する多結晶半導体層も、前記スイッチ
ングトランジスタを形成する第２の半導体エピタキシャ
ル層と同一平面に形成される。 また、溝内の固定電位電極と電荷蓄積電極はホトリソを
用いずにセルファラインで形成可能となり、さらに電荷
蓄積電極をスイッチングトランジスタに接続する多結晶
半導体層も、下地の違いを利用して、第２の半導体エビ
クギンヤル層と同時にこれと一体にしてセルファライン
で溝部上（電荷蓄積電極ン上に形成することが可能とな
る。 なお、キャパシタの固定電位電極は、溝部底部で基板か
ら給電されることになる。 （実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示し、と・２トライン方向
に沿った断面図である。この図において、２

【は不純物
４度ＬＱ”ｃｍ−”程度のＮ型シリコン単結晶基板であ
り、その上にはＰ型シリコンエピタキシャル層２２が形
成される。このエピタキシャルＶ！Ｊ２２は膜厚が約３
μで、不純物濃度は下部でＩ　Ｏ”ｃａ−、表面がＩＱ
”ｃａ−’程度にコントロールされている。このエピタ
キシャルＪ！２２の表面には選択的にフィールド酸化膜
２３が形成されており、それによりエピタキシャル層上
はアクティブ領域とフィールド領域に分離されている。 エピタキシャル層２２のアクティブ領域部には、基板２
１に到達する深さ４〜６Ｉｒｍの溝２４が形成される。 この溝２４の側壁には膜厚１５０ｎ園程度の酸化膜２５
が形成される。さらに、この酸化膜２５の内面にはキャ
パシタの固定電位電極２Ｇが、Ｎ型不純物を高濃度に含
んだポリシリコンにより形成されており、この固定電位
型８ｉ２６の下端は？ａ　２４度部で基板２】に接して
いる。一方、固定電位電極２６の上端は酸化膜２７に変
換されている。このような固定電位電極２６の内面およ
び溝２４度面には、キャパシタの誘電体薄膜２８が形成
される。この誘電体薄膜２Ｂとしては、シリコン酸化膜
とシリコン窒化１漠の複合膜を用いており、実効膜厚（
静電容量的な）は酸化膜換算で約１０ｎｍである。そし
て、この誘電体薄膜２８の内側に溝２４を埋めてＮ型ポ
リシリコンからなるキャパシタの電荷蓄積電極２９が形
成されており、この電荷蓄積電極２９と誘電体薄膜２８
ならびに固定電位電極２Ｇによりａ２４内に完全に埋め
込まれてキャパシタが形成される。このキャパシタを形
成した溝部上には前記電荷蓄積電極２９と接続されてポ
リシリコン層３０が形成されており、このポリシリコン
Ｎ３０と一体にして前記エピタキシャル層２２上にはシ
リコンエピタキシャルＪｉ３１が形成される。そして、
溝部と隣接するシリコンエピタキシャル層３１部分には
ゲート酸化膜３２゜ゲート電極３３．一対のＮ型拡散層
３４ａ、３４ｂを形成してスイッチングトランジスタが
構成されており、このスイッチングトランジスタの一方
のＮ型拡散層３４ａは前記ポリシリコン層３０を介して
キャパシタの電荷蓄積電極２９に接続される。 方、反対側のＮ型拡散層３４ｂはビット線３５に接続さ
れる。このビット線３５は、全表面を覆う酸化膜３６上
に形成されており、該酸化膜３６にコンタクトホール３
７を開けてＮ型層・散層３４ｂに接続される。 このようなりＲＡＭセルは第２図（Ａ）〜（［りに示す
ようにして製造される。 まず、不純物濃度１０”Ｃｍ−１程度のＮ型シリコン単
結晶基板２１上にＰ型シリコンエピタキシャル層２２を
成長させる。この時、咳エピタキシャルＩ！２２の膜厚
は５７１ｍで、不純物としてはボロンをドープし、その
濃度が深部でＩＱ１７ａｍ−’以上に、表面でＩ　Ｑ　
＋６．、−ｊ程度になるようにコントロールする。また
、エビタギシャル成長中およびその後の工程における熱
処理による不純物の再分布があるので、最終的に表面側
のＰ型層厚みが３ｐａ程度になるようにエピタキシャル
条件を設定する。続いて、ＬＯＧＯ３（選択酸化法）に
より、エピタキシャル層２２の表面に選択的に素子分離
用のフィールド酸化膜２３を形成する。次に、フィール
ド酸化膜のない、エピタキシャル層２２のアクティブ領
域上に膜厚３０ｒ＋ｎ＋程度の熱酸化膜４１を成長させ
、さらに全面にシリコン窒化膜４２およびシリコン酸化
膜４３をそれぞれＣＶＤ法により膜厚３０ｎｍおよび５
００ｎｍ程度堆積させる。その後、その上に、溝形成用
のレジストパターン４４を形成する。（第２図（Ａ）参
照） 次に、レジストパターン４４をマスクとしてシリコン酸
化膜４３．シリコン窒化膜４２．熱酸化膜４１およびフ
ィールド酸化膜２３をエツチングし、溝形成部分のエピ
タキシャル層２２表面を露出させる。その後、レジスト
パターン４４を除去した後、残存シリコン酸化膜４３を
マスクとしてエビクキシャ１１層２２をエツチングし、
工亥エピタキシャルＷＩ２２に、深さ４　ｐｔａ程度の
、Ｎ型ドープ領域（基板２１の一部と考える）に到達す
る溝２４を形成する。この時、エツチング法としては、
エツチングガスとして主にＣＣｌ４を用いた異方性の強
いリアクティブイオンエツチングを用いる０次に、マス
クに用いたシリコン酸化膜４３を除去した後、シリコン
窒化膜４２をＩ！Ｉｔ酸化性マスクとして１０００℃ウ
ェット酸素雰囲気で熱酸化を行い、溝２４の内壁全体に
膜厚１５０ｎｎ＋程度の酸化膜２５を形成する。（第２
図（Ｂ）参照） 次に、異方性エンチングにより導２４底面からは酸化膜
２５を除去し、ざらにシリコン窒化膜４２を除去した後
、全面にポリシリコンをＣＶＤ法により１５０ｎｎ程度
堆積さゼ、不純物としてリンを３　Ｘ　Ｉ　Ｑ　”ｃａ
−’程度ドープする。続いて、異方性の強いＥＣＲ（エ
レクトロン・サイクロトロン・レヅサンス）エンチング
装置を用いてポリシリコンを導２４側壁部のみに残すご
とにより、該ｍ　２４側壁部（酸化膜２５の内面）にキ
ャパシタの固定電位電極２６を形成する。この固定電位
電極２６は下端は溝２４底部で基Ｆｉ２１と接し、該ｆ
！Ｅ仮２１から固定電位が与えられる。続いて、キャパ
シタの誘電体薄膜となるシリコン窒化膜２８ａをＣＶＤ
法で全面に１５ｎｍ程度堆積させる。さらに、その上に
レジストを表面が平坦になるように厚く塗布し、その後
エッヂバックにより溝２４内にのみレジストを残す。そ
して、その残存レジストをマスクとして、溝部以外のシ
リコン窒化膜２８ａを除去することにより、シリコン酸
化膜２８ａは溝２４の側壁（固定電位電極２６の内面）
および導２４底面にのみ残り、キャパシタの誘電体薄膜
２８が形成される。その後、導２４内のレジストは除去
する。（第２図（Ｃ）参照） 次に、９００℃程度のウェット酸素雰囲気中で酸化を行
うことにより、固定電位電極２６　（ポリシリコン）の
上端を酸化膜２７に変換すると同時に、誘電体薄膜２８
　（シリコン窒化膜）面に２１程度の薄い酸化膜をつけ
る。したがって、誘電体薄膜２８は最終的にはシリコン
窒化膜と薄い酸化膜の複合膜で形成される。薄い酸化膜
はシリコン窒化膜のリーク電流の減少に役立つ。次いで
、不純物としてリンを１〜２　×１０　Ｎｏ、、−１′
はど含むポリシリコンと、溝２４を埋め込んでＣＶＤ法
により全面に堆積させ、その後エッチバック法により該
ポリシリコンを溝部内にのみ残すことにより、誘電体薄
膜２８の内側に溝２４を埋めてキャパシタの電荷蓄積電
極２９を形成する。これにより、キャパシタが導２４内
に完全に埋め込まれて形成されたごとになる。（第２ｒ
Ｍ＜Ｄ）参照）次いで、エピタキシャル層２２表面の熱
酸化膜４１を除去した後、下地の違いを利用して、露出
したエピタキシャル層２２の表面にはシリコンエピタキ
シャル層３１を、その他の部分すなわら溝部上とフィー
ルド酸化膜２３上には前記シリコンエピタキシャル層３
１と一体にしてポリシリコン［３０をＣＶＤ法で同時に
２００ｎｎはどに成長させる。しかる後、ポリシリコン
１ｉ３０を、シリコンエピタキシャル層３１と一体にし
′ζζ高上上のみ残すようにパターニングする。その後
、溝部と隣接するシリコンエピタキシャル層２２部分に
スイッチングトランジスタを形成する。このスイッチン
グトランジスタの形成法は次の通りである。 まず、ゲート酸化ｙＡ３２を熱酸化により１５ｎｍ程度
の膜厚に形成し、しきい値電圧制御のためのボロンの・
Ｃオン注入を行う。次に、ゲート電極３３を、Ｎ型にド
ープしたポリシリコンで形成する。 その後、このゲート電極３３をマスクとしてヒ素をイオ
ン注入することにより、ソース・ドレイン頭載としての
一対のＮ型拡欣層３４ａ、３４ｂを形成し、一方のＮ型
拡散Ｎ　３４　ａは、）ζリレ９３２層３０を通してキ
ャパシタの電荷蓄積電極２９が接続された状態とする。 このようにしてスイッチングトランジスタを形成したな
らば、次に全表面を絶縁用の酸化膜３ＧＴ：覆う。そし
て、この酸化膜３６には、スイッチングトランジスタの
他方のＮ型拡散屓３４ｂ上でコンタクトボール３７を開
ける。しかる後、そのコンタクトホール３７を通してＮ
型拡散層３４ｂに接続されるビン１線３５を形成し、最
後に全表面を図示しないパフシヘーション膜で覆う。（
第２図（Ｅ）参照）なお、以上の説明で基板３１の不純
物濃度はＩＱ”ｔｎ−”程度と記したが、Ｉ　Ｏ”〜１
０　′９（ｍが適当である。 （発明の効果） 以上詳細に説明したように、この発明の装置によれば、
キャパシタの一対の電極および誘電体薄膜がすべて溝内
に埋め込まれるようになり、かつ電荷蓄積電極をスイッ
チングトランジスタに接続する多結晶半導体層も、前記
スイッチングトランジスタを形成する第２の半導体エピ
タキシャル層と同一平面になるので、表面段差が大幅に
低減される。よって、上層のバターニングが良好に行え
、また層間ショートも低減でき、これらからより高集積
化が可能となる。 また、溝内の固定電位電極と電荷蓄積電極はホトリソを
用いずにセルファラインで形成可能となり、画電極の合
わせ余裕は不要となる。さらに、スイッチングトランジ
スタを形成する第２の半導体エピタキシャル層と一体的
で、下地の違いにより溝部上にセルファライン的に形成
される多結晶半導体層を通してスイッチングトランジス
タとキャパシタの電荷蓄積Ｔｉ極の接続を行うようにし
たから、この接続部における合わせ余裕も不要となる。 よって、この２つの合わせ余裕分、従来に比較して微細
化でき、高集積化を図ることができる。 また、第１導電型の基板の上に第２導電型のエピタキシ
ャル層が形成され、固定電位電極は基板に接する構造に
よれば、固定電位電極とｖｌｌＩｌ（バックバイアス、
この場合は第２導電型のエピタキシャル層にかれられて
いる〉が別々に設定できるので、例えば固定電位電極に
Ｖｃｃ　（電源電圧）の半分の電圧を印加すれば、誘電
体薄膜にかかる最大電界を下げることができ、信顛性の
向上を期待できる。 また、実施例のＰ型シリコンエピタキシャル層２２のよ
うに不純物濃度が表面に向ってうずい、いわゆるレトロ
グレイドウエルを用いれば、ウェルの電位変動を防げ、
動作の安定化やランチアップ耐性の向上を期待できる。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ装置の一実施例を示す
構造断面図、第２図は一実施例の装置を製造するための
工程断面図、第３図は従来のＤＲＡＭセルを示す構造断
面図である。 ２１・・・Ｎ型シリコン単結晶基板、２２・・・Ｐ型シ
リコンエピタキシャル層、２４・・・溝、２５・・・酸
化膜、２６・・・固定電位電極、２８・・−誘電体薄膜
、２つ・・電荷蓄積電極、３０・・・ポリシリコン層、
３１・・・シリコンエピタキンヤル層、３２・・・ゲー
ト酸化膜、３３・・・ゲート電極、３４ａ、３４ｂ・・
・Ｎ型拡散層。 本発明１こ係るＤＲＡＭセル 第１図 本発明に係るＤＲＡＭセルの製造工程 筒２ コ 不発明（こ係るＤＲＡＭセルの製造二程第２　図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１導電型半導体基板と、 （ｂ）この半導体基板上に形成された第２導電型の第１
   の半導体エピタキシャル層と、 （ｃ）この第１の半導体エピタキシャル層に、前記基板
   に到達して形成された溝と、 （ｄ）この溝の側壁に形成された絶縁膜と、（ｅ）この
   絶縁膜の内面に形成され、下端は、溝底部で基板と接す
   るキャパシタの固定電位電極と、（ｆ）この固定電位電
   極の内面および溝底面に形成されたキャパシタの誘電体
   薄膜と、 （ｇ）この誘電体薄膜の内側に溝を埋めて設けられたキ
   ャパシタの電荷蓄積電極と、 （ｈ）溝部以外の前記第１の半導体エピタキシャル層表
   面に形成された第２の半導体エピタキシャル層と、 （ｌ）この第２の半導体エピタキシャル層と一体的に形
   成され、溝部上に位置して前記電荷蓄積電極に接続され
   る多結晶半導体層と、 （ｊ）溝部と隣接する前記第２の半導体エピタキシャル
   層部分に形成されたスイッチングトランジスタとを具備
   してなる半導体メモリ装置。