JPH01280350A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に係り、
特に半導体基板に形成された、内壁が絶縁膜で覆われた
溝内にキャパシタを形成した、ＤＲＡＭのメモリセルお
よびその製造方法に関するものである。

（従来の技術） 上記のようなメモリセルの従来例を第４図に示す。この
図において、ｌはＰ型シリコン基板で、所定部分に溝２
が形成され、その内壁は絶縁膜３で覆われる。そして、
その絶縁膜３で覆われた溝２内に蓄積電極４．誘電体膜
５．セルプレート６を重ねて設けてキャパシタが構成さ
れており、残りの溝内の空間部は平坦化のためにポリシ
リコンからなる埋込み材７で埋込まれている。一方、キ
ャパシタと近接してシリコン基板１にはトランスファゲ
ートＭＯ３型トランジスタ８が形成されている。さらに
、このＭＯ３型トランジスタ８とキャパシタ間にコンタ
クト拡散層９が形成されており、このコンタクト拡散層
９に前記キャパシタの蓄積電極４は接し、このコンタク
ト拡散層９を介して前記ＭＯ３型トランジスタ８の一方
の拡散層１０に接続される。

（発明が解決しようとする課題） しかるに、上記のような従来のメモリセルでは、単に１
層ずつの蓄積電極とセルプレートを誘電体膜を挟んで重
ねるだけでキャパシタを構成しているため、該キャパシ
タの容量が充分得られず、ソフトエラーに弱いという欠
点を存していた。

この発明は、以上述べたキャパシタの容量がソフトエラ
ー耐性上充分セないという欠点を排除し、容量の大きい
ソフトエラーに強い半導体記憶装置を得ようとするもの
である。

（課題を解決するための手段） この発明では、半導体基板に溝を形成し、その内壁を絶
縁膜で覆い、その絶縁膜で覆われた溝内に第１の導電性
薄膜、第１の誘電体膜、第２の導電性薄膜、第２の誘電
体膜、第３の導電性薄膜を順次重ねてキャパシタを形成
する。

（作　用） 上記キャパシタでは、第１の導電性薄膜と第３の導電性
ｇｉ投がセルプレート、第２の導電性薄膜が蓄積電極と
なり、蓄積電極を誘電体膜を介して両側から一対のセル
プレートで挟み込む構造でキャパシタが形成される。

（実施例） 以下この発明の一実施例を図面を参照して説明する。

第１図はこの発明の半導体記憶装置の一実施例を示す断
面図である。この図において、２１はＰ型ンリコン基板
であり、表面上は、選択的に形成された４５００〜６０
００人の厚いフィールド酸化膜２２によりフィールド領
域とアクティブ領域に分離される。そして、両領域の境
界部において基板２１にはａ２３が形成されており、こ
の溝２３の内壁には１５００〜３０００人厚の絶縁膜２
４が形成される。そして、この絶縁膜２４で覆われた１
２３内に１５００〜２０００人［１７）Ｎ型ホＩＪシリ
コン膜からなる第１の導電性薄膜２５．第１の誘電体膜
２６．上記と同一ポリシリコン膜からなる第２の導電性
薄膜２７．第２の誘電体膜２８゜上記と同一ポリシリコ
ン膜からなる第３の導電性薄膜２９を順次重ねて設、け
てキャパシタが形成されており、第１の導電性薄膜２５
と第２の導電性薄膜２７の端部は、導電性薄膜間の短絡
を防止するため酸化されて酸化膜３０が形成されている
。

一方、キャパシタと近接して基板２１のアクティブ領域
にトランスファゲートＭＯ３型トランジスタ３１が形成
されており、さらにこのＭＯ３型トランジスタ３工とキ
ャパシタ間にコンタクト拡散層３２が形成される。そし
て、このコンタクト拡散層３２に、基板２１表面に延在
したキャパシタの第２の導電性薄膜２７の端部が接して
おり、第２の導電性薄膜２７はこのコンタクト拡散層３
２を通してトランスファゲートＭＯ３型トランジスタ３
１の一方の拡散層３３に接続される。また、キャパシタ
上には、′ａ２３の残りの空間部を埋めて厚い絶縁膜３
４が形成されており、さらに全表面には中間絶縁膜３５
が形成されている。なお、３６は隣接するセルのトラン
スファゲートＭ　ＯＳ型トランジスタのゲート電極を延
長したところのワード線である。

このような半導体記憶装置（ＤＲＡＭセル）テは、第１
の導電性薄膜２５．第１の誘電体膜２６゜第２の導電性
薄膜２７．第２の誘電体膜２８および第３の導電性薄膜
２９によりキャパシタが形成される。そして、このキャ
パシタにおいては第１の導電性薄膜２５と第３の導電性
薄膜２９がセルプレート、第２の導電性薄膜２７が蓄積
電極となる。すなわち、このキャパシタにおいては、蓄
積電極を誘電体膜を介して両側から一対のセルプレート
で挟み込む構造となるもので、したがって、従来のキャ
パシタより倍近い容量が得られる。

なお、第１図のＤＲＡＭセルの等価回路図を第２図に示
す。

上記のようなりＲＡＭセルは第３図（この発明の製造方
法の一実施例）に示すようにして製造される。なお、以
下の説明においては、説明の便宜上、第１図と同一部分
であっても、第１図と異なる名称を付すこともある。た
だし、符号については、第１図との関連性を明瞭にする
ため、第１図と同一符号を付す。

まずＰ型シリコン基板２１の表面にＬＯＣＯ３法により
選択的に４５００〜６０００人厚のフィールド酸化膜２
２を形成した後、アクティブ領域の基板２１表面に３０
０人厚程度の熱酸化膜４１を形成し、さらに全面に３０
０〜１００ＯＡ厚の窒化膜４２と５０００〜１ｏｏｏｏ
人の酸化膜４３を成長させる（第３図（ａ））。

次に、図示しないレジストパターンをマスクとして酸化
膜４３．４１．２２および窒化膜４２をエツチングし、
開口部４４を形成する。そして、レジストパターンを除
去した後、酸化膜４３をマスクとして開口部４４を通し
てシリコン基板２１をエツチングすることにより、該基
板２１に４２３を形成する。（第３同（ｂ）） 次に、溝２３内の洗浄のためのエツチングを行った後、
酸化膜４３を除去し、露出した窒化膜４２をマスクとし
て熱酸化を行うことにより、溝２３の内壁に絶縁膜とし
て１５００〜３０００人厚の熱酸化膜２４を形成する（
第３図（Ｃ））。その後、窒化膜４２を除去する。

その後、熱酸化膜２４（絶縁膜）で覆われた溝２３内を
含む基板２１上の全面に第１の導電性薄膜として、高４
度にＮ型不純物を含む第１のポリシリコン膜２５を１０
００〜１５００人成長させる。さらに、その第１のポリ
シリコン膜２５の表面に誘電体膜２６、例えば窒化膜を
２００〜３００人成長させる。（第３図（ｄ）） その後、公知のりソグラフィ技術および異方性エツチン
グを用いて誘電体膜２６および第１のポリシリコン膜２
５をパターニングすることにより、それらを溝部を含む
キャパシタ形成領域にのみ残し、キャパシタの第１のセ
ルプレートおよび第１の誘電体膜とする（第３図（ｅ）
）。

その後、８５０℃〜９００℃のウェット酸素雰囲気中で
酸化することにより、前記パターニングにより露出した
第１のポリシリコン膜２５　（第１のセルプレート）の
端部に８００〜９００人幅の酸化膜３０を成長させる（
第３図（ｅ））。

その後、通常のりソグラフィによりレジストパターン４
５を形成し、そのレジストパターン４５をマスクとして
Ｎ型不純物を高４度に基板２１にイオン注入することに
より、溝部と隣接する基板２１のアクティブ領域部にＮ
゛のコンタクト拡散層３２を形成する。続いて、同レジ
ストパターン４５をマスクとして酸化膜４１を異方性エ
ツチングすることにより、該酸化膜４１に前記コンタク
ト拡散層３２上でコンタクトホール４６を形成する（第
３図（ｅ））。

次に、レジストパターン４５を除去した上で、溝２３内
を含む全面に、第２の導電性薄膜として、Ｎ型不純物を
高濃度に含む第２のポリシリコン膜２７を１５００〜２
０００人成長させ、さらにその表面に誘電体膜２８、例
えば窒化膜を２００〜３００人成長させる（第３図（ｆ
））。

続いて、公知のりソグラフィ技術によりレジス）　ハ９
−　ン４７　ヲ形成し、そのレジストパターン４７をマ
スクとして異方性エツチング技術を用いて誘電体膜２８
および第２のポリシリコン膜２７をエツチングすること
により、該誘電体膜２８および第２のポリシリコン膜２
７を隣接するセル間で分離する（第３図（ｇ））。

その後、レジストパターン４７を除去した上で、８５０
℃〜９００℃のウェット酸素雰囲気中で酸化を行うこと
により、前記分離により露出した第２のポリシリコン膜
２７の端部に８００〜９００人幅の酸化膜３０を形成す
る（第３図（ｈ））。

次に、溝２３内を含む全面に、第３の導電性薄膜として
、Ｎ型不純物を高濃度に含む第３のポリシリコン膜２９
を１０００〜１５００人成長させる。さらにその上に、
溝２３の残りの空間を埋めるようにして酸化膜３４をＬ
ＰＣＶＤ法により２０００〜２５００人厚に成長させる
。（第３図（ｉ）） さらに、酸化膜３４上に公知のりソグラフィ技術により
レジストパターン４８を形成する（第３図（Ｊ））。そ
して、同図のようにレジストパターン４８を共通マスク
として酸化膜３４．第３のポリシリコン膜２９．誘電体
膜２８．第２のポリシリコン膜２７を順次異方性エツチ
ングでエツチングすることにより、これらをパターニン
グし、さらに最後に基板アクティブ領域の不要な酸化膜
４１をエツチング除去する。これにより、第２のポリシ
リコン膜２７と誘電体膜２８ならびに第３のポリシリコ
ン膜２９は、溝部を含むキャパシタ形成領域にのみ残り
、第１のセルプレート（第１のポリシリコン膜２５）表
面の第１の誘電体膜（誘電体膜２６）に重なってキャパ
シタの蓄積電極、第２のＥＭ　電体膜、第２のセルプレ
ートを形成する。

また、このパターニング時、酸化膜３４．第３のポリシ
リコン膜２９．誘電体膜２８および第２のポリシリコン
膜２７は、第１のセルプレート（第１のポリシリコン膜
２５）よりアクティブ領域側に延在してパターニングさ
れるものであり、したがって、蓄積電極（第２のポリシ
リコン膜２７）は、コンタクトホール４６を通してコン
タクト拡散層３２に接触することになる。

しかる後、酸化膜４１の除去により表面が露出した基板
２１のアクティブ領域にゲート酸化膜４９゜ゲート電極
５０．一対のＮ型拡散層３３　（一方は前記コンタクト
拡散層３２と接続される）を形成してトランスファゲー
ト開Ｏ３型トランジスタ３１を形成する。この時、酸化
膜３４上には、隣接するセルのトランスファゲート開Ｏ
３型トランジスタのゲート電極を延長した部分であるワ
ード線３６が形成されることになる。しかる後、全表面
に第１、第２の中間絶縁膜３５．５１を形成し、コンタ
クトホール５２を開け、このコンタクトホール５２を通
してＭＯ３型トランジスタ３１の他方のＮ型拡散層３３
に接続されるビット線５３を形成し、最後に表面を保護
膜５４で覆うことで、ＤＲＡ？１セルが完成する。（第
３図（ｋ）） （発明の効果） 以上詳細に説明したように、この発明によれば、絶縁膜
で内壁が覆われた溝内に、蓄積電極を誘電体膜を介して
両側から一対のセルプレートで挟み込む構造でキャパシ
タを形成するようにしたので、キャパシタの容量を、従
来のキャパシタより倍近く増大させることができ、ソフ
トエラー耐性を大幅に向上させ得る。

また、この発明のセルプレート方法によれば、同一マス
クを使用して第３の導電性薄膜と第２の導電性薄膜を順
次にパターニングするようにしたので、両道電性薄膜の
重なりを増やして、この点からのキャパシタの容量の増
大を図ることができる。すなわち、この発明と違って、
第２の導電性薄膜と第３の導電性薄膜を各々形成する毎
に別々のマスクを使用してパターニングした場合は、合
わせ余裕の関係から、第３の導電性薄膜は、端部を、第
２の導電性薄膜の端部より内側に後退した位置までとす
る必要がある。これに対して、この発明のように同一マ
スクを使用して両道電性薄膜を順次パターニングすれば
、例えば第３図ｆＪ）に示すように第３の導電性薄膜（
第３のポリシリコン膜２９）の端部を第２の導電性薄膜
（第２のポリシリコン膜２７）の端部まで延ばすことが
でき（揃えることができ）、延在した分電なりを増やし
てキャパシタ容量を増大させ得る。また、同一マスクを
使用して順次パターニングすれば、工程も簡略化し得る
。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例を示す構
造断面図、第２図は第１図の等価回路図、第３図はこの
発明の半導体記憶装置の製造方法の一実施例を示す工程
断面図、第４図は従来のメモリセルの断面図である。 ２１・・・Ｐ型シリコン基板、２３・・・溝、２４・・
・絶縁膜（熱酸化膜）、２５・・・第１の導電性薄膜（
第１のポリシリコン膜）、２６・・・第１の誘電体膜（
誘電体膜）、２７・・・第２の導電性薄膜（第２のポリ
シリコン膜）、２８・・・第２の誘電体膜（誘電体膜）
、２９・・・第３の導電性薄膜（第３のポリシリコン膜
）、４８・・・レジストパターン。 ２５：第１の導電性薄膜 （第１のセルプレート） ２７：第２の導電性薄膜 （蓄積電極） ２９：第３の導電性薄膜 （第２のセルプレート） 第１図の等価回路図 第２図 本発明製造方法の一実施ｇ１） 第３図 ν　　　　　　　　　　　　　　　　　　　　　　　　
　　　　℃〜　　　　　　　　　Ｎ 〜　　　　　　　　　〜 −１０〜 い　　　い　　　　〜　　　〜

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に溝が形成され、その内壁が絶縁膜で
   覆われ、この絶縁膜で覆われた溝内にキャパシタを形成
   した半導体記憶装置において、 前記溝内に、第１の導電性薄膜、第１の誘電体膜、第２
   の導電性薄膜、第２の誘電体膜および第３の導電性薄膜
   を順次重ねて設けてキャパシタが構成され、 該キャパシタの導電性薄膜は、第１および第３の導電性
   薄膜がセルプレート、第２の導電性薄膜が蓄積電極であ
   ることを特徴とする半導体記憶装置。
2. （２）半導体基板に溝を形成し、その内壁を絶縁膜で覆
   い、その絶縁膜で覆われ溝内にキャパシタを形成するよ
   うにした半導体記憶装置の製造方法において、 （ａ）半導体基板に溝を形成し、その内壁に絶縁膜を形
   成した後、この絶縁膜で覆われた溝内を含む基板上の全
   表面に第１の導電性薄膜を形成する工程と、 （ｂ）その第１の導電性薄膜の表面に誘電体膜を形成し
   た後、この誘電体膜と第１の導電性薄膜をパターニング
   することにより、それらの残存部分により溝内にキャパ
   シタの第１のセルプレートと第１の誘電体膜を形成する
   工程と、 （ｃ）その後、溝内を含む全面に第２の導電性薄膜を形
   成し、その表面に誘電体膜を形成する工程と、 （ｄ）さらに、その誘電体膜上に第３の導電性薄膜を形
   成する工程と、 （ｅ）その後、第３の導電性薄膜とその下の前記誘電体
   膜さらにはその下の前記第２の導電性薄膜を同一マスク
   を使用して順次パターニングすることにより、それらの
   残存部分により溝内に前記第１の誘電体膜に重なってキ
   ャパシタの蓄積電極、第２の誘電体膜、第２のセルプレ
   ートを形成する工程とを具備してなる半導体記憶装置の
   製造方法。