NL1007403C2 - Hoge-K-Diëlektrica voor ingebedde DRAM's. - Google Patents

Description

HOGE-K-DIËLEKTRICA VOOR INGEBEDDE DRAM'S

De onderhavige uitvinding heeft betrekking op de vorming van geïntegreerde schakel ingsinrichtingen die zowel een array van geheugencellen als een array van logi-5 sche schakelingen op één enkele chip of substraat omvatten.

Voor een aantal dataverwerkingstoepassingen is het wenselijk geworden om geïntegreerde schakelingsinrichtingen te verschaffen die op dezelfde chip zowel arrays van geheugencellen omvatten als arrays van logische hogesnelheids-schakelingen zoals die kenmerkend worden gebruikt in microprocessoren of digitale signaalprocessoren. Het 10 zou bijvoorbeeld wenselijk kunnen zijn om een array van dynamisch willekeurig toegankelijke geheugencellen binnen de geïntegreerde schakelingsinrichting te voorzien voor het verschaffen van functiegebonden, vergelijkenderwijs hoge-snelheids-toegang tot een significante hoeveelheid van data-opslag voor de logische schakelingen van de geïntegreerde schakelingsinrichting. Toepassingen die zouden kunnen profiteren van de voor-15 ziening van een dergelijke ingebedde DRAM omvatten logische schakelingen die grote datahoeveelheden verwerken, zoals grafische processoren. Het verschaffen van zowel logische hogesnelheids-schakelingen als ingebedde DRAM op dezelfde chip vereist dat zekere aspecten van de processequentie die wordt gebruikt voor het maken van de chip zijn gereserveerd voor de vorming van logische schakelingen en dat andere aspecten zijn 20 gereserveerd voor de vorming van geheugencellen. De figuren 1-4 illustreren een deel van een processequentie die gebruikt kan worden voor het verschaffen van ingebed DRAM op een geïntegreerde schakelingsinrichting die logische hogesnelheids-schakelingen omvat.

Figuur 1 illustreert een geïntegreerde schakelingsinrichting in een tussenliggend 25 verwerkingsstadium, die ingebedde DRAM en een array van logische schakelingen zal omvatten. Aan de linkerzijde van de geïllustreerde inrichting bevindt zich een bij wijze van voorbeeld gegeven DRAM-cel en aan de rechterzijde van de geïllustreerde inrichting bevindt zich een bij wijze van voorbeeld gegeven logische FET die deel uitmaakt van een logische schakeling. Andere schakelingen voor het uitvoeren van invoer/uitvoer(I/0)-30 functies voor de geïntegreerde schakelingsinrichting kunnen kenmerkend aanwezig zijn, maar zijn hier niet getoond. De ingebedde DRAM-cel, zal, wanneer hij compleet is, een overdrachts- of doorlaatveldeffecttransistor (FET) zijn die is gekoppeld met een lading-opslagcondensator. De overdrachts-FET fungeert als een schakelaar voor het selectief 1007403 2 koppelen van de onderste elektrode van de ladingopslagcondensator met een bitleiding, zodat data ofwel kunnen worden gelezen van ofwel kunnen worden opgeslagen in de ladingopslagcondenstor. De ingebedde DRAM- en logische schakelingen van de geïntegreerde schakelingsinrichting worden gevormd op één enkel siliciumsubstraat 10, dat 5 kenmerkend tenminste een oppervlaktelaag van P-type-materiaal heeft. Inrichting-isola-tiegebieden 12 worden verschaft als noodzakelijk over het oppervlak van de inrichting. De geïllustreerde isolatiegebieden 12 van de inrichting kunnen veldoxidegebieden zijn die zijn gevormd in een gemodificeerde locale-oxidatie-van-silicium(LOCOS)-proces of kunnen ondiepe-geulisolatie(STI)-inrichtingen zijn die bestaan uit geulen gevuld met 10 oxide door middel van chemische dampdepositie (chemical vapor deposition = CVD). De geïllustreerde doorsnede van de ingebedde DRAM-cel omvat een sectie door een over-drachts-FET 14 en door een aangrenzende bedradingsleiding 16. De bedradingsleiding 16 is kenmerkend een extensie van de gate-elektroden voor aangrenzende DRAM-cellen en heeft zo een bijna identieke structuur met de gate-elektrode 14. Het primaire verschil 15 tussen de gate-elektrode 14 en de bedradingsleiding 16 is de aanwezigheid van een gate-oxidelaag 18 die de gate-elektrode scheidt van het actieve inrichtinggebied van het substraat 10. Er wordt geen gate-oxidelaag gevormd onder de geïllustreerde bedradingsleiding omdat de bedradingsleiding wordt gepositioneerd over het oxide van het geïllustreerde veldoxidatiegebied 12. Een afdekkende oxidelaag 24 is vroeg in de verwerking 20 voorzien om de gate-elektrode en bedradingsleiding te beschermen. Oxide-afstandsstuk-structuren 26 zijn aan elke zijde van de gate-elektrode en bedradingsleidingen voorzien, kenmerkend door CVD-oxidedepositie gevolgd door een terugetsproces. Oxide-afstands-stukstructuren 26 verschaffen laterale bescherming naar de gate-elektrode en bedradingsleiding tijdens de verwerking en kunnen ook worden gebruikt bij de vorming van 25 licht gedoteerde drain(LDD)-structuren voor de source- en drain-gebieden van de over-drachts-FET's. Source/drain-gebieden 28 worden gevormd door zelfuitgerichte ionenimplantatie van N-type-doteermiddelen aan beide zijden van de gate-elektrode 14 voor het voltooien van de overdrachts-FET.

Delen van de logische schakeling, die schematisch rechts in de figuren 1-4 zijn 30 geïllustreerd, worden bijna gelijktijdig gevormd met de vorming van de overdrachts-FET's van het DRAM-array. Afhankelijk van ontwerpkeuzes, kunnen een aantal verwer-kingsstappen worden gedeeld tussen de ingebedde DRAM- en logische vormingsprocessen of geheel verschillende processen kunnen worden gebruikt voor het vormen van de i 1007403 3 DRAM- en logische schakelingen. De bij wijze van voorbeeld gegeven FET 30 van de logische schakeling is gevormd op een gate-oxidelaag 32 en omvat een polysilicium gate-elektrode 34. Het verdient algemeen de voorkeur om geen silicidelaag over de polysilicium gate-elektrodelaag 34 in het geïllustreerde stadium van het fabricageproces te 5 voorzien. In plaats daarvan verdient het algemeen de voorkeur een zelfuitgericht silicide ("salicide")-proces te gebruiken om de FET's van de logische schakeling in een laat stadium van het fabricageproces te vormen. Oxide-afstandsstukken 38 worden gevormd aan beide zijden van de gate-elektrode 34 en worden kenmerkend gebruikt voor het definiëren van een LDD-structuur voor de source/drain-gebieden 40 van de logische FET's.

10 Na vorming van de FET's voor het DRAM-array en het logische array is het ken merkend om een dikke oxidelaag 42 over het gehele substraat 10 te voorzien. De oxide-laag wordt aangebracht met een voldoende dikte om zowel de verscheidene inrichtingsstructuren te bedekken als een voldoende dikte voor de planarisatie van de oxidelaag 42 te verschaffen. Planarisatie van de oxidelaag 42 is belangrijk voor het verbeteren van de 15 procesreikwijdte voor de fotolithografie- en etsstappen die worden gebruikt voor het vormen van de ladingopslagcondensator. Na verschaffing van de geplanariseerde oxidelaag wordt een doorgang 44 gevormd door de geplanariseerde oxidelaag om het source/drain-gebied 28 bloot te leggen waarmee de ladingopslagcondensator van de geïllustreerde DRAM-cel zal worden verbonden. Gedoteerd polysilicium is voorzien bin-20 nen de doorgang 44 voor het vormen van een verticale onderlinge verbinding 46 tussen het source/drain-gebied 28 en de onderste elektrode 48 van de ladingopslagcondensator. De onderste elektrode 48 van de ladingopslagcondensator is kenmerkend gevormd van verscheidene lagen van gedoteerd polysilicium. Voor de ontwerpregels die kenmerkend worden gebruikt in moderne processen is het belangrijk om een driedimensionale kroon-25 vormige of vinvormige condensatorstructuur te verschaffen voor de onderste elektrode 48 zodat deze voldoende oppervlaktegebied heeft om een voldoende ladingopslagniveau voor de condensator te verschaffen. Een dergelijke kroon- of vinstructuur is noodzakelijk om te waarborgen dat de ladingopslagcondensator van de DRAM-cel een voldoend grote lading opslaat om datalees- en schrijfbewerkingen mogelijk te maken alsmede om te 30 waarborgen dat de opgeslagen lading een acceptabele tijdsperiode op de ladingopslagcondensator blijft zonder een opfrisbewerking te vereisen. De vorming van de ladingopslagcondensator gaat verder met het verschaffen van een condensatordiëlektricum 50 dat bestaat uit de drielaags oxide/nitride/oxide-structuur die bekend is als ONO over de 1 0 0 7 Λ 0 3 4 onderste condensatorelektrode 48. Een bovenste elektrode 50 wordt gevormd door het verschaffen van een andere laag van gedoteerd polysilicium die van patronen is voorzien op een wijze die gebruikelijk is voor DRAM-arrays. De voltooide ladingopslagconden-sator is getoond in figuur 2.

5 Na voltooiing van de ladingopslagcondensator wordt een masker zoals fotolak- masker 54 aangebracht over de inrichting van figuur 2 voor het bedekken van het ingebedde DRAM-array en voor het blootleggen van de oxidelaag 42 over het array van logische schakelingen. Een etsproces wordt uitgevoerd voor het verwijderen van de dikke oxidelaag 42 van boven de logische schakeling, wat leidt tot de structuur die in figuur 3 10 is getoond. De verwerking gaat verder op de logische FET 30 voor het vormen van een silicidelaag 66 over de gate-elektrode 34 en silicidelagen 68 over de source/drain-gebie-den 40. De silicidelagen 66, 68 reduceren de soortelijke weerstand en contactweerstand van de gate-elektrode en de source/drain-gebieden. Kenmerkend worden de silicidelagen gevormd in een zelfuitgericht ("salicide") proces waarin een laag van een hittebestendig 15 metaal zoals titaan wordt aangebracht over de blootgelegde polysilicium gate-elektrode en de blootgelegde silicium source/drain-gebieden. Een eerste gloeiproces wordt uitgevoerd voor het omzetten van deel van de aangebrachte metaallaag naar een metaal-silicide. Een etsproces wordt uitgevoerd voor het verwijderen van ongereageerd metaal en dan wordt een tweede gloeiproces uitgevoerd voor het bereiken van een lage soorte-20 lijke weerstand voor de metaalsilicidelagen 66, 68 op de gate-elektrode en source/drain-gebieden. De verwerking gaat verder voor het voltooien van de geïntegreerde schake-lingsinrichting die zowel logische schakelingen als ingebedde DRAM-schakelingen verschaft.

Tot op heden is het verschaffen van ingebedde DRAM voor de logische schake-25 lingen van een geïntegreerde schakelingsinrichting voor het verhogen van het prestatievermogen van de logische schakelingen en de inrichting als geheel een duur proces geweest die de rentabiliteit voor de gewenste geïntegreerde schakelingsinrichting significant reduceert. Het is derhalve wenselijk om een beter proces te verschaffen voor het vormen van ingebedde DRAM-structuren.

30 Aspecten van de onderhavige uitvinding verschaffen een werkwijze voor het ma ken van een geïntegreerde schakelingsinrichting omvattende zowel ingebedde geheugen-als logische schakelingen op één enkel substraat. Een substraat is voorzien dat over-drachts-FET's heeft die zijn gevormd in en op ingebedde geheugengebieden van het sub- l 1007403 5 straat en dat logische FETs heeft die zijn gevormd in en op logische schakelingsgebieden van het substraat. Een vormvolgende beschermende laag is aangebracht over de over-drachts-FET’s en over de logische FET's, waarbij de vormvolgende beschermende laag ongeveer dezelfde dikte over gate-elektroden van de logische FET's en over de 5 source/drain-gebieden van de logische FET’s heeft. Een deel van de vormvolgende beschermende laag is verwijderd voor het vormen van een contactopening die een source/drain-gebied van een van de overdrachts-FET's blootlegt. Een onderste conden-satorelektrode is verschaft in contact met het source/drain-gebied van de ene overdrachts-FET, en een diëlektrische condensatorlaag en een bovenste condensatorelektrode zijn 10 voorzien over de onderste condensatorelektrode voor het vormen van een ladingopslag-condensator voor de ene overdrachts-FET. De vormvolgende beschermende laag is verwijderd van tenminste delen van de logische schakelingsgebieden.

Figuren 1-4 illustreren stappen in een conventioneel proces voor het vormen van een geïntegreerde schakelingsinrichting met ingebed DRAM, 15 Figuren 5-8 illustreren stappen in een voorkeursproces voor het vormen van een geïntegreerde schakelingsinrichting overeenkomstig voorkeursuitvoeringsvormen van de onderhavige uitvinding.

Er is een verscheidenheid aan verwerkingsbeperkingen in het conventionele inge-bedde-DRAM-proces dat in de figuren 1-4 is geïllustreerd. Het proces dat wordt gebruikt 20 voor het blootleggen van de FET’s van de logische schakeling na vorming van de DRAM-condensator, dat wil zeggen, het proces dat de oxidelaag 42 verwijdert en de structuur van figuur 2 in de structuur van figuur 3 omzet, is een specifieke bron van problemen. De oxidelaag 42 wordt dik gemaakt om het gewenste niveau van planarisatie te bereiken en om de verscheidene geheugen- en logische schakelingen voldoende te be-25 schermen tijdens de etsstappen die worden gebruikt voor het vormen van de kroon- of vinstructuur van de ladingopslagcondensator. Omdat de oxidelaag 42 de neiging heeft dik te zijn is de verwijdering van de oxidelaag 42 van de logische schakelingen een langdurig etsproces. De polysilicium gate-elektrode 34 strekt zich circa 2000 A en soms zelfs 4000-5000 A uit boven de source/drain-gebieden 40 van het substraat. Het etsproces voor 30 het verwijderen van de oxidelaag 42 moet daarom verder gaan door één dikte van oxide boven de gate-elektrode en een grotere dikte van oxide boven de source/drain-gebieden. Het etsproces moet worden vervolgd totdat de source/drain-gebieden zijn blootgelegd, zodat het effect van de etsing van de oxidelaag 42 het blootstellen van de gate-elektrode 1 0 0 7 4 0 3 6 aan het etsproces voor een langere tijdsduur is. Derhalve leidt het etsproces onvermijdelijk tot verlies aan polysilicium van de gate-elektrode en tot schade aan de gate-elektrode door het plasma-etsproces. Waargenomen is dat polysiliciumverlies en gate-elektrode-verwerkingsschade leiden tot het reduceren van het prestatievermogen en rentabiliteit van 5 logische schakelingen in geïntegreerde schakelingsinrichtingen met ingebed DRAM.

Eén alternatief voor het langdurige etsproces dat wordt gebruikt voor het blootleggen van de geleidende delen van de logische FET's van de logische schakelingen die zijn getoond in figuur 3 is het voltooien van de vorming van de logische FET-schakelingen vóór het vormen van de ladingopslagcondensator. De FET's van de logische schakeling 10 kunnen bijvoorbeeld worden voltooid voordat de dikke oxidelaag 42 over de structuur van figuur 1 is aangebracht, waardoor de noodzaak wordt geëlimineerd voor het uitvoeren van een afdekkende etsing voor het tegelijkertijd blootleggen van de gate en source/drain-gebieden van de FET. Deze strategie is echter onuitvoerbaar. Voltooiing van de FET's van de logische schakeling vereist dat de silicide-lagen 66, 68 worden aan-15 gebracht op de gate-elektrode 34 respectievelijk source/drain-gebieden 40. De metalen die zijn voorzien in deze silicidelagen 66, 68 diffunderen kenmerkend snel door silicium tijdens hogetemperatuur-verwerkingsstappen. Dergelijke hogetemperatuur-verwerkings-stappen zijn vereist bij de vorming van de DRAM-ladingopslagcondensatoren omdat het nitride-depositieproces en het navolgende oxidatieproces dat wordt gebruikt voor het 20 vormen van het ONO-condensatordiëlektricum kenmerkend uitgebreide blootstellingen aan temperaturen boven 700° vereist. Dergelijke hogetemperatuur-processen kunnen een wijde verscheidenheid aan problemen tot stand brengen voor de silicidelagen 66, 68 en kunnen de FET's 30 van de logische schakeling 30 onwerkzaam maken. Als zodanig is een andere strategie voor het verbeteren van de rentabiliteit van het proces van de figuren 25 1-4 vereist.

Voorkeursuitvoeringsvormen van de onderhavige uitvinding verschaffen een geïntegreerde schakelingsinrichting die zowel logische schakelingen als ingebedde DRAM-schakelingen heeft met gebruikmaking van een proces dat een aantal van de meest significante verwerkingseisen voor ingebedde-DRAM-integratie vermijdt. Volgens dergelijke 30 voorkeursuitvoeringsvormen vormt een eerste proces overdrachts-FET's en bedradings-leidingen voor het deel van de inrichting dat is gereserveerd voor ingebedde DRAM-schakelingen en vormt logische FET's voor het deel van de inrichting dat is gereserveerd voor logische schakelingen. Een dunne, vormvolgende beschermende laag is aangebracht i 1 0 0 7 4 0 3 7 over het oppervlak van de inrichting voor het bedekken van de overdrachts-FET's en de logische FET's. Het verdient de meeste voorkeur dat de dunne beschermende laag een laag van CVD-oxide is die een dikte van minder dan circa 2000 A heeft. Deze dunne, vormvolgende oxidelaag blijft op de logische delen van de geïntegreerde schakelings-5 inrichting voor het beschermen van de logische schakelingen tijdens de verwerking die wordt gebruikt voor het vormen van de ladingopslagcondensatoren van de ingebedde-DRAM-schakelingen. Een masker is voorzien die openingen over de geschikte source/drain-gebieden van de overdrachts-FET's heeft en de beschermende oxidelaag wordt verwijderd om alleen de gewenste source/drain-gebieden bloot te leggen. Een pla-10 naire of althans nagenoeg planaire onderste condensatorelektrode wordt gedefinieerd door het aanbrengen van een eerste laag van gedoteerd polysilicium over de dunne beschermende oxidelaag en in contact met de gewenste source/drain-gebieden van de overdrachts-FET's. De eerste laag van gedoteerd polysilicium is van patronen voorzien voor het definiëren van de laterale omvang van de onderste condensatorelektroden. Met de 15 meeste voorkeur is er geen vin- of kroonstructuur voor de onderste elektroden van de ingebedde-DRAM-ladingopslagcondensatoren gevormd. De capaciteit die nodig is voor het bereiken van een acceptabel DRAM-prestatievermogen is niet gerealiseerd door de typische driedimensionale vin- of kroon-condensatorelektrodestructuur, maar wordt in plaats daarvan verschaft door gebruikmaking van een condensatordiëlektricum met hoge 20 diëlektrische constante. Tantaalpentoxide of bariumstrontiumtitanaat kunnen bijvoorbeeld worden gebruikt als het condensatordiëlektricum voor het verschaffen van de benodigde capaciteit voor de cellen van het ingebedde DRAM-array. Een bovenste condensatorelektrode is verschaft van een tweede laag van gedoteerd polysilicium en dan wordt de dunne beschermende oxidelaag verwijderd van de logische schakelingen van de in-25 richting. Door geen complexe vin-, kroon- of andere driedimensionale structuur voor de ladingopslagcondensator te vormen, worden de verwerkingseisen voor het vormen van de ladingopslagcondensator significant gereduceerd. In het bijzonder maakt de eenvoudigere structuur van de ladingopslagcondensator het mogelijk om een dunne vormvolgende oxidelaag als een beschermende laag te gebruiken veeleer dan de dikke, geplanariseerde 30 oxidelaag die gewoonlijk wordt gebruikt. Omdat de beschermende oxidelaag een uniformere dikte heeft en dunner is dan noodzakelijk zou zijn wanneer een vin-, kroon- of andere complexe condensatorelektrodestructuur wordt gebruikt, is het gemakkelijker om de etsstap uit te voeren om de beschermende laag te verwijderen zonder de FET's van de 1 0 0 7 4 0 3 8 logische schakeling te beschadigen. Een conventioneel salicideproces kan dan worden gebruikt voor het voltooien van de vorming van de FET's van de logische schakelingen van de inrichting.

Bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding bereiken 5 en verbeteren de rentabiliteit door het reduceren van de mate van en door het meer uniform maken van het etsproces dat wordt gebruikt voor het blootleggen van de FET's van een logische schakeling na vorming van de ladingopslagcondensatoren van het ingebedde DRAM-array. Deze verbetering heeft betrekking op het feit dat de beschermende oxide-laag dezelfde, vergelijkenderwijs kleinere dikte heeft over zowel de gate-elektrode als de 10 source/drain-gebieden. Als zodanig zal de totale etstijd korter zijn en zal de gate-elektrode gedurende een kortere tijdsperiode worden blootgesteld aan de etsomgeving. Aangezien de oxidelaag nodig is voor het beschermen van de logische en geheugen-FET's voornamelijk tijdens het etsen van de polysilicium condensatorelektrode(n), is het mogelijk dat deze beschermende oxidelaag in de orde van een paar honderd Angstrom in dikte 15 is, afhankelijk van de selectiviteit van de etsing die wordt gebruikt voor het verwijderen van het polysilicium. Voor het waarborgen van goede verwerkingsmarges kan het echter wenselijk zijn om een beschermende oxidelaag te verschaffen die een dikte heeft tussen circa 1000-2000 A, maar in elk geval zal de beschermende oxidelaag uniformer en dunner zijn dan de oxidelaag 42 die in figuur 1 is geïllustreerd. Belangrijk is, dat het opper-20 vlak van de beschermende oxidelaag of andere beschermende laag die is voorzien overeenkomstig de onderhavige uitvinding vormvolgend zal zijn ten opzichte van het oppervlak van de inrichtingstructuren in de logische schakelingen. Terwijl de gate-elektrode 34 van de logische FET is blootgesteld aan de etsomgeving voor een langere tijd dan de source/drain-gebieden 40 in het proces dat is geïllustreerd in de figuren 2-3 voor het etsen 25 van de geplanariseerde oxidelaag 42, zullen voorkeursuitvoeringsvormen van de onderhavige uitvinding ertoe leiden dat de gate-elektrode en de source/drain-gebieden worden blootgesteld aan de etsomgeving gedurende ongeveer dezelfde tijdsperiode tijdens verwijdering van de beschermende laag. Dit reduceert de hoeveelheid van polysiliciumver-lies van de gate-elektrode en reduceert de hoeveelheid plasmaverwerkingsschade aan de 30 gate-elektrode, zonder soortgelijke problemen aan de source/drain-gebieden van de logische FET's te introduceren. Zowel het prestatievermogen van de FET's van de logische schakelingen als de rentabiliteit van de geïntegreerde schakelingsinrichtingen met ingebed DRAM zullen worden verbeterd. Deze en andere aspecten van de onderhavige uit- 1 0 0 7 4 0^ 9 vinding worden nu in meer detail beschreven met verwijzing naar de figuren 5-8.

Aspecten van de onderhavige uitvinding worden beschreven met verwijzing naar een specifiek voorbeeld van een verwerkingsschakeling die op één enkele chip omvat: ingebed DRAM, logische hogesnelheids-schakelingen en, zoals vereist, I/O-schakelingen 5 die bij hogere spanningen kunnen werken dan de logische schakelingen. Dergelijke I/O-schakelingen met hogere bedrijfsspanningen zijn gewenst wanneer de logische schakelingen van de geïntegreerde schakelingsinrichting bij een gereduceerde interne bedrijfs-spanning werken maar de geïntegreerde schakelingsinrichting als geheel gekoppeld moet kunnen worden met buitenschakelingen die bij hogere spanningen werken of die met 10 hogere stromen moeten worden bedreven. De vorming van de I/O-schakelingen die verschaft kunnen worden voor de geïllustreerde geïntegreerde schakelingsinrichting is niet getoond aangezien, binnen de context van de uiteenzetting van de onderhavige uitvinding, de vorming van de I/O-schakelingen in het algemeen gelijksoortig zal zijn aan de werkwijzen die worden gebruikt voor het fabriceren van de geïllustreerde logische scha-15 kelingen. Verscheidene stadia in de vorming van een cel van een ingebed DRAM-array zijn geïllustreerd aan de linker zijde van de figuren 5-8 en verscheidene stadia in de vorming van een logisch FET-kenmerk van een logische hogesnelheids-schakeling zijn geïllustreerd aan de rechter zijde van de figuren 5-8. In de geïllustreerde uitvoeringsvormen zijn de ingebedde DRAM- en logische schakelingen gevormd op het P-type-oppervlak 20 van een substraat 100 dat is voorzien van ondiepe-geul-isolatiestructuren 102. Ondiepe-geul-isolatiegebieden 102 zijn gevormd rond de inrichtingen van zowel de ingebedde DRAM-schakelingen als de logische schakelingen door het etsen van geulen in het substraat 100 en dan hervullen van de geulen met gebruikmaking van door middel van chemische dampdepositie (CVD) aangebracht oxide. Een verscheidenheid aan implantaties 25 waaronder bijvoorbeeld veldimplantaties, antidoorslagimplantaties en implantaties voor het vormen van P-put- en N-putgebieden voor NMOS-, PMOS- en CMOS-schakelingen binnen de logische en I/O-schakelingen worden ook uitgevoerd in de eerste stadia van de fabricage van de geïllustreerde inrichting.

Na de verscheidene voorbereidende verwerkingsstappen worden de 30 gate-oxidelagen en gate-elektroden van de FET's van de verscheidene DRAM-, logische en I/O-schakelingen voorzien. Het is mogelijk dat de verwerkingsstappen die bij de vorming van de FET's worden gebruikt in deze verscheidene schakelingen verschillend kunnen zijn voor het verschaffen van de verschillende bedrijfskarakteristieken die voor elk 1007403 10 van deze schakelingen de voorkeur kunnen hebben. Het kan bijvoorbeeld wenselijk zijn om de verschillende FET's te voorzien van verschillende bedrijfsspanningen, schakel-karakteristieken en verschillende lekkagekarakteristieken. De FET's van de logische schakelingen kunnen zijn ontworpen voor hogesnelheids- en lagevermogens-bedrijf, wat 5 lage bedrijfsspanningen van circa 1,8-2,5 V en een gate-oxidedikte van circa 40 A kan vereisen. De I/O-schakelingen kunnen hogere bedrijfsspanningen zoals circa 3,3 V en hogere aandrijfstromen als hoofdkenmerk bezitten, die beide mogelijk gemaakt kunnen worden door het verschaffen van een gemiddelde gate-oxidedikte zoals circa 75 A. Tenslotte kunnen de overdrachts-FET's van het array van ingebedde DRAM-cellen zodanig 10 worden ontworpen dat ze een laag lekkageniveau hebben en kunnen zodanig worden gevormd dat ze een gate-oxidelaag van circa 100 A of meer in dikte hebben. De voorziening van deze verschillende dikten van gate-oxiden kan worden bewerkstelligd door verscheidene conventionele processen die bewerkstelligen dat het substraat in de verschillende delen van de inrichting gedurende verschillende tijdsperioden aan een thermische 15 oxidatie-omgeving wordt blootgesteld. Wanneer gate-oxidelagen in de verschillende secties van de geïntegreerde schakelingsinrichting worden gevormd, verdient het de voorkeur dat de gate-oxidelagen worden beschermd door het aanbrengen van polysilicium op de nieuw gevormde gate-oxidelagen. Bij voorkeur is deze laag van polysilicium onderdeel van de gate-elektroden voor de overdrachts-FET's in de ingebedde DRAM-gebieden 20 en de logische FET's in de logische schakelingssecties van de geïntegreerde schakelingsinrichting.

De overdrachts-FET 104 en de bedradingsleiding 106 van het ingebedde DRAM die zijn getoond links in figuur 5 zijn gevormd beginnend met de afdekkende depositie van een polysiliciumlaag tot een dikte van tussen circa 1500-3500 A over de gate-oxide-25 laag 108. De polysiliciumlaag is N-type-gedoteerd door middel van ionenimplantatie en gloeiing. In een aantal gevallen kan het gewenst zijn om een laag van een metaalsilicide, zoals titaansilicide, aan te brengen over het oppervlak van de polysiliciumlaag dat in de gate-elektroden van de ingebedde-DRAM-overdrachts-FET's moet worden gevormd om de soortelijke weerstand van de gate-elektroden en bedradingsleidingen verder te reduce-30 ren. Omdat salicideverwerking lekkage aan de overdrachts-FET's zou introduceren, is de silicidelaag verschaft door middel van sputterdepositie of CVD-depositie en is er geen silicide aangebracht op de source/drain-gebieden van de overdrachts-FET's. Afhankelijk van de aard van de latere thermische verwerkingsstappen kan het in feite de voorkeur 1007403 11 verdienen om geen silicidelaag op de gate-elektroden te verschaffen voor het begrenzen van de diffusie van metalen door de gate-elektroden. Eenvoudigheidshalve is deze optionele titaansilicidelaag niet getoond in de tekeningen. Een laag van beschermend oxide is aangebracht over de polysiliciumlaag tot een dikte van bijvoorbeeld 500-3000 A. De 5 afdekkende oxidelaag beschermt de gate-elektroden en bedradingsleidingen van het in-gebedde-DRAM-array tegen verwerkingsschade in navolgende ets- en implantatiestap-pen. Het vormen van patronen wordt uitgevoerd op de multilaagsstructuur voor het verschaffen van polysiliciumleidingen 110 voor de overdrachts-FET's 104 en bedradingsleidingen 106. De polysiliciumleidingen 110 zijn bedekt door soortgelijke oxidelagen 114. 10 Source/drain-gebieden 118 worden kenmerkend verschaft aan beide zijden van de gate-elektroden voor het voltooien van de overdrachts-FET’s. In de meeste moderne inge-bedde-DRAM-geometrieën hebben de source/drain-gebieden een uniform en gemiddeld niveau van N-type-dotering dat is verschaft door implantatie die zelfuitgericht is met de gate-elektrode. Kenmerkend worden de hogere doteringsniveaus die behoren bij het ge-15 bruik van LDD-structuren vermeden vanwege de bijbehorende implantatieschade aan het substraat, wat lekkage kan produceren. Oxide-afstandsstukstructuren 116 zijn gevormd aan beide zijden van de gate-elektroden en bedradingsleidingen voor het verschaffen van verdere beveiliging voor de gate-elektroden 104 en bedradingsleidingen 106 tijdens navolgende verwerking en voor het verschaffen van isolatie tussen de geleiders van de on-20 derste condensatorelektroden en de gate-elektroden en bedradingsleidingen.

In het algemeen worden de logische FET's gevormd in ongeveer dezelfde tijd dat de overdrachts-FET's van het ingebedde DRAM-array worden gevormd. Afhankelijk van de verschillen die worden geïntroduceerd tussen de verscheidene FET's, zoals verschillende drempelinstelimplantaties, gate-elektrode-doteemiveaus, en source/drain-doteer-25 niveaus en profielen, kunnen sommige van de verwerkingsstappen die worden gebruikt voor het vormen van de logische FET's worden gedeeld met de overdrachts-FET's van het ingebedde DRAM-array of met de I/O-schakelingen. Ongeacht de specifieke geselecteerde processequentie worden logische FET's 120 over de actieve inrichtinggebieden van het substraat gevormd door eerst een geschikte gate-oxidelaag 122 te vormen. Poly-30 silicium wordt aangebracht, gedoteerd en van patronen voorzien voor het vormen van gate-elektroden 124. Bij voorkeur wordt er in dit verwerkingsstadium geen silicidelaag over de polysilicium gate-elektrode aangebracht om het latere gebruik van een salicide-proces te kunnen bevatten. Oxide-afstandsstukstructuren 126 worden gevormd langs de 100740* 12 polysilicium gate-elektroden 124 zowel voor het beschermen van de gate-elektrode tijdens verdere verwerking als voor het mogelijk maken van de vorming van LDD-source/drain-gebieden 128. Het verdient kenmerkend de voorkeur om de source/drain-gebieden 128 van de logische FET's 120 te vormen met gebruikmaking van de LDD-5 structuur om het hete-elektronen-probleem van kleine FET's aan te pakken. Als zodanig worden de source/drain-gebieden 128 gevormd door eerst een vergelijkenderwijs lichte dosering van N-type-ionen te implanteren die zelfuitgericht zijn met de gate-elektrode 124, voorafgaand aan de vorming van de oxide-afstandsstukstructuren 126. De oxide-afstandsstukstructuren 126 worden dan aangebracht door het afdekkend aanbrengen een 10 CVD-oxidelaag tot een dikte van circa 1000-2000 A en terugetsen van de afdekkende oxidelaag voor het vormen van de afstandsstukstructuren 126. Een tweede implantatie wordt dan zelfuitgericht gemaakt met de afstandsstukstructuren om de implantatie van de source/drain-gebieden 128 te voltooien. Navolgende gloeiing activeert de doteermiddelen in de source/drain-gebieden 128. Het is natuurlijk waarschijnlijk dat de daadwerkelijke 15 logische schakelingen die gevormd moeten worden veel complexer zullen zijn dan individuele FET's. Veel huidige logische schakelingen omvatten bijvoorbeeld zowel NMOS-als PMOS-inrichtingen in verscheidene configuraties. De geïllustreerde enige logische FET is echter een adequate illustratie van het proces van de onderhavige uitvinding en daarom zal de extra complexiteit van typische logische schakelingen hier niet worden 20 besproken.

Nadat de overdrachts-FET's van het ingebedde DRAM-array en de logische FET's zijn gevormd, worden onderste condensatorelektroden voor de geïllustreerde bitleiding over het in de condensator ingebedde DRAM-array gevormd. Als een voorbereiding voor het condensator-vormingsproces wordt een laag 129 van een beschermend materiaal 25 voorzien over zowel de ingebedde DRAM-schakelingen als de logische schakelingen. De beschermende laag verschaft verder bescherming van de overdrachts-FET's en bedra-dingsleidingen van het ingebedde-DRAM-array en beschermt de logische schakelingen, inclusief de geïllustreerde logische FET 120, tijdens het condensatorvormingsproces. De voornaamste processen waartegen de logische FET's worden beschermd zijn de etspro-30 cessen die worden gebruikt voor het lateraal definiëren van de polysiliciumlagen die in de condensatorelektroden worden gebruikt. Als zodanig is het gewenst dat de beschermende laag 129 dient als een betrouwbare etsstop voor polysilicium etsprocessen. Hoewel een verscheidenheid aan materialen gebruikt kan worden, kan een bijzonder de voor-

1 0 0 7 A n X

13 keur verdienende beschermingslaag een oxidelaag zijn die een dikte van tussen circa 300 A tot circa 2000 A heeft, omdat oxide kan dienen als een betrouwbare etsstoplaag voor polysiliciumetsing en omdat oxiden compatibel zijn met andere delen van de processequentie. Derhalve is een laag van CVD-oxide 129 aangebracht over de verschillende 5 delen van de inrichting van bijvoorbeeld een TEOS-brongas tot een dikte tussen circa 300-2000 A. Een masker wordt dan gevormd over de beschermende oxidelaag 129 dat gebruikt zal worden voor het definiëren van de contactopening naar het source/drain-ge-bied 118 waarmee de onderste condensatorelektrode zal worden verbonden. De beschermende oxidelaag 129 wordt geëtst met gebruikmaking van bijvoorbeeld een etsmiddel 10 dat in een plasmaproces is afgeleid van een fluor-dragend brongas zoals CF4 om het gewenste source/drain-gebied bloot te stellen. Nadat de contactopening naar het source/drain-gebied 128 is geopend, wat de inrichting verschaft die is geïllustreerd in figuur 5, wordt een laag van polysilicium over de inrichting aangebracht. Bij voorkeur wordt de polysiliciumlaag aangebracht tot een dikte van tussen circa 1500-3500 A en 15 wordt ter plekke N-type-gedoteerd tijdens de depositie. Een masker wordt over de polysiliciumlaag aangebracht, en in de polysiliciumlaag worden patronen gevormd met gebruikmaking van bijvoorbeeld een etsmiddel dat is afgeleid in een plasmaproces van HC1 en HBr brongassen om de laterale afmeting van de onderste condensatorelektroden 130 te definiëren. Dit etsproces is in het bijzonder compatibel met gebruikmaking van oxide 20 als de beschermende laag 129, omdat oxide een effectieve etsstop is voor dit polysilici-umetsproces. Verdere verwerking kan worden uitgevoerd ofwel vóór ofwel na de pa-troonvorming van de polysiliciumlaag voor het wijzigen van de kenmerken van de condensatorelektrode. Aangezien het bijzonder de voorkeur verdient dat de ingebedde-DRAM-ladingopslagcondensator een condensatordiëlektricum met hoge diëlektrische 25 constante omvat, kan het bijvoorbeeld wenselijk zijn om tenminste een oppervlak van de onderste condensatorelektrode te verschaffen dat is ingericht voor gebruik met het gewenste condensatordiëlektricum met hoge diëlektrische constante. Het kan bijvoorbeeld wenselijk zijn om een laag van titaan, titaannitride of platina op het oppervlak van de onderste condensatorelektrode te verschaffen. In andere uitvoeringsvormen kan het ge-30 wenst zijn om geen gedoteerd polysilicium in de onderste condensatorelektrode te gebruiken en in plaats daarvan één enkele geleiderlaag zoals titaannitride als de onderste condensatorelektrode te gebruiken. Aan de andere kant maakt het geïllustreerde voorbeeld eenvoudigweg gebruik van gedoteerd polysilicium als de onderste condensator- 1007403 14 elektrode 130.

Vervolgens wordt een laag van diëlektrisch condensatormateriaal 132 aangebracht over het oppervlak van de onderste ladingopslagcondensatorelektrode 130. In bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding verdient een diëlektrisch 5 condensatormateriaal met hoge diëlektrische constante de voorkeur, zoals tantaalpen-toxide, bariumstrontiumtitanaat, een ander soortgelijk oxidemateriaal of andere materialen met hoge diëlektrische constante. Het meest bij voorkeur heeft de gekozen diëlektrische condensatorlaag 132 een diëlektrische constante "k" die significant hoger is, in de orde van circa 20-25 of meer, dan de effectieve diëlektrische constante van ONO. In het 10 geïllustreerde uitvoeringsvoorbeeld is een diëlektrische condensatorlaag 132 van tantaal-pentoxide, nominaal Ta20$, aangebracht in een chemisch-dampdepositie(CVD)-proces van een brongasmengsel bestaande uit Ta(OC2Hs)5 + (¾. Het tantaalpentoxide conden-satordiëlektricum kan worden aangebracht in een hogedichtheids-depositiesysteem zoals het LAM 9800 Integrity systeem tot een dikte van tussen circa 20-140 A. De specifieke 15 dikte die wordt gekozen voor het condensatordiëlektricum is bij voorkeur dun voor het maximaliseren van de resulterende capaciteit maar voldoende dik om te waarborgen dat de diëlektrische condensatorlaag 132 geen onacceptabele speldegaten of een onacceptabele doorslagspanning heeft. Omdat de voorkeurs-tantaalpentoxidelaag wordt aangebracht door middel van CVD zal de aangebrachte diëlektrische condensatorlaag 132 zich 20 over de gehele structuur uitstrekken. Het is het gebruik van een dergelijk materiaal met hoge diëlektrische constante dat het gebruik mogelijk maakt van een dunne, vormvol-gende oxidelaag als de beschermende laag 129 die in figuur 6 is getoond veeleer dan de dikkere, geplanariseerde oxidelaag 42 die in figuur 2 is getoond. Het gebruik van het materiaal met hoge diëlektrische constante maakt het gebruik mogelijk van een eenvou-25 dige en althans nagenoeg planaire onderste condensatorelektrode 130 zoals die is geïllustreerd in figuur 6, zodat het geplanariseerde oppervlak van de oxidelaag 42 van figuur 2 niet nodig is voor de vorming van een complexe condensatorelektrode.

Bovenste condensatorelektroden worden vervolgens gevormd overeenkomstig voorkeursuitvoeringsvormen van de onderhavige uitvinding om de structuur te verschaf-30 fen die in figuur 6 is getoond. Wanneer het de voorkeur verdienende tantaalpentoxide condensatordiëlektricum is gebruikt, verdient het bijzonder de voorkeur dat titaannitride (TiN) wordt gebruikt voor het vormen van tenminste het onderste oppervlak van de bovenste condensatorelektrode. Meestal kan de gehele bovenste condensatorelektrode wor- 10 o 7 40 3 i 15 den gevormd van titaannitride vanwege de hoge geleidbaarheid van titaannitride. Met de meeste voorkeur is het titaannitride aangebracht over het condensatordiëlektricum in een lage-temperatuur-proces. Een dergelijk lage-temperatuur-proces verdient de voorkeur omdat de condensatordiëlektra met hoge diëlektrische constante die bij voorkeur worden 5 gebruikt in de onderhavige uitvinding kenmerkend zuurstof als een elementair bestanddeel omvatten. Derhalve kan elk willekeurig hoge-temperatuur-proces bewerkstelligen dat oxide wordt gevormd aan het oppervlak van de onderste condensatorelektrode 130. Elke willekeurige dergelijke oxidelaag die is gevormd zal een gereduceerde capaciteit vormen in serie met de capaciteit die is verschaft door het materiaal met hoge diëlektri-10 sche constante, wat de capaciteit van de DRAM-ladingopslagcondensator ongewenst zou reduceren. Op overeenkomstige wijze is de titaannitridelaag bij voorkeur aangebracht tot een dikte van 1000 A of minder met gebruikmaking van een sputterproces en een relatief lage substraattemperatuur of, meer bij voorkeur, de titaannitridelaag is aangebracht in een chemische-dampdepositie(CVD)-proces. Titaannitride kan worden aangebracht door 15 middel van CVD van T1CI4 + NH3 brongassen bij een vergelijkenderwijs lage substraattemperatuur. Het CVD-proces heeft het verdere voordeel boven sputteren dat CVD veel minder geneigd is het depositiesubstraat te verwarmen tijdens het depositieproces. Natuurlijk kan in veel uitvoeringsvormen de bovenste condensatorelektrode in plaats daarvan worden gevormd van gedoteerd polysilicium. Welke geleider ook is gebruikt, een 20 masker wordt aangebracht over de geleidende laag en de geleidende laag wordt geëtst voor het lateraal definiëren van de omvang van de bovenste condensatorelektrode 134 voor het verschaffen van de structuur die in figuur 6 is geïllustreerd. Als titaannitride wordt gebruikt als de bovenste condensatorelektrode, kan een etsmiddel dat in een plas-maproces is afgeleid van een brongas dat CI2 omvat worden gebruikt voor het etsen van 25 de bovenste condensatorelektrode. Als polysilicium wordt gebruikt, dan kan ofwel een etsmiddel dat is afgeleid van CI2 ofwel een etsmiddel dat is afgeleid van HBr en HC1 worden gebruikt voor het lateraal definiëren van de bovenste condensatorelektrode. Elk van deze etssystemen kan worden gebruikt in samenwerking met de beschermende oxidelaag die fungeert als een etsstoplaag.

30 Nadat de ladingopslagcondensatorelektrode is gevormd, wordt een masker ver schaft over de ingebedde DRAM-arrays en de beschermende oxidelaag 129 wordt verwijderd van boven de logische schakelingen, bijvoorbeeld in een droogetsproces met gebruikmaking van een etsmiddel dat is afgeleid in een plasmaproces van een CF4 bron- 1 0 0 7 4 0 3 16 gas. Het etsproces wordt voortgezet voor het blootleggen en vrijmaken van de gate-elek-trode 124 en de source/drain-gebieden 128. Een salicideproces wordt dan uitgevoerd op de logische FET's voor het verschaffen van silicidelagen 140, 142 op de polysilicium elektrode 124 en op de source/drain-gebieden 128. Het salicideproces begint door eerst 5 een laag van titaan over het oppervlak van de inrichting te sputteren tot een dikte van bijvoorbeeld 500 A. Deze titaanlaag wordt omgezet in titaansilicide aan het oppervlak van de polysilicium gate-elektroden en aan de blootgestelde delen van het substraat, waaronder de source/drain-gebieden 128, in een twee-stappen-gloeiproces. In de eerste processtap wordt de inrichting onderworpen aan een snelle thermische gloeiing (rapid 10 thermal anneal = RTA) door de inrichting gedurende circa dertig seconden te verhitten tot een temperatuur van tot circa 700°C. Het eerste RTA-proces wordt gevolgd door een etsing voor het verwijderen van ongereageerde delen van de titaanlaag, waarbij het titaansilicide achterblijft, en dan wordt het titaansilicide verder verwerkt in een tweede RTA-proces voor het bereiken van een gewenste vorm van de titaansilicidelagen. De 15 eerste RTA-stap van het proces zet de titaanlaag om in titaansilicide (nominaal TiSi2) waarbij de titaanlaag in contact is met een silicium (kristallijn of polykristallijn) oppervlak tijdens de gloeiing. Een laag van titaansilicide wordt gevormd over de polysilicium gate-elektrode 124 en titaansilicidelagen worden gevormd over de source/drain-gebieden 128.

20 Na de eerste RTA-stap wordt het oppervlak van de inrichting blootgesteld aan een natte etsing bestaande uit H2O2 en NH4OH die zijn verdund met water voor het verwijderen van ongereageerd titaan en een verscheidenheid aan ongewenste titaanverbindingen van het oppervlak van de inrichting en voor het blootleggen van het oxide 126 van de inrichting. Nadat het ongereageerde titaan is verwijderd van de inrichting, is verdere 25 verwerking nodig voor het verschaffen van geschikte silicidelagen op de gate-elektroden en over de source/drain-gebieden. Het meeste van het titaansilicide dat is gevormd op de siliciumoppervlakken in de eerste gloeistap die hierboven is beschreven (RTA op circa 700°C gedurende 30 seconden) zal de metastabiele fase met relatief hoge soortelijke weerstand (bekend als de ”C-49"-fase) van titaansilicide zijn, die niet zo'n lage soortelijke 30 weerstand heeft als gewenst is. Het is derhalve wenselijk om de inrichting gedurende tenminste tien seconden bloot te stellen aan een tweede gloeistap bij een temperatuur boven 750° om de hogere-soortelijke-weerstand-C-49-fase van titaansilicide om te zetten in de lagere-soortelijke-w'eerstand-orthogonale-fase (bekend als de "C-54"-fase) van 1 0 0 7 Λ0 3 i 17 titaansilicide. Door het uitvoeren van het salicideproces voor de logische FET’s van de bij wijze van voorbeeld aangegeven ingebedde logische DRAM-schakeling, zullen de relatief korte RTA-procesen die worden gebruikt voor het vormen van de silicidegebieden de diëlektrische condensatorlaag 132 niet onacceptabel beïnvloeden. De geïntegreerde scha-5 kelingsinrichting wordt dan onderworpen aan verdere verwerking, inclusief de voorziening van een aantal bekende verbindingsstructuren, om de fabricage te voltooien.

Terwijl de onderhavige uitvinding is beschreven in termen van zekere voorkeursuitvoeringsvormen, zal het voor de vakman duidelijk zijn dat diverse modificaties en wijzigingen van de hier beschreven werkwijzen en structuren gemaakt kunnen worden 10 zonder af te wijken van de leer van de onderhavige uitvinding. Derhalve is de onderhavige uitvinding niet beperkt tot een specifieke uitvoeringvorm die hier is beschreven, maar moet de reikwijdte van de onderhavige uitvinding in plaats daarvan worden bepaald aan de hand van de volgende conclusies.

1007403

Claims (2)

1. Werkwijze voor het vervaardigen van een geïntegreerde schakeling, omvattende zowel ingebedde DRAM- als logische schakelingen op een enkel substraat, waarbij 5 de werkwijze omvat de volgende stappen: het verschaffen van een substraat dat overdrachts-FET’s heeft, die zijn gevormd in en op ingebedde DRAM-gebieden van het substraat en dat logische FET’s heeft, die zijn gevormd in en op logische schakelingsgebieden van het substraat; het verschaffen van een vormvolgende beschermende laag over de overdrachts-10 FET's en over de logische FET's, waarbij de vormvolgende beschermende laag ongeveer dezelfde dikte heeft over de gate-elektroden van de logische FET's en over de source/drain-gebieden van de logische FET's, het verwijderen van een deel van de vormvolgende beschermende laag voor het vormen van een contactopening, die een source/drain-gebied van een van de over-15 drachts-FET's blootlegt; het verschaffen van een onderste condensatorelektrode in contact met het source/drain-gebied van de ene overdrachts-FET en het verschaffen van een diëlek-trische condensatorlaag en een bovenste condensatorelektrode over de onderste condensatorelektrode voor het vormen van een lading-opslagcondensator voor de ene over-20 drachts-FET; waarbij de stap, waarin de onderste condensatorelektrode wordt verschaft de volgende deelstappen bevat: het neerslaan van een laag van polysilicium, het doteren van de laag van polysilicium en 25 het in patroon brengen van de laag van polysilicium teneinde de onderste condensatorelektrode te definiëren, het verwijderen van de vormvolgende beschermende laag van tenminste delen van de logische schakelingsgebieden, waarbij de gate-elektroden van de logische FET's en de source/drain-gebieden van de logische FET's zijn blootgesteld aan een etsomge-30 ving gedurende een bij benadering gelijke periode in het proces van het verwijderen van de vormvolgende beschermende laag van tenminste delen van de logische schakelingsgebieden, waarbij de werkwijze verder stappen omvat voor het vormen van 1007403 silicidelagen op de gate-elektroden van de logische FET's en de source/drain-gebieden van de logische FET's na de stap waarin de condensatorelektrode wordt aangebracht.

2. Werkwijze voor het vervaardigen van een geïntegreerde schakeling, omvat-5 tende zowel ingebedde geheugens en logische schakelingen op een enkel substraat, welke werkwijze de volgende stappen omvat: het verschaffen van een substraat dat overdrachts-FET's heeft, die gevormd zijn in en op de ingebedde geheugengebieden van het substraat en logische FET's die zijn gevormd in en op logische schakelingsgebieden van het substraat; 10 het verschaffen van een vormvolgende beschermende laag over de overdrachts- FET's en over de logische FET's, waarbij de vormvolgende beschermende laag ongeveer dezelfde dikte heeft over de gate-elektroden van de logische FET's en over de source/drain-gebieden van de logische FET's, het verwijderen van een deel van de vormvolgende beschermende laag voor het 15 vormen van een contactopening, die een source/drain-gebied van een van de overdrachts-FET's blootlegt; het verschaffen van een onderste condensatorelektrode in contact met het source/drain-gebied van de ene overdrachts-FET en het verschaffen van een diëlek-trische condensatorlaag en een bovenste condensatorelektrode over de onderste con-20 densatorelektrode voor het vormen van een lading-opslagcondensator voor de ene overdrachts-FET; het verwijderen van de vormvolgende beschermende laag van de logische schakelingsgebieden, waarbij de gate-elektroden van de logische FET's en de source/drain-gebieden van de logische FET's worden blootgesteld aan een etsomgeving gedurende 25 tenminste een bij benadering gelijke tijdsperiode in het proces waarbij de vormvolgende beschermende laag wordt verwijderd van de logische schakelingsgebieden, welke werkwijze verder stappen omvat voor het vormen van silicidelagen op de gate-elektroden van de logische FET's en de source/drain-gebieden van de logische FET's na de stap voor het verwijderen van de vormvolgende beschermende laag. 30 ***** 1 0 0 7 4 0 3