NL1007403C2

NL1007403C2 - Integrated circuit component which avoids DRAM integration problems and facilitates contact opening etching

Info

Publication number: NL1007403C2
Application number: NL1007403A
Authority: NL
Inventors: Tri-Rung Yew; Shih-Wei Sun
Original assignee: United Microelectronics Corp
Priority date: 1997-10-30
Filing date: 1997-10-30
Publication date: 1999-05-17

Abstract

An IC component, with an embedded memory and logic circuits on a single substrate, is produced by forming a contact opening in a conformal protective layer (129), which covers transmission and logic FETs (104, 120), to expose a source or drain region (118) of one of the transmission FETs (104), forming a charge storage capacitor (130, 132, 134) connected to this source or drain region (118) and then removing the protective layer (129) at least from the logic circuit regions. Production of an integrated circuit component, which includes an embedded memory and logic circuits on a single substrate, comprises: (i) forming a substrate (100) with transmission FETs (104) in and on embedded DRAM regions and with logic FETs (120) in and on logic circuit regions; (ii) forming a conformal protective layer (129) over the FETs (104, 120), the layer having the same thickness over the gate electrodes and the source/drain regions (128) of the logic FETs (120); (iii) removing a portion of the protective layer (129) to form a contact opening which exposes a source or drain region (118) of one of the transmission FETs (104); (iv) forming a lower capacitor electrode (130) in contact with the source/drain region (118) of the transmission FET (104); (v) successively forming a capacitor dielectric layer (132) and an upper capacitor electrode (134) above the lower capacitor electrode (130) to form a charge storage capacitor for the transmission FET (104); and (vi) removing the protective layer (129) at least from the logic circuit regions. An Independent claim is also included for production of a similar integrated circuit component, in which the embedded memory is an embedded DRAM.

Description

HOGE-K-DIËLEKTRICA VOOR INGEBEDDE DRAM'SHIGH-K DIEL ELECTRIC FOR EMBEDDED DRAMS

De onderhavige uitvinding heeft betrekking op de vorming van geïntegreerde schakel ingsinrichtingen die zowel een array van geheugencellen als een array van logi-5 sche schakelingen op één enkele chip of substraat omvatten.The present invention relates to the formation of integrated circuit devices comprising both an array of memory cells and an array of logic circuits on a single chip or substrate.

Voor een aantal dataverwerkingstoepassingen is het wenselijk geworden om geïntegreerde schakelingsinrichtingen te verschaffen die op dezelfde chip zowel arrays van geheugencellen omvatten als arrays van logische hogesnelheids-schakelingen zoals die kenmerkend worden gebruikt in microprocessoren of digitale signaalprocessoren. Het 10 zou bijvoorbeeld wenselijk kunnen zijn om een array van dynamisch willekeurig toegankelijke geheugencellen binnen de geïntegreerde schakelingsinrichting te voorzien voor het verschaffen van functiegebonden, vergelijkenderwijs hoge-snelheids-toegang tot een significante hoeveelheid van data-opslag voor de logische schakelingen van de geïntegreerde schakelingsinrichting. Toepassingen die zouden kunnen profiteren van de voor-15 ziening van een dergelijke ingebedde DRAM omvatten logische schakelingen die grote datahoeveelheden verwerken, zoals grafische processoren. Het verschaffen van zowel logische hogesnelheids-schakelingen als ingebedde DRAM op dezelfde chip vereist dat zekere aspecten van de processequentie die wordt gebruikt voor het maken van de chip zijn gereserveerd voor de vorming van logische schakelingen en dat andere aspecten zijn 20 gereserveerd voor de vorming van geheugencellen. De figuren 1-4 illustreren een deel van een processequentie die gebruikt kan worden voor het verschaffen van ingebed DRAM op een geïntegreerde schakelingsinrichting die logische hogesnelheids-schakelingen omvat.For some data processing applications, it has become desirable to provide integrated circuit devices that include on the same chip both arrays of memory cells and arrays of high speed logic circuits as typically used in microprocessors or digital signal processors. For example, it may be desirable to provide an array of dynamically random access memory cells within the integrated circuit device to provide function-related, comparatively high-speed access to a significant amount of data storage for the logic circuits of the integrated circuit device. Applications that could take advantage of the provision of such an embedded DRAM include logic circuits that handle large amounts of data, such as graphics processors. Providing both high-speed logic circuitry and embedded DRAM on the same chip requires that certain aspects of the process sequence used to make the chip are reserved for logic circuit formation and that other aspects are reserved for memory cell formation . Figures 1-4 illustrate part of a process sequence that can be used to provide embedded DRAM on an integrated circuit device that includes high speed logic circuits.

Figuur 1 illustreert een geïntegreerde schakelingsinrichting in een tussenliggend 25 verwerkingsstadium, die ingebedde DRAM en een array van logische schakelingen zal omvatten. Aan de linkerzijde van de geïllustreerde inrichting bevindt zich een bij wijze van voorbeeld gegeven DRAM-cel en aan de rechterzijde van de geïllustreerde inrichting bevindt zich een bij wijze van voorbeeld gegeven logische FET die deel uitmaakt van een logische schakeling. Andere schakelingen voor het uitvoeren van invoer/uitvoer(I/0)-30 functies voor de geïntegreerde schakelingsinrichting kunnen kenmerkend aanwezig zijn, maar zijn hier niet getoond. De ingebedde DRAM-cel, zal, wanneer hij compleet is, een overdrachts- of doorlaatveldeffecttransistor (FET) zijn die is gekoppeld met een lading-opslagcondensator. De overdrachts-FET fungeert als een schakelaar voor het selectief 1007403 2 koppelen van de onderste elektrode van de ladingopslagcondensator met een bitleiding, zodat data ofwel kunnen worden gelezen van ofwel kunnen worden opgeslagen in de ladingopslagcondenstor. De ingebedde DRAM- en logische schakelingen van de geïntegreerde schakelingsinrichting worden gevormd op één enkel siliciumsubstraat 10, dat 5 kenmerkend tenminste een oppervlaktelaag van P-type-materiaal heeft. Inrichting-isola-tiegebieden 12 worden verschaft als noodzakelijk over het oppervlak van de inrichting. De geïllustreerde isolatiegebieden 12 van de inrichting kunnen veldoxidegebieden zijn die zijn gevormd in een gemodificeerde locale-oxidatie-van-silicium(LOCOS)-proces of kunnen ondiepe-geulisolatie(STI)-inrichtingen zijn die bestaan uit geulen gevuld met 10 oxide door middel van chemische dampdepositie (chemical vapor deposition = CVD). De geïllustreerde doorsnede van de ingebedde DRAM-cel omvat een sectie door een over-drachts-FET 14 en door een aangrenzende bedradingsleiding 16. De bedradingsleiding 16 is kenmerkend een extensie van de gate-elektroden voor aangrenzende DRAM-cellen en heeft zo een bijna identieke structuur met de gate-elektrode 14. Het primaire verschil 15 tussen de gate-elektrode 14 en de bedradingsleiding 16 is de aanwezigheid van een gate-oxidelaag 18 die de gate-elektrode scheidt van het actieve inrichtinggebied van het substraat 10. Er wordt geen gate-oxidelaag gevormd onder de geïllustreerde bedradingsleiding omdat de bedradingsleiding wordt gepositioneerd over het oxide van het geïllustreerde veldoxidatiegebied 12. Een afdekkende oxidelaag 24 is vroeg in de verwerking 20 voorzien om de gate-elektrode en bedradingsleiding te beschermen. Oxide-afstandsstuk-structuren 26 zijn aan elke zijde van de gate-elektrode en bedradingsleidingen voorzien, kenmerkend door CVD-oxidedepositie gevolgd door een terugetsproces. Oxide-afstands-stukstructuren 26 verschaffen laterale bescherming naar de gate-elektrode en bedradingsleiding tijdens de verwerking en kunnen ook worden gebruikt bij de vorming van 25 licht gedoteerde drain(LDD)-structuren voor de source- en drain-gebieden van de over-drachts-FET's. Source/drain-gebieden 28 worden gevormd door zelfuitgerichte ionenimplantatie van N-type-doteermiddelen aan beide zijden van de gate-elektrode 14 voor het voltooien van de overdrachts-FET.Figure 1 illustrates an intermediate processing integrated circuit device, which will include embedded DRAM and an array of logic circuits. On the left side of the illustrated device is an exemplary DRAM cell, and on the right side of the illustrated device is an exemplary logic FET that is part of a logic circuit. Other circuits for performing input / output (I / 0) -30 functions for the integrated circuit device may typically be present, but are not shown here. The embedded DRAM cell, when complete, will be a transfer or transmission field effect transistor (FET) coupled to a charge storage capacitor. The transfer FET acts as a switch for selectively coupling the bottom electrode of the charge storage capacitor to a bit line so that data can either be read from or stored in the charge storage capacitor. The embedded DRAM and logic circuits of the integrated circuit device are formed on a single silicon substrate 10, which typically has at least one surface layer of P-type material. Device isolation areas 12 are provided as necessary over the surface of the device. The illustrated isolation regions 12 of the device may be field oxide regions formed in a modified local oxidation-of-silicon (LOCOS) process or may be shallow trench isolation (STI) devices consisting of trenches filled with 10 oxide by chemical vapor deposition (CVD). The illustrated cross-section of the embedded DRAM cell includes a section through a transfer FET 14 and an adjacent wiring lead 16. The wiring lead 16 is typically an extension of the gate electrodes for adjacent DRAM cells and thus has an almost identical structure with the gate electrode 14. The primary difference 15 between the gate electrode 14 and the wiring lead 16 is the presence of a gate oxide layer 18 separating the gate electrode from the active device region of the substrate 10. No gate is oxide layer formed under the illustrated wiring lead because the wiring lead is positioned over the oxide of the illustrated field oxidation region 12. A covering oxide layer 24 is provided early in processing 20 to protect the gate electrode and wiring lead. Oxide spacer structures 26 are provided on each side of the gate electrode and wiring leads, typically by CVD oxide deposition followed by a etch-back process. Oxide spacer structures 26 provide lateral protection to the gate electrode and wiring lead during processing and can also be used in the formation of lightly doped drain (LDD) structures for the source and drain regions of the transfer -FETs. Source / drain regions 28 are formed by self-aligned ion implantation of N-type dopants on both sides of the gate electrode 14 to complete the transfer FET.

Delen van de logische schakeling, die schematisch rechts in de figuren 1-4 zijn 30 geïllustreerd, worden bijna gelijktijdig gevormd met de vorming van de overdrachts-FET's van het DRAM-array. Afhankelijk van ontwerpkeuzes, kunnen een aantal verwer-kingsstappen worden gedeeld tussen de ingebedde DRAM- en logische vormingsprocessen of geheel verschillende processen kunnen worden gebruikt voor het vormen van de i 1007403 3 DRAM- en logische schakelingen. De bij wijze van voorbeeld gegeven FET 30 van de logische schakeling is gevormd op een gate-oxidelaag 32 en omvat een polysilicium gate-elektrode 34. Het verdient algemeen de voorkeur om geen silicidelaag over de polysilicium gate-elektrodelaag 34 in het geïllustreerde stadium van het fabricageproces te 5 voorzien. In plaats daarvan verdient het algemeen de voorkeur een zelfuitgericht silicide ("salicide")-proces te gebruiken om de FET's van de logische schakeling in een laat stadium van het fabricageproces te vormen. Oxide-afstandsstukken 38 worden gevormd aan beide zijden van de gate-elektrode 34 en worden kenmerkend gebruikt voor het definiëren van een LDD-structuur voor de source/drain-gebieden 40 van de logische FET's.Portions of the logic circuit illustrated schematically on the right in Figures 1-4 are formed almost simultaneously with the formation of the transfer FETs of the DRAM array. Depending on design choices, a number of processing steps can be shared between the embedded DRAM and logic forming processes or completely different processes can be used to form the i 1007403 3 DRAM and logic circuits. The exemplary logic circuit FET 30 is formed on a gate oxide layer 32 and includes a polysilicon gate electrode 34. It is generally preferred not to deposit a silicide layer over the polysilicon gate electrode layer 34 at the illustrated stage of the manufacturing process 5. Instead, it is generally preferred to use a self-aligned silicide ("salicide") process to form the logic circuit FETs at a late stage of the manufacturing process. Oxide spacers 38 are formed on both sides of the gate electrode 34 and are typically used to define an LDD structure for the source / drain regions 40 of the logic FETs.

10 Na vorming van de FET's voor het DRAM-array en het logische array is het ken merkend om een dikke oxidelaag 42 over het gehele substraat 10 te voorzien. De oxide-laag wordt aangebracht met een voldoende dikte om zowel de verscheidene inrichtingsstructuren te bedekken als een voldoende dikte voor de planarisatie van de oxidelaag 42 te verschaffen. Planarisatie van de oxidelaag 42 is belangrijk voor het verbeteren van de 15 procesreikwijdte voor de fotolithografie- en etsstappen die worden gebruikt voor het vormen van de ladingopslagcondensator. Na verschaffing van de geplanariseerde oxidelaag wordt een doorgang 44 gevormd door de geplanariseerde oxidelaag om het source/drain-gebied 28 bloot te leggen waarmee de ladingopslagcondensator van de geïllustreerde DRAM-cel zal worden verbonden. Gedoteerd polysilicium is voorzien bin-20 nen de doorgang 44 voor het vormen van een verticale onderlinge verbinding 46 tussen het source/drain-gebied 28 en de onderste elektrode 48 van de ladingopslagcondensator. De onderste elektrode 48 van de ladingopslagcondensator is kenmerkend gevormd van verscheidene lagen van gedoteerd polysilicium. Voor de ontwerpregels die kenmerkend worden gebruikt in moderne processen is het belangrijk om een driedimensionale kroon-25 vormige of vinvormige condensatorstructuur te verschaffen voor de onderste elektrode 48 zodat deze voldoende oppervlaktegebied heeft om een voldoende ladingopslagniveau voor de condensator te verschaffen. Een dergelijke kroon- of vinstructuur is noodzakelijk om te waarborgen dat de ladingopslagcondensator van de DRAM-cel een voldoend grote lading opslaat om datalees- en schrijfbewerkingen mogelijk te maken alsmede om te 30 waarborgen dat de opgeslagen lading een acceptabele tijdsperiode op de ladingopslagcondensator blijft zonder een opfrisbewerking te vereisen. De vorming van de ladingopslagcondensator gaat verder met het verschaffen van een condensatordiëlektricum 50 dat bestaat uit de drielaags oxide/nitride/oxide-structuur die bekend is als ONO over de 1 0 0 7 Λ 0 3 4 onderste condensatorelektrode 48. Een bovenste elektrode 50 wordt gevormd door het verschaffen van een andere laag van gedoteerd polysilicium die van patronen is voorzien op een wijze die gebruikelijk is voor DRAM-arrays. De voltooide ladingopslagconden-sator is getoond in figuur 2.After formation of the FETs for the DRAM array and the logic array, it is typical to provide a thick oxide layer 42 over the entire substrate 10. The oxide layer is applied with a thickness sufficient to both cover the various device structures and provide sufficient thickness for the planarization of the oxide layer 42. Planarization of the oxide layer 42 is important to improve the process scope for the photolithography and etching steps used to form the charge storage capacitor. After providing the planarized oxide layer, a passage 44 is formed through the planarized oxide layer to expose the source / drain region 28 to which the charge storage capacitor of the illustrated DRAM cell will be connected. Doped polysilicon is provided within the passageway 44 to form a vertical interconnection 46 between the source / drain region 28 and the bottom electrode 48 of the charge storage capacitor. The lower electrode 48 of the charge storage capacitor is typically formed of several layers of doped polysilicon. For the design rules typically used in modern processes, it is important to provide a three-dimensional crown-or fin-shaped capacitor structure for the lower electrode 48 so that it has sufficient surface area to provide a sufficient charge storage level for the capacitor. Such a crown or fin structure is necessary to ensure that the charge storage capacitor of the DRAM cell stores a sufficiently large charge to allow data reading and writing operations as well as to ensure that the stored charge remains an acceptable period of time on the charge storage capacitor without a require freshening up. The formation of the charge storage capacitor continues to provide a capacitor dielectric 50 consisting of the three layer oxide / nitride / oxide structure known as ONO over the 1 0 0 7 Λ 0 3 4 lower capacitor electrode 48. An upper electrode 50 is formed by providing another layer of doped polysilicon that is patterned in a manner common to DRAM arrays. The completed charge storage capacitor is shown in Figure 2.

5 Na voltooiing van de ladingopslagcondensator wordt een masker zoals fotolak- masker 54 aangebracht over de inrichting van figuur 2 voor het bedekken van het ingebedde DRAM-array en voor het blootleggen van de oxidelaag 42 over het array van logische schakelingen. Een etsproces wordt uitgevoerd voor het verwijderen van de dikke oxidelaag 42 van boven de logische schakeling, wat leidt tot de structuur die in figuur 3 10 is getoond. De verwerking gaat verder op de logische FET 30 voor het vormen van een silicidelaag 66 over de gate-elektrode 34 en silicidelagen 68 over de source/drain-gebie-den 40. De silicidelagen 66, 68 reduceren de soortelijke weerstand en contactweerstand van de gate-elektrode en de source/drain-gebieden. Kenmerkend worden de silicidelagen gevormd in een zelfuitgericht ("salicide") proces waarin een laag van een hittebestendig 15 metaal zoals titaan wordt aangebracht over de blootgelegde polysilicium gate-elektrode en de blootgelegde silicium source/drain-gebieden. Een eerste gloeiproces wordt uitgevoerd voor het omzetten van deel van de aangebrachte metaallaag naar een metaal-silicide. Een etsproces wordt uitgevoerd voor het verwijderen van ongereageerd metaal en dan wordt een tweede gloeiproces uitgevoerd voor het bereiken van een lage soorte-20 lijke weerstand voor de metaalsilicidelagen 66, 68 op de gate-elektrode en source/drain-gebieden. De verwerking gaat verder voor het voltooien van de geïntegreerde schake-lingsinrichting die zowel logische schakelingen als ingebedde DRAM-schakelingen verschaft.After completion of the charge storage capacitor, a mask such as photoresist mask 54 is applied over the device of Figure 2 to cover the embedded DRAM array and to expose the oxide layer 42 over the logic circuit array. An etching process is performed to remove the thick oxide layer 42 from above the logic circuit, resulting in the structure shown in Figure 3. Processing continues on the logic FET 30 to form a silicide layer 66 over the gate electrode 34 and silicide layers 68 over the source / drain regions 40. The silicide layers 66, 68 reduce the resistivity and contact resistance of the gate electrode and the source / drain areas. Typically, the silicide layers are formed in a self-aligned ("salicide") process in which a layer of a heat-resistant metal such as titanium is applied over the exposed polysilicon gate electrode and the exposed silicon source / drain regions. A first annealing process is performed to convert part of the applied metal layer to a metal silicide. An etching process is performed to remove unreacted metal and then a second annealing process is performed to achieve a low resistivity for the metal silicide layers 66, 68 on the gate electrode and source / drain regions. Processing continues to complete the integrated circuit device that provides both logic circuitry and embedded DRAM circuitry.

Tot op heden is het verschaffen van ingebedde DRAM voor de logische schake-25 lingen van een geïntegreerde schakelingsinrichting voor het verhogen van het prestatievermogen van de logische schakelingen en de inrichting als geheel een duur proces geweest die de rentabiliteit voor de gewenste geïntegreerde schakelingsinrichting significant reduceert. Het is derhalve wenselijk om een beter proces te verschaffen voor het vormen van ingebedde DRAM-structuren.To date, providing embedded DRAM for the logic circuits of an integrated circuit device for increasing the performance of the logic circuits and the device as a whole has been an expensive process that significantly reduces the profitability for the desired integrated circuit device. It is therefore desirable to provide a better process for forming embedded DRAM structures.

30 Aspecten van de onderhavige uitvinding verschaffen een werkwijze voor het ma ken van een geïntegreerde schakelingsinrichting omvattende zowel ingebedde geheugen-als logische schakelingen op één enkel substraat. Een substraat is voorzien dat over-drachts-FET's heeft die zijn gevormd in en op ingebedde geheugengebieden van het sub- l 1007403 5 straat en dat logische FETs heeft die zijn gevormd in en op logische schakelingsgebieden van het substraat. Een vormvolgende beschermende laag is aangebracht over de over-drachts-FET’s en over de logische FET's, waarbij de vormvolgende beschermende laag ongeveer dezelfde dikte over gate-elektroden van de logische FET's en over de 5 source/drain-gebieden van de logische FET’s heeft. Een deel van de vormvolgende beschermende laag is verwijderd voor het vormen van een contactopening die een source/drain-gebied van een van de overdrachts-FET's blootlegt. Een onderste conden-satorelektrode is verschaft in contact met het source/drain-gebied van de ene overdrachts-FET, en een diëlektrische condensatorlaag en een bovenste condensatorelektrode zijn 10 voorzien over de onderste condensatorelektrode voor het vormen van een ladingopslag-condensator voor de ene overdrachts-FET. De vormvolgende beschermende laag is verwijderd van tenminste delen van de logische schakelingsgebieden.Aspects of the present invention provide a method of making an integrated circuit device comprising both embedded memory and logic circuits on a single substrate. A substrate is provided which has transfer FETs formed in and on embedded memory regions of the substrate and which has logical FETs formed in and on circuit logic regions of the substrate. A conforming protective layer is applied over the transfer FETs and over the logic FETs, the conforming protective layer having approximately the same thickness across gate electrodes of the logic FETs and across the 5 source / drain regions of the logic FETs. Part of the shape-following protective layer has been removed to form a contact opening that exposes a source / drain region of one of the transfer FETs. A lower capacitor electrode is provided in contact with the source / drain region of the one transfer FET, and a dielectric capacitor layer and an upper capacitor electrode are provided over the lower capacitor electrode to form a charge storage capacitor for the one transfer -FET. The conforming protective layer is removed from at least parts of the logic circuit areas.

Figuren 1-4 illustreren stappen in een conventioneel proces voor het vormen van een geïntegreerde schakelingsinrichting met ingebed DRAM, 15 Figuren 5-8 illustreren stappen in een voorkeursproces voor het vormen van een geïntegreerde schakelingsinrichting overeenkomstig voorkeursuitvoeringsvormen van de onderhavige uitvinding.Figures 1-4 illustrate steps in a conventional process for forming an integrated circuit device with embedded DRAM. Figures 5-8 illustrate steps in a preferred process for forming an integrated circuit device according to preferred embodiments of the present invention.

Er is een verscheidenheid aan verwerkingsbeperkingen in het conventionele inge-bedde-DRAM-proces dat in de figuren 1-4 is geïllustreerd. Het proces dat wordt gebruikt 20 voor het blootleggen van de FET’s van de logische schakeling na vorming van de DRAM-condensator, dat wil zeggen, het proces dat de oxidelaag 42 verwijdert en de structuur van figuur 2 in de structuur van figuur 3 omzet, is een specifieke bron van problemen. De oxidelaag 42 wordt dik gemaakt om het gewenste niveau van planarisatie te bereiken en om de verscheidene geheugen- en logische schakelingen voldoende te be-25 schermen tijdens de etsstappen die worden gebruikt voor het vormen van de kroon- of vinstructuur van de ladingopslagcondensator. Omdat de oxidelaag 42 de neiging heeft dik te zijn is de verwijdering van de oxidelaag 42 van de logische schakelingen een langdurig etsproces. De polysilicium gate-elektrode 34 strekt zich circa 2000 A en soms zelfs 4000-5000 A uit boven de source/drain-gebieden 40 van het substraat. Het etsproces voor 30 het verwijderen van de oxidelaag 42 moet daarom verder gaan door één dikte van oxide boven de gate-elektrode en een grotere dikte van oxide boven de source/drain-gebieden. Het etsproces moet worden vervolgd totdat de source/drain-gebieden zijn blootgelegd, zodat het effect van de etsing van de oxidelaag 42 het blootstellen van de gate-elektrode 1 0 0 7 4 0 3 6 aan het etsproces voor een langere tijdsduur is. Derhalve leidt het etsproces onvermijdelijk tot verlies aan polysilicium van de gate-elektrode en tot schade aan de gate-elektrode door het plasma-etsproces. Waargenomen is dat polysiliciumverlies en gate-elektrode-verwerkingsschade leiden tot het reduceren van het prestatievermogen en rentabiliteit van 5 logische schakelingen in geïntegreerde schakelingsinrichtingen met ingebed DRAM.There are a variety of processing limitations in the conventional embedded DRAM process illustrated in Figures 1-4. The process used to expose the logic circuit FETs after formation of the DRAM capacitor, that is, the process that removes the oxide layer 42 and converts the structure of Figure 2 into the structure of Figure 3 is a specific source of problems. The oxide layer 42 is thickened to achieve the desired level of planarization and to adequately protect the various memory and logic circuits during the etching steps used to form the crown or fin structure of the charge storage capacitor. Since the oxide layer 42 tends to be thick, the removal of the oxide layer 42 from the logic circuits is a lengthy etching process. The polysilicon gate electrode 34 extends about 2000 A and sometimes even 4000-5000 A above the source / drain regions 40 of the substrate. The etching process for removing the oxide layer 42 should therefore continue through one oxide thickness above the gate electrode and greater oxide thickness above the source / drain regions. The etching process should be continued until the source / drain areas are exposed, so that the effect of the etching of the oxide layer 42 is to expose the gate electrode to the etching process for a longer period of time. Therefore, the etching process inevitably results in loss of polysilicon from the gate electrode and damage to the gate electrode by the plasma etching process. It has been observed that polysilicon loss and gate-electrode processing damage reduce the performance and cost-effectiveness of logic circuits in integrated circuit devices with embedded DRAM.

Eén alternatief voor het langdurige etsproces dat wordt gebruikt voor het blootleggen van de geleidende delen van de logische FET's van de logische schakelingen die zijn getoond in figuur 3 is het voltooien van de vorming van de logische FET-schakelingen vóór het vormen van de ladingopslagcondensator. De FET's van de logische schakeling 10 kunnen bijvoorbeeld worden voltooid voordat de dikke oxidelaag 42 over de structuur van figuur 1 is aangebracht, waardoor de noodzaak wordt geëlimineerd voor het uitvoeren van een afdekkende etsing voor het tegelijkertijd blootleggen van de gate en source/drain-gebieden van de FET. Deze strategie is echter onuitvoerbaar. Voltooiing van de FET's van de logische schakeling vereist dat de silicide-lagen 66, 68 worden aan-15 gebracht op de gate-elektrode 34 respectievelijk source/drain-gebieden 40. De metalen die zijn voorzien in deze silicidelagen 66, 68 diffunderen kenmerkend snel door silicium tijdens hogetemperatuur-verwerkingsstappen. Dergelijke hogetemperatuur-verwerkings-stappen zijn vereist bij de vorming van de DRAM-ladingopslagcondensatoren omdat het nitride-depositieproces en het navolgende oxidatieproces dat wordt gebruikt voor het 20 vormen van het ONO-condensatordiëlektricum kenmerkend uitgebreide blootstellingen aan temperaturen boven 700° vereist. Dergelijke hogetemperatuur-processen kunnen een wijde verscheidenheid aan problemen tot stand brengen voor de silicidelagen 66, 68 en kunnen de FET's 30 van de logische schakeling 30 onwerkzaam maken. Als zodanig is een andere strategie voor het verbeteren van de rentabiliteit van het proces van de figuren 25 1-4 vereist.One alternative to the lengthy etching process used to expose the conductive parts of the logic FETs of the logic circuits shown in Figure 3 is to complete the formation of the logic FET circuits before forming the charge storage capacitor. For example, the FETs of the logic circuit 10 can be completed before the thick oxide layer 42 is applied over the structure of Figure 1, eliminating the need to perform a cover etch to simultaneously expose the gate and source / drain areas of the FET. However, this strategy is impracticable. Completion of the logic circuit FETs requires that the silicide layers 66, 68 be applied to the gate electrode 34 and source / drain regions 40, respectively. The metals provided in these silicide layers 66, 68 typically diffuse rapidly by silicon during high temperature processing steps. Such high temperature processing steps are required in the formation of the DRAM charge storage capacitors because the nitride deposition process and subsequent oxidation process used to form the ONO capacitor dielectric typically requires extensive exposures to temperatures above 700 °. Such high temperature processes can create a wide variety of problems for the silicide layers 66, 68 and can render the FETs 30 of the logic circuit 30 inoperative. As such, another strategy for improving the profitability of the process of Figures 1-4 is required.

Voorkeursuitvoeringsvormen van de onderhavige uitvinding verschaffen een geïntegreerde schakelingsinrichting die zowel logische schakelingen als ingebedde DRAM-schakelingen heeft met gebruikmaking van een proces dat een aantal van de meest significante verwerkingseisen voor ingebedde-DRAM-integratie vermijdt. Volgens dergelijke 30 voorkeursuitvoeringsvormen vormt een eerste proces overdrachts-FET's en bedradings-leidingen voor het deel van de inrichting dat is gereserveerd voor ingebedde DRAM-schakelingen en vormt logische FET's voor het deel van de inrichting dat is gereserveerd voor logische schakelingen. Een dunne, vormvolgende beschermende laag is aangebracht i 1 0 0 7 4 0 3 7 over het oppervlak van de inrichting voor het bedekken van de overdrachts-FET's en de logische FET's. Het verdient de meeste voorkeur dat de dunne beschermende laag een laag van CVD-oxide is die een dikte van minder dan circa 2000 A heeft. Deze dunne, vormvolgende oxidelaag blijft op de logische delen van de geïntegreerde schakelings-5 inrichting voor het beschermen van de logische schakelingen tijdens de verwerking die wordt gebruikt voor het vormen van de ladingopslagcondensatoren van de ingebedde-DRAM-schakelingen. Een masker is voorzien die openingen over de geschikte source/drain-gebieden van de overdrachts-FET's heeft en de beschermende oxidelaag wordt verwijderd om alleen de gewenste source/drain-gebieden bloot te leggen. Een pla-10 naire of althans nagenoeg planaire onderste condensatorelektrode wordt gedefinieerd door het aanbrengen van een eerste laag van gedoteerd polysilicium over de dunne beschermende oxidelaag en in contact met de gewenste source/drain-gebieden van de overdrachts-FET's. De eerste laag van gedoteerd polysilicium is van patronen voorzien voor het definiëren van de laterale omvang van de onderste condensatorelektroden. Met de 15 meeste voorkeur is er geen vin- of kroonstructuur voor de onderste elektroden van de ingebedde-DRAM-ladingopslagcondensatoren gevormd. De capaciteit die nodig is voor het bereiken van een acceptabel DRAM-prestatievermogen is niet gerealiseerd door de typische driedimensionale vin- of kroon-condensatorelektrodestructuur, maar wordt in plaats daarvan verschaft door gebruikmaking van een condensatordiëlektricum met hoge 20 diëlektrische constante. Tantaalpentoxide of bariumstrontiumtitanaat kunnen bijvoorbeeld worden gebruikt als het condensatordiëlektricum voor het verschaffen van de benodigde capaciteit voor de cellen van het ingebedde DRAM-array. Een bovenste condensatorelektrode is verschaft van een tweede laag van gedoteerd polysilicium en dan wordt de dunne beschermende oxidelaag verwijderd van de logische schakelingen van de in-25 richting. Door geen complexe vin-, kroon- of andere driedimensionale structuur voor de ladingopslagcondensator te vormen, worden de verwerkingseisen voor het vormen van de ladingopslagcondensator significant gereduceerd. In het bijzonder maakt de eenvoudigere structuur van de ladingopslagcondensator het mogelijk om een dunne vormvolgende oxidelaag als een beschermende laag te gebruiken veeleer dan de dikke, geplanariseerde 30 oxidelaag die gewoonlijk wordt gebruikt. Omdat de beschermende oxidelaag een uniformere dikte heeft en dunner is dan noodzakelijk zou zijn wanneer een vin-, kroon- of andere complexe condensatorelektrodestructuur wordt gebruikt, is het gemakkelijker om de etsstap uit te voeren om de beschermende laag te verwijderen zonder de FET's van de 1 0 0 7 4 0 3 8 logische schakeling te beschadigen. Een conventioneel salicideproces kan dan worden gebruikt voor het voltooien van de vorming van de FET's van de logische schakelingen van de inrichting.Preferred embodiments of the present invention provide an integrated circuit device that has both logic circuits and embedded DRAM circuits using a process that avoids some of the most significant processing requirements for embedded DRAM integration. According to such preferred embodiments, a first process forms transfer FETs and wiring leads for the portion of the device reserved for embedded DRAM circuits and forms logic FETs for the portion of the device reserved for logic circuits. A thin, conformable protective layer is applied over the surface of the device for covering the transfer FETs and the logic FETs. Most preferably, the thin protective layer is a layer of CVD oxide having a thickness of less than about 2000 Å. This thin, conforming oxide layer remains on the logic parts of the integrated circuit device for protecting the logic circuits during processing used to form the charge storage capacitors of the embedded DRAM circuits. A mask is provided which has openings across the appropriate source / drain areas of the transfer FETs and the protective oxide layer is removed to expose only the desired source / drain areas. A planar or at least substantially planar lower capacitor electrode is defined by applying a first layer of doped polysilicon over the thin protective oxide layer and in contact with the desired source / drain regions of the transfer FETs. The first doped polysilicon layer is patterned to define the lateral size of the lower capacitor electrodes. Most preferably, no fin or crown structure for the bottom electrodes of the embedded DRAM charge storage capacitors is formed. The capacity required to achieve an acceptable DRAM performance is not realized by the typical three-dimensional fin or crown capacitor electrode structure, but is instead provided by using a high dielectric constant capacitor dielectric. For example, tantalum pentoxide or barium strontium titanate can be used as the capacitor dielectric to provide the necessary capacity for the cells of the embedded DRAM array. An upper capacitor electrode is provided from a second layer of doped polysilicon and then the thin protective oxide layer is removed from the logic circuits of the device. By not forming a complex fin, crown or other three-dimensional structure for the charge storage capacitor, the processing requirements for forming the charge storage capacitor are significantly reduced. In particular, the simpler structure of the charge storage capacitor makes it possible to use a thin form-following oxide layer as a protective layer rather than the thick, planarized oxide layer that is commonly used. Since the protective oxide layer has a more uniform thickness and is thinner than would be necessary when using a fin, crown or other complex capacitor electrode structure, it is easier to perform the etching step to remove the protective layer without the FETs of the 1 0 0 7 4 0 3 8 damage logic circuit. A conventional salicide process can then be used to complete the formation of the FETs of the logic circuits of the device.

Bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding bereiken 5 en verbeteren de rentabiliteit door het reduceren van de mate van en door het meer uniform maken van het etsproces dat wordt gebruikt voor het blootleggen van de FET's van een logische schakeling na vorming van de ladingopslagcondensatoren van het ingebedde DRAM-array. Deze verbetering heeft betrekking op het feit dat de beschermende oxide-laag dezelfde, vergelijkenderwijs kleinere dikte heeft over zowel de gate-elektrode als de 10 source/drain-gebieden. Als zodanig zal de totale etstijd korter zijn en zal de gate-elektrode gedurende een kortere tijdsperiode worden blootgesteld aan de etsomgeving. Aangezien de oxidelaag nodig is voor het beschermen van de logische en geheugen-FET's voornamelijk tijdens het etsen van de polysilicium condensatorelektrode(n), is het mogelijk dat deze beschermende oxidelaag in de orde van een paar honderd Angstrom in dikte 15 is, afhankelijk van de selectiviteit van de etsing die wordt gebruikt voor het verwijderen van het polysilicium. Voor het waarborgen van goede verwerkingsmarges kan het echter wenselijk zijn om een beschermende oxidelaag te verschaffen die een dikte heeft tussen circa 1000-2000 A, maar in elk geval zal de beschermende oxidelaag uniformer en dunner zijn dan de oxidelaag 42 die in figuur 1 is geïllustreerd. Belangrijk is, dat het opper-20 vlak van de beschermende oxidelaag of andere beschermende laag die is voorzien overeenkomstig de onderhavige uitvinding vormvolgend zal zijn ten opzichte van het oppervlak van de inrichtingstructuren in de logische schakelingen. Terwijl de gate-elektrode 34 van de logische FET is blootgesteld aan de etsomgeving voor een langere tijd dan de source/drain-gebieden 40 in het proces dat is geïllustreerd in de figuren 2-3 voor het etsen 25 van de geplanariseerde oxidelaag 42, zullen voorkeursuitvoeringsvormen van de onderhavige uitvinding ertoe leiden dat de gate-elektrode en de source/drain-gebieden worden blootgesteld aan de etsomgeving gedurende ongeveer dezelfde tijdsperiode tijdens verwijdering van de beschermende laag. Dit reduceert de hoeveelheid van polysiliciumver-lies van de gate-elektrode en reduceert de hoeveelheid plasmaverwerkingsschade aan de 30 gate-elektrode, zonder soortgelijke problemen aan de source/drain-gebieden van de logische FET's te introduceren. Zowel het prestatievermogen van de FET's van de logische schakelingen als de rentabiliteit van de geïntegreerde schakelingsinrichtingen met ingebed DRAM zullen worden verbeterd. Deze en andere aspecten van de onderhavige uit- 1 0 0 7 4 0^ 9 vinding worden nu in meer detail beschreven met verwijzing naar de figuren 5-8.Particularly preferred embodiments of the present invention achieve and improve profitability by reducing the degree of and rendering the etching process used to expose the FETs of a logic circuit after formation of the charge storage capacitors of the embedded DRAM more uniform. array. This improvement relates to the fact that the protective oxide layer has the same, comparatively smaller thickness over both the gate electrode and the source / drain regions. As such, the total etching time will be shorter and the gate electrode will be exposed to the etching environment for a shorter period of time. Since the oxide layer is necessary to protect the logical and memory FETs mainly during etching of the polysilicon capacitor electrode (s), this protective oxide layer may be on the order of a few hundred Angstroms in thickness 15 depending on the selectivity of the etching used to remove the polysilicon. However, to ensure good processing margins, it may be desirable to provide a protective oxide layer that has a thickness between about 1000-2000 Å, but in any case, the protective oxide layer will be more uniform and thinner than the oxide layer 42 illustrated in Figure 1 . Importantly, the surface of the protective oxide layer or other protective layer provided in accordance with the present invention will conform to the surface of the device structures in the logic circuits. While the gate electrode 34 of the logic FET has been exposed to the etching environment for a longer time than the source / drain regions 40 in the process illustrated in Figures 2-3 for etching the planarized oxide layer 42, preferred embodiments of the present invention cause the gate electrode and source / drain regions to be exposed to the etching environment for approximately the same period of time during removal of the protective layer. This reduces the amount of polysilicon loss from the gate electrode and reduces the amount of plasma processing damage to the gate electrode without introducing similar problems to the source / drain regions of the logic FETs. Both the performance of the logic circuit FETs and the profitability of the integrated circuit devices with embedded DRAM will be improved. These and other aspects of the present invention are now described in more detail with reference to Figures 5-8.

Aspecten van de onderhavige uitvinding worden beschreven met verwijzing naar een specifiek voorbeeld van een verwerkingsschakeling die op één enkele chip omvat: ingebed DRAM, logische hogesnelheids-schakelingen en, zoals vereist, I/O-schakelingen 5 die bij hogere spanningen kunnen werken dan de logische schakelingen. Dergelijke I/O-schakelingen met hogere bedrijfsspanningen zijn gewenst wanneer de logische schakelingen van de geïntegreerde schakelingsinrichting bij een gereduceerde interne bedrijfs-spanning werken maar de geïntegreerde schakelingsinrichting als geheel gekoppeld moet kunnen worden met buitenschakelingen die bij hogere spanningen werken of die met 10 hogere stromen moeten worden bedreven. De vorming van de I/O-schakelingen die verschaft kunnen worden voor de geïllustreerde geïntegreerde schakelingsinrichting is niet getoond aangezien, binnen de context van de uiteenzetting van de onderhavige uitvinding, de vorming van de I/O-schakelingen in het algemeen gelijksoortig zal zijn aan de werkwijzen die worden gebruikt voor het fabriceren van de geïllustreerde logische scha-15 kelingen. Verscheidene stadia in de vorming van een cel van een ingebed DRAM-array zijn geïllustreerd aan de linker zijde van de figuren 5-8 en verscheidene stadia in de vorming van een logisch FET-kenmerk van een logische hogesnelheids-schakeling zijn geïllustreerd aan de rechter zijde van de figuren 5-8. In de geïllustreerde uitvoeringsvormen zijn de ingebedde DRAM- en logische schakelingen gevormd op het P-type-oppervlak 20 van een substraat 100 dat is voorzien van ondiepe-geul-isolatiestructuren 102. Ondiepe-geul-isolatiegebieden 102 zijn gevormd rond de inrichtingen van zowel de ingebedde DRAM-schakelingen als de logische schakelingen door het etsen van geulen in het substraat 100 en dan hervullen van de geulen met gebruikmaking van door middel van chemische dampdepositie (CVD) aangebracht oxide. Een verscheidenheid aan implantaties 25 waaronder bijvoorbeeld veldimplantaties, antidoorslagimplantaties en implantaties voor het vormen van P-put- en N-putgebieden voor NMOS-, PMOS- en CMOS-schakelingen binnen de logische en I/O-schakelingen worden ook uitgevoerd in de eerste stadia van de fabricage van de geïllustreerde inrichting.Aspects of the present invention are described with reference to a specific example of a processing circuit comprising on a single chip: embedded DRAM, high speed logic circuits and, as required, I / O circuits 5 capable of operating at higher voltages than the logic circuits. Such I / O circuits with higher operating voltages are desirable when the logic circuits of the integrated circuit device operate at a reduced internal operating voltage, but it must be possible to couple the integrated circuit device as a whole with external circuits operating at higher voltages or those with higher currents must be operated. The formation of the I / O circuits that can be provided for the illustrated integrated circuit device has not been shown since, in the context of the discussion of the present invention, the formation of the I / O circuits will generally be similar to the methods used to fabricate the illustrated logic circuits. Several stages in the formation of a cell from an embedded DRAM array are illustrated on the left of Figures 5-8, and several stages in the formation of a logic FET characteristic of a logic high-speed circuit are illustrated on the right of Figures 5-8. In the illustrated embodiments, the embedded DRAM and logic circuits are formed on the P-type surface 20 of a substrate 100 having shallow trench isolation structures 102. Shallow trench isolation regions 102 are formed around the devices of both the embedded DRAM circuits as the logic circuits by etching channels in the substrate 100 and then refilling the channels using oxide applied by chemical vapor deposition (CVD). A variety of implants including, for example, field implants, anti-breakdown implants, and implants to form P-well and N-well regions for NMOS, PMOS, and CMOS circuits within the logic and I / O circuits are also performed in the early stages of manufacture of the illustrated device.

Na de verscheidene voorbereidende verwerkingsstappen worden de 30 gate-oxidelagen en gate-elektroden van de FET's van de verscheidene DRAM-, logische en I/O-schakelingen voorzien. Het is mogelijk dat de verwerkingsstappen die bij de vorming van de FET's worden gebruikt in deze verscheidene schakelingen verschillend kunnen zijn voor het verschaffen van de verschillende bedrijfskarakteristieken die voor elk 1007403 10 van deze schakelingen de voorkeur kunnen hebben. Het kan bijvoorbeeld wenselijk zijn om de verschillende FET's te voorzien van verschillende bedrijfsspanningen, schakel-karakteristieken en verschillende lekkagekarakteristieken. De FET's van de logische schakelingen kunnen zijn ontworpen voor hogesnelheids- en lagevermogens-bedrijf, wat 5 lage bedrijfsspanningen van circa 1,8-2,5 V en een gate-oxidedikte van circa 40 A kan vereisen. De I/O-schakelingen kunnen hogere bedrijfsspanningen zoals circa 3,3 V en hogere aandrijfstromen als hoofdkenmerk bezitten, die beide mogelijk gemaakt kunnen worden door het verschaffen van een gemiddelde gate-oxidedikte zoals circa 75 A. Tenslotte kunnen de overdrachts-FET's van het array van ingebedde DRAM-cellen zodanig 10 worden ontworpen dat ze een laag lekkageniveau hebben en kunnen zodanig worden gevormd dat ze een gate-oxidelaag van circa 100 A of meer in dikte hebben. De voorziening van deze verschillende dikten van gate-oxiden kan worden bewerkstelligd door verscheidene conventionele processen die bewerkstelligen dat het substraat in de verschillende delen van de inrichting gedurende verschillende tijdsperioden aan een thermische 15 oxidatie-omgeving wordt blootgesteld. Wanneer gate-oxidelagen in de verschillende secties van de geïntegreerde schakelingsinrichting worden gevormd, verdient het de voorkeur dat de gate-oxidelagen worden beschermd door het aanbrengen van polysilicium op de nieuw gevormde gate-oxidelagen. Bij voorkeur is deze laag van polysilicium onderdeel van de gate-elektroden voor de overdrachts-FET's in de ingebedde DRAM-gebieden 20 en de logische FET's in de logische schakelingssecties van de geïntegreerde schakelingsinrichting.After the various preparatory processing steps, the gate oxide layers and gate electrodes of the FETs are supplied with the various DRAM, logic and I / O circuits. It is possible that the processing steps used in the formation of the FETs in these various circuits may be different to provide the different operating characteristics that may be preferred for each of these circuits. For example, it may be desirable to provide the different FETs with different operating voltages, switching characteristics, and different leakage characteristics. The logic circuit FETs may be designed for high speed and low power operation, which may require 5 low operating voltages of approximately 1.8-2.5 V and a gate oxide thickness of approximately 40 A. The I / O circuits may have higher operating voltages such as about 3.3 V and higher drive currents as main feature, both of which can be made possible by providing an average gate oxide thickness such as about 75 A. Finally, the transfer FETs of array of embedded DRAM cells are designed to have a low leakage level and can be shaped to have a gate oxide layer of about 100 Å or more in thickness. The provision of these different thicknesses of gate oxides can be accomplished by several conventional processes which cause the substrate in the different parts of the device to be exposed to a thermal oxidation environment for different periods of time. When gate oxide layers are formed in the different sections of the integrated circuit device, it is preferable that the gate oxide layers are protected by applying polysilicon to the newly formed gate oxide layers. Preferably, this polysilicon layer is part of the gate electrodes for the transfer FETs in the embedded DRAM regions 20 and the logic FETs in the logic circuit sections of the integrated circuit device.

De overdrachts-FET 104 en de bedradingsleiding 106 van het ingebedde DRAM die zijn getoond links in figuur 5 zijn gevormd beginnend met de afdekkende depositie van een polysiliciumlaag tot een dikte van tussen circa 1500-3500 A over de gate-oxide-25 laag 108. De polysiliciumlaag is N-type-gedoteerd door middel van ionenimplantatie en gloeiing. In een aantal gevallen kan het gewenst zijn om een laag van een metaalsilicide, zoals titaansilicide, aan te brengen over het oppervlak van de polysiliciumlaag dat in de gate-elektroden van de ingebedde-DRAM-overdrachts-FET's moet worden gevormd om de soortelijke weerstand van de gate-elektroden en bedradingsleidingen verder te reduce-30 ren. Omdat salicideverwerking lekkage aan de overdrachts-FET's zou introduceren, is de silicidelaag verschaft door middel van sputterdepositie of CVD-depositie en is er geen silicide aangebracht op de source/drain-gebieden van de overdrachts-FET's. Afhankelijk van de aard van de latere thermische verwerkingsstappen kan het in feite de voorkeur 1007403 11 verdienen om geen silicidelaag op de gate-elektroden te verschaffen voor het begrenzen van de diffusie van metalen door de gate-elektroden. Eenvoudigheidshalve is deze optionele titaansilicidelaag niet getoond in de tekeningen. Een laag van beschermend oxide is aangebracht over de polysiliciumlaag tot een dikte van bijvoorbeeld 500-3000 A. De 5 afdekkende oxidelaag beschermt de gate-elektroden en bedradingsleidingen van het in-gebedde-DRAM-array tegen verwerkingsschade in navolgende ets- en implantatiestap-pen. Het vormen van patronen wordt uitgevoerd op de multilaagsstructuur voor het verschaffen van polysiliciumleidingen 110 voor de overdrachts-FET's 104 en bedradingsleidingen 106. De polysiliciumleidingen 110 zijn bedekt door soortgelijke oxidelagen 114. 10 Source/drain-gebieden 118 worden kenmerkend verschaft aan beide zijden van de gate-elektroden voor het voltooien van de overdrachts-FET’s. In de meeste moderne inge-bedde-DRAM-geometrieën hebben de source/drain-gebieden een uniform en gemiddeld niveau van N-type-dotering dat is verschaft door implantatie die zelfuitgericht is met de gate-elektrode. Kenmerkend worden de hogere doteringsniveaus die behoren bij het ge-15 bruik van LDD-structuren vermeden vanwege de bijbehorende implantatieschade aan het substraat, wat lekkage kan produceren. Oxide-afstandsstukstructuren 116 zijn gevormd aan beide zijden van de gate-elektroden en bedradingsleidingen voor het verschaffen van verdere beveiliging voor de gate-elektroden 104 en bedradingsleidingen 106 tijdens navolgende verwerking en voor het verschaffen van isolatie tussen de geleiders van de on-20 derste condensatorelektroden en de gate-elektroden en bedradingsleidingen.The transfer FET 104 and the wiring conductor 106 of the embedded DRAM shown on the left in Figure 5 are formed starting with the covering deposition of a polysilicon layer to a thickness of between about 1500-3500 Å over the gate oxide layer 108. The polysilicon layer is N-type doped by ion implantation and annealing. In some instances, it may be desirable to coat a metal silicide such as titanium silicide over the surface of the polysilicon layer to be formed in the gate electrodes of the embedded DRAM transfer FETs to resist the resistivity of further reduce the gate electrodes and wiring leads. Because salicide processing would introduce leakage to the transfer FETs, the silicide layer is provided by sputter deposition or CVD deposition and no silicide is applied to the source / drain regions of the transfer FETs. In fact, depending on the nature of the subsequent thermal processing steps, it may be preferable not to provide a silicide layer on the gate electrodes to limit the diffusion of metals through the gate electrodes. For the sake of simplicity, this optional titanium silicide layer is not shown in the drawings. A protective oxide layer is applied over the polysilicon layer to a thickness of, for example, 500-3000 A. The 5 oxide oxide covering protects the gate electrodes and wiring leads of the embedded DRAM array from processing damage in subsequent etching and implantation steps. . Patterning is performed on the multi-layer structure to provide polysilicon leads 110 for the transfer FETs 104 and wiring leads 106. The polysilicon leads 110 are covered by similar oxide layers 114. Source / drain regions 118 are typically provided on both sides of the gate electrodes for completing the transfer FETs. In most modern embedded DRAM geometries, the source / drain regions have a uniform and average level of N-type doping provided by implantation self-aligned with the gate electrode. Typically, the higher doping levels associated with the use of LDD structures are avoided due to the associated implantation damage to the substrate, which can produce leakage. Oxide spacer structures 116 are formed on both sides of the gate electrodes and wiring leads to provide further protection for the gate electrodes 104 and wiring leads 106 during subsequent processing and to provide insulation between the conductors of the lower capacitor electrodes and the gate electrodes and wiring leads.

In het algemeen worden de logische FET's gevormd in ongeveer dezelfde tijd dat de overdrachts-FET's van het ingebedde DRAM-array worden gevormd. Afhankelijk van de verschillen die worden geïntroduceerd tussen de verscheidene FET's, zoals verschillende drempelinstelimplantaties, gate-elektrode-doteemiveaus, en source/drain-doteer-25 niveaus en profielen, kunnen sommige van de verwerkingsstappen die worden gebruikt voor het vormen van de logische FET's worden gedeeld met de overdrachts-FET's van het ingebedde DRAM-array of met de I/O-schakelingen. Ongeacht de specifieke geselecteerde processequentie worden logische FET's 120 over de actieve inrichtinggebieden van het substraat gevormd door eerst een geschikte gate-oxidelaag 122 te vormen. Poly-30 silicium wordt aangebracht, gedoteerd en van patronen voorzien voor het vormen van gate-elektroden 124. Bij voorkeur wordt er in dit verwerkingsstadium geen silicidelaag over de polysilicium gate-elektrode aangebracht om het latere gebruik van een salicide-proces te kunnen bevatten. Oxide-afstandsstukstructuren 126 worden gevormd langs de 100740* 12 polysilicium gate-elektroden 124 zowel voor het beschermen van de gate-elektrode tijdens verdere verwerking als voor het mogelijk maken van de vorming van LDD-source/drain-gebieden 128. Het verdient kenmerkend de voorkeur om de source/drain-gebieden 128 van de logische FET's 120 te vormen met gebruikmaking van de LDD-5 structuur om het hete-elektronen-probleem van kleine FET's aan te pakken. Als zodanig worden de source/drain-gebieden 128 gevormd door eerst een vergelijkenderwijs lichte dosering van N-type-ionen te implanteren die zelfuitgericht zijn met de gate-elektrode 124, voorafgaand aan de vorming van de oxide-afstandsstukstructuren 126. De oxide-afstandsstukstructuren 126 worden dan aangebracht door het afdekkend aanbrengen een 10 CVD-oxidelaag tot een dikte van circa 1000-2000 A en terugetsen van de afdekkende oxidelaag voor het vormen van de afstandsstukstructuren 126. Een tweede implantatie wordt dan zelfuitgericht gemaakt met de afstandsstukstructuren om de implantatie van de source/drain-gebieden 128 te voltooien. Navolgende gloeiing activeert de doteermiddelen in de source/drain-gebieden 128. Het is natuurlijk waarschijnlijk dat de daadwerkelijke 15 logische schakelingen die gevormd moeten worden veel complexer zullen zijn dan individuele FET's. Veel huidige logische schakelingen omvatten bijvoorbeeld zowel NMOS-als PMOS-inrichtingen in verscheidene configuraties. De geïllustreerde enige logische FET is echter een adequate illustratie van het proces van de onderhavige uitvinding en daarom zal de extra complexiteit van typische logische schakelingen hier niet worden 20 besproken.Generally, the logical FETs are formed at approximately the same time that the transfer FETs of the embedded DRAM array are formed. Depending on the differences introduced between the various FETs, such as different threshold setting implants, gate electrode doping levels, and source / drain doping levels and profiles, some of the processing steps used to form the logical FETs may be shared with the transfer FETs of the embedded DRAM array or with the I / O circuits. Regardless of the specific process sequence selected, logic FETs 120 are formed over the active device regions of the substrate by first forming a suitable gate oxide layer 122. Poly-30 silicon is applied, doped, and patterned to form gate electrodes 124. Preferably, no silicon layer is applied over the polysilicon gate electrode at this processing stage to accommodate the subsequent use of a salicide process. Oxide spacer structures 126 are formed along the 100740 * 12 polysilicon gate electrodes 124 both to protect the gate electrode during further processing and to allow the formation of LDD source / drain regions 128. It typically deserves the prefer to form the source / drain regions 128 of the logic FETs 120 using the LDD-5 structure to address the hot electron problem of small FETs. As such, the source / drain regions 128 are formed by first implanting a comparatively light dose of N-type ions self-aligned with the gate electrode 124 prior to the formation of the oxide spacer structures 126. The oxide spacer structures 126 are then applied by capping a CVD oxide layer to a thickness of about 1000-2000 A and etching back the covering oxide layer to form the spacer structures 126. A second implant is then self-aligned with the spacer structures to allow the implantation of the complete the source / drain regions 128. Subsequent annealing activates the dopants in the source / drain regions 128. It is, of course, likely that the actual logic circuits to be formed will be much more complex than individual FETs. For example, many current logic circuits include both NMOS and PMOS devices in various configurations. However, the illustrated single logic FET is an adequate illustration of the process of the present invention and therefore the additional complexity of typical logic circuits will not be discussed here.

Nadat de overdrachts-FET's van het ingebedde DRAM-array en de logische FET's zijn gevormd, worden onderste condensatorelektroden voor de geïllustreerde bitleiding over het in de condensator ingebedde DRAM-array gevormd. Als een voorbereiding voor het condensator-vormingsproces wordt een laag 129 van een beschermend materiaal 25 voorzien over zowel de ingebedde DRAM-schakelingen als de logische schakelingen. De beschermende laag verschaft verder bescherming van de overdrachts-FET's en bedra-dingsleidingen van het ingebedde-DRAM-array en beschermt de logische schakelingen, inclusief de geïllustreerde logische FET 120, tijdens het condensatorvormingsproces. De voornaamste processen waartegen de logische FET's worden beschermd zijn de etspro-30 cessen die worden gebruikt voor het lateraal definiëren van de polysiliciumlagen die in de condensatorelektroden worden gebruikt. Als zodanig is het gewenst dat de beschermende laag 129 dient als een betrouwbare etsstop voor polysilicium etsprocessen. Hoewel een verscheidenheid aan materialen gebruikt kan worden, kan een bijzonder de voor-After the transfer FETs of the embedded DRAM array and the logic FETs are formed, lower capacitor electrodes for the illustrated bit line are formed over the DRAM array embedded in the capacitor. As a preparation for the capacitor forming process, a layer 129 of a protective material 25 is provided over both the embedded DRAM circuits and the logic circuits. The protective layer further provides protection of the transfer FETs and wiring leads of the embedded DRAM array and protects the logic circuitry, including the illustrated logic FET 120, during the capacitor formation process. The main processes against which the logical FETs are protected are the etching processes used for laterally defining the polysilicon layers used in the capacitor electrodes. As such, it is desirable that the protective layer 129 serve as a reliable etch stop for polysilicon etching processes. Although a variety of materials can be used, a particular

1 0 0 7 A n X1 0 0 7 A n X

13 keur verdienende beschermingslaag een oxidelaag zijn die een dikte van tussen circa 300 A tot circa 2000 A heeft, omdat oxide kan dienen als een betrouwbare etsstoplaag voor polysiliciumetsing en omdat oxiden compatibel zijn met andere delen van de processequentie. Derhalve is een laag van CVD-oxide 129 aangebracht over de verschillende 5 delen van de inrichting van bijvoorbeeld een TEOS-brongas tot een dikte tussen circa 300-2000 A. Een masker wordt dan gevormd over de beschermende oxidelaag 129 dat gebruikt zal worden voor het definiëren van de contactopening naar het source/drain-ge-bied 118 waarmee de onderste condensatorelektrode zal worden verbonden. De beschermende oxidelaag 129 wordt geëtst met gebruikmaking van bijvoorbeeld een etsmiddel 10 dat in een plasmaproces is afgeleid van een fluor-dragend brongas zoals CF4 om het gewenste source/drain-gebied bloot te stellen. Nadat de contactopening naar het source/drain-gebied 128 is geopend, wat de inrichting verschaft die is geïllustreerd in figuur 5, wordt een laag van polysilicium over de inrichting aangebracht. Bij voorkeur wordt de polysiliciumlaag aangebracht tot een dikte van tussen circa 1500-3500 A en 15 wordt ter plekke N-type-gedoteerd tijdens de depositie. Een masker wordt over de polysiliciumlaag aangebracht, en in de polysiliciumlaag worden patronen gevormd met gebruikmaking van bijvoorbeeld een etsmiddel dat is afgeleid in een plasmaproces van HC1 en HBr brongassen om de laterale afmeting van de onderste condensatorelektroden 130 te definiëren. Dit etsproces is in het bijzonder compatibel met gebruikmaking van oxide 20 als de beschermende laag 129, omdat oxide een effectieve etsstop is voor dit polysilici-umetsproces. Verdere verwerking kan worden uitgevoerd ofwel vóór ofwel na de pa-troonvorming van de polysiliciumlaag voor het wijzigen van de kenmerken van de condensatorelektrode. Aangezien het bijzonder de voorkeur verdient dat de ingebedde-DRAM-ladingopslagcondensator een condensatordiëlektricum met hoge diëlektrische 25 constante omvat, kan het bijvoorbeeld wenselijk zijn om tenminste een oppervlak van de onderste condensatorelektrode te verschaffen dat is ingericht voor gebruik met het gewenste condensatordiëlektricum met hoge diëlektrische constante. Het kan bijvoorbeeld wenselijk zijn om een laag van titaan, titaannitride of platina op het oppervlak van de onderste condensatorelektrode te verschaffen. In andere uitvoeringsvormen kan het ge-30 wenst zijn om geen gedoteerd polysilicium in de onderste condensatorelektrode te gebruiken en in plaats daarvan één enkele geleiderlaag zoals titaannitride als de onderste condensatorelektrode te gebruiken. Aan de andere kant maakt het geïllustreerde voorbeeld eenvoudigweg gebruik van gedoteerd polysilicium als de onderste condensator- 1007403 14 elektrode 130.The preferred protective layer is an oxide layer that has a thickness of between about 300 Å to about 2000 Å because oxide can serve as a reliable etch stop layer for polysilicon etching and because oxides are compatible with other parts of the process sequence. Therefore, a layer of CVD oxide 129 is applied over the different parts of the device of, for example, a TEOS source gas to a thickness between about 300-2000 A. A mask is then formed over the protective oxide layer 129 which will be used for defining the contact opening to the source / drain region 118 to which the lower capacitor electrode will be connected. The protective oxide layer 129 is etched using, for example, an etchant 10 derived in a plasma process from a fluorine-bearing source gas such as CF4 to expose the desired source / drain region. After the contact opening to the source / drain region 128 is opened, providing the device illustrated in Figure 5, a layer of polysilicon is applied over the device. Preferably, the polysilicon layer is applied to a thickness of between about 1500-3500 A and 15 is N-type doped in situ during deposition. A mask is placed over the polysilicon layer, and patterns are formed in the polysilicon layer using, for example, an etchant derived in a plasma process from HCl and HBr source gases to define the lateral size of the lower capacitor electrodes 130. This etching process is particularly compatible using oxide 20 as the protective layer 129, because oxide is an effective etching stop for this polysilicon etching process. Further processing can be performed either before or after the patterning of the polysilicon layer to change the characteristics of the capacitor electrode. For example, since it is particularly preferred that the embedded DRAM charge storage capacitor include a high dielectric constant capacitor dielectric, it may be desirable, for example, to provide at least one surface of the lower capacitor electrode arranged for use with the desired high dielectric constant capacitor dielectric. . For example, it may be desirable to provide a layer of titanium, titanium nitride or platinum on the surface of the lower capacitor electrode. In other embodiments, it may be desirable not to use doped polysilicon in the bottom capacitor electrode and instead use a single conductor layer such as titanium nitride as the bottom capacitor electrode. On the other hand, the illustrated example simply uses doped polysilicon as the lower capacitor 1007403 14 electrode 130.

Vervolgens wordt een laag van diëlektrisch condensatormateriaal 132 aangebracht over het oppervlak van de onderste ladingopslagcondensatorelektrode 130. In bijzondere voorkeursuitvoeringsvormen van de onderhavige uitvinding verdient een diëlektrisch 5 condensatormateriaal met hoge diëlektrische constante de voorkeur, zoals tantaalpen-toxide, bariumstrontiumtitanaat, een ander soortgelijk oxidemateriaal of andere materialen met hoge diëlektrische constante. Het meest bij voorkeur heeft de gekozen diëlektrische condensatorlaag 132 een diëlektrische constante "k" die significant hoger is, in de orde van circa 20-25 of meer, dan de effectieve diëlektrische constante van ONO. In het 10 geïllustreerde uitvoeringsvoorbeeld is een diëlektrische condensatorlaag 132 van tantaal-pentoxide, nominaal Ta20$, aangebracht in een chemisch-dampdepositie(CVD)-proces van een brongasmengsel bestaande uit Ta(OC2Hs)5 + (¾. Het tantaalpentoxide conden-satordiëlektricum kan worden aangebracht in een hogedichtheids-depositiesysteem zoals het LAM 9800 Integrity systeem tot een dikte van tussen circa 20-140 A. De specifieke 15 dikte die wordt gekozen voor het condensatordiëlektricum is bij voorkeur dun voor het maximaliseren van de resulterende capaciteit maar voldoende dik om te waarborgen dat de diëlektrische condensatorlaag 132 geen onacceptabele speldegaten of een onacceptabele doorslagspanning heeft. Omdat de voorkeurs-tantaalpentoxidelaag wordt aangebracht door middel van CVD zal de aangebrachte diëlektrische condensatorlaag 132 zich 20 over de gehele structuur uitstrekken. Het is het gebruik van een dergelijk materiaal met hoge diëlektrische constante dat het gebruik mogelijk maakt van een dunne, vormvol-gende oxidelaag als de beschermende laag 129 die in figuur 6 is getoond veeleer dan de dikkere, geplanariseerde oxidelaag 42 die in figuur 2 is getoond. Het gebruik van het materiaal met hoge diëlektrische constante maakt het gebruik mogelijk van een eenvou-25 dige en althans nagenoeg planaire onderste condensatorelektrode 130 zoals die is geïllustreerd in figuur 6, zodat het geplanariseerde oppervlak van de oxidelaag 42 van figuur 2 niet nodig is voor de vorming van een complexe condensatorelektrode.Next, a layer of dielectric capacitor material 132 is applied over the surface of the lower charge storage capacitor electrode 130. In particularly preferred embodiments of the present invention, a high dielectric constant dielectric capacitor material is preferred, such as tantalum pen toxide, barium strontium titanate, other similar oxide material or other materials with high dielectric constant. Most preferably, the selected dielectric capacitor layer 132 has a dielectric constant "k" that is significantly higher, on the order of about 20-25 or more, than the effective dielectric constant of ONO. In the illustrated exemplary embodiment, a tantalum pentoxide dielectric capacitor layer 132, nominally Ta20 $, is applied in a chemical vapor deposition (CVD) process of a source gas mixture consisting of Ta (OC2Hs) 5+ (¾). The tantalum pentoxide capacitor dielectric be applied in a high density deposition system such as the LAM 9800 Integrity system to a thickness of between about 20-140 A. The specific thickness chosen for the capacitor dielectric is preferably thin to maximize the resulting capacity but sufficiently thick to ensure that the dielectric capacitor layer 132 does not have unacceptable pin holes or an unacceptable breakdown voltage Since the preferred tantalum pentoxide layer is applied by CVD, the applied dielectric capacitor layer 132 will extend over the entire structure It is the use of such a material having high dielectric constant that it is used I allows for a thin, conforming oxide layer as the protective layer 129 shown in Figure 6 rather than the thicker, planarized oxide layer 42 shown in Figure 2. The use of the high dielectric constant material allows the use of a simple and at least substantially planar lower capacitor electrode 130 as illustrated in Figure 6, so that the planarized surface of the oxide layer 42 of Figure 2 is not required for the formation of a complex capacitor electrode.

Bovenste condensatorelektroden worden vervolgens gevormd overeenkomstig voorkeursuitvoeringsvormen van de onderhavige uitvinding om de structuur te verschaf-30 fen die in figuur 6 is getoond. Wanneer het de voorkeur verdienende tantaalpentoxide condensatordiëlektricum is gebruikt, verdient het bijzonder de voorkeur dat titaannitride (TiN) wordt gebruikt voor het vormen van tenminste het onderste oppervlak van de bovenste condensatorelektrode. Meestal kan de gehele bovenste condensatorelektrode wor- 10 o 7 40 3 i 15 den gevormd van titaannitride vanwege de hoge geleidbaarheid van titaannitride. Met de meeste voorkeur is het titaannitride aangebracht over het condensatordiëlektricum in een lage-temperatuur-proces. Een dergelijk lage-temperatuur-proces verdient de voorkeur omdat de condensatordiëlektra met hoge diëlektrische constante die bij voorkeur worden 5 gebruikt in de onderhavige uitvinding kenmerkend zuurstof als een elementair bestanddeel omvatten. Derhalve kan elk willekeurig hoge-temperatuur-proces bewerkstelligen dat oxide wordt gevormd aan het oppervlak van de onderste condensatorelektrode 130. Elke willekeurige dergelijke oxidelaag die is gevormd zal een gereduceerde capaciteit vormen in serie met de capaciteit die is verschaft door het materiaal met hoge diëlektri-10 sche constante, wat de capaciteit van de DRAM-ladingopslagcondensator ongewenst zou reduceren. Op overeenkomstige wijze is de titaannitridelaag bij voorkeur aangebracht tot een dikte van 1000 A of minder met gebruikmaking van een sputterproces en een relatief lage substraattemperatuur of, meer bij voorkeur, de titaannitridelaag is aangebracht in een chemische-dampdepositie(CVD)-proces. Titaannitride kan worden aangebracht door 15 middel van CVD van T1CI4 + NH3 brongassen bij een vergelijkenderwijs lage substraattemperatuur. Het CVD-proces heeft het verdere voordeel boven sputteren dat CVD veel minder geneigd is het depositiesubstraat te verwarmen tijdens het depositieproces. Natuurlijk kan in veel uitvoeringsvormen de bovenste condensatorelektrode in plaats daarvan worden gevormd van gedoteerd polysilicium. Welke geleider ook is gebruikt, een 20 masker wordt aangebracht over de geleidende laag en de geleidende laag wordt geëtst voor het lateraal definiëren van de omvang van de bovenste condensatorelektrode 134 voor het verschaffen van de structuur die in figuur 6 is geïllustreerd. Als titaannitride wordt gebruikt als de bovenste condensatorelektrode, kan een etsmiddel dat in een plas-maproces is afgeleid van een brongas dat CI2 omvat worden gebruikt voor het etsen van 25 de bovenste condensatorelektrode. Als polysilicium wordt gebruikt, dan kan ofwel een etsmiddel dat is afgeleid van CI2 ofwel een etsmiddel dat is afgeleid van HBr en HC1 worden gebruikt voor het lateraal definiëren van de bovenste condensatorelektrode. Elk van deze etssystemen kan worden gebruikt in samenwerking met de beschermende oxidelaag die fungeert als een etsstoplaag.Upper capacitor electrodes are then formed in accordance with preferred embodiments of the present invention to provide the structure shown in Figure 6. When the preferred tantalum pentoxide capacitor dielectric is used, it is particularly preferred that titanium nitride (TiN) is used to form at least the bottom surface of the top capacitor electrode. Usually, the entire upper capacitor electrode can be formed from titanium nitride because of the high conductivity of titanium nitride. Most preferably, the titanium nitride is applied over the capacitor dielectric in a low temperature process. Such a low temperature process is preferred because the high dielectric constant capacitor dielectrics used in the present invention typically comprise oxygen as an elemental component. Therefore, any high temperature process can cause oxide to form on the surface of the lower capacitor electrode 130. Any such oxide layer formed will form a reduced capacity in series with the capacity provided by the high dielectric material. 10 constant, which would undesirably reduce the capacity of the DRAM charge storage capacitor. Likewise, the titanium nitride layer is preferably applied to a thickness of 1000 Å or less using a sputtering process and a relatively low substrate temperature or, more preferably, the titanium nitride layer is applied in a chemical vapor deposition (CVD) process. Titanium nitride can be applied by CVD of T1CI4 + NH3 source gases at a comparatively low substrate temperature. The CVD process has the further advantage over sputtering that CVD is much less likely to heat the deposition substrate during the deposition process. Of course, in many embodiments, the top capacitor electrode may instead be formed of doped polysilicon. Whichever conductor is used, a mask is applied over the conductive layer and the conductive layer is etched to define the size of the top capacitor electrode 134 laterally to provide the structure illustrated in Figure 6. When titanium nitride is used as the top capacitor electrode, an etchant derived in a plasma process from a source gas comprising CI2 can be used to etch the top capacitor electrode. If polysilicon is used, then either an etchant derived from CI2 or an etchant derived from HBr and HCl can be used to define the top capacitor electrode laterally. Any of these etching systems can be used in conjunction with the protective oxide layer that acts as an etch stop layer.

30 Nadat de ladingopslagcondensatorelektrode is gevormd, wordt een masker ver schaft over de ingebedde DRAM-arrays en de beschermende oxidelaag 129 wordt verwijderd van boven de logische schakelingen, bijvoorbeeld in een droogetsproces met gebruikmaking van een etsmiddel dat is afgeleid in een plasmaproces van een CF4 bron- 1 0 0 7 4 0 3 16 gas. Het etsproces wordt voortgezet voor het blootleggen en vrijmaken van de gate-elek-trode 124 en de source/drain-gebieden 128. Een salicideproces wordt dan uitgevoerd op de logische FET's voor het verschaffen van silicidelagen 140, 142 op de polysilicium elektrode 124 en op de source/drain-gebieden 128. Het salicideproces begint door eerst 5 een laag van titaan over het oppervlak van de inrichting te sputteren tot een dikte van bijvoorbeeld 500 A. Deze titaanlaag wordt omgezet in titaansilicide aan het oppervlak van de polysilicium gate-elektroden en aan de blootgestelde delen van het substraat, waaronder de source/drain-gebieden 128, in een twee-stappen-gloeiproces. In de eerste processtap wordt de inrichting onderworpen aan een snelle thermische gloeiing (rapid 10 thermal anneal = RTA) door de inrichting gedurende circa dertig seconden te verhitten tot een temperatuur van tot circa 700°C. Het eerste RTA-proces wordt gevolgd door een etsing voor het verwijderen van ongereageerde delen van de titaanlaag, waarbij het titaansilicide achterblijft, en dan wordt het titaansilicide verder verwerkt in een tweede RTA-proces voor het bereiken van een gewenste vorm van de titaansilicidelagen. De 15 eerste RTA-stap van het proces zet de titaanlaag om in titaansilicide (nominaal TiSi2) waarbij de titaanlaag in contact is met een silicium (kristallijn of polykristallijn) oppervlak tijdens de gloeiing. Een laag van titaansilicide wordt gevormd over de polysilicium gate-elektrode 124 en titaansilicidelagen worden gevormd over de source/drain-gebieden 128.After the charge storage capacitor electrode is formed, a mask is provided over the embedded DRAM arrays and the protective oxide layer 129 is removed from above the logic circuits, for example, in a dry etching process using an etchant derived in a plasma process from a CF4 source - 1 0 0 7 4 0 3 16 gas. The etching process is continued to expose and expose the gate electrode 124 and source / drain regions 128. A salicide process is then performed on the logic FETs to provide silicide layers 140, 142 on the polysilicon electrode 124 and on the source / drain regions 128. The salicide process begins by first sputtering a layer of titanium over the surface of the device to a thickness of, for example, 500 A. This titanium layer is converted into titanium silicide at the surface of the polysilicon gate electrodes and to the exposed parts of the substrate, including the source / drain regions 128, in a two-step annealing process. In the first process step, the device is subjected to rapid thermal annealing (rapid thermal anneal = RTA) by heating the device to a temperature of up to about 700 ° C for about thirty seconds. The first RTA process is followed by an etching to remove unreacted portions of the titanium layer, leaving the titanium silicide, and then the titanium silicide is further processed in a second RTA process to achieve a desired shape of the titanium silicide layers. The first RTA step of the process converts the titanium layer into titanium silicide (nominal TiSi2) with the titanium layer in contact with a silicon (crystalline or polycrystalline) surface during the annealing. A layer of titanium silicide is formed over the polysilicon gate electrode 124 and titanium silicide layers are formed over the source / drain regions 128.

20 Na de eerste RTA-stap wordt het oppervlak van de inrichting blootgesteld aan een natte etsing bestaande uit H2O2 en NH4OH die zijn verdund met water voor het verwijderen van ongereageerd titaan en een verscheidenheid aan ongewenste titaanverbindingen van het oppervlak van de inrichting en voor het blootleggen van het oxide 126 van de inrichting. Nadat het ongereageerde titaan is verwijderd van de inrichting, is verdere 25 verwerking nodig voor het verschaffen van geschikte silicidelagen op de gate-elektroden en over de source/drain-gebieden. Het meeste van het titaansilicide dat is gevormd op de siliciumoppervlakken in de eerste gloeistap die hierboven is beschreven (RTA op circa 700°C gedurende 30 seconden) zal de metastabiele fase met relatief hoge soortelijke weerstand (bekend als de ”C-49"-fase) van titaansilicide zijn, die niet zo'n lage soortelijke 30 weerstand heeft als gewenst is. Het is derhalve wenselijk om de inrichting gedurende tenminste tien seconden bloot te stellen aan een tweede gloeistap bij een temperatuur boven 750° om de hogere-soortelijke-weerstand-C-49-fase van titaansilicide om te zetten in de lagere-soortelijke-w'eerstand-orthogonale-fase (bekend als de "C-54"-fase) van 1 0 0 7 Λ0 3 i 17 titaansilicide. Door het uitvoeren van het salicideproces voor de logische FET’s van de bij wijze van voorbeeld aangegeven ingebedde logische DRAM-schakeling, zullen de relatief korte RTA-procesen die worden gebruikt voor het vormen van de silicidegebieden de diëlektrische condensatorlaag 132 niet onacceptabel beïnvloeden. De geïntegreerde scha-5 kelingsinrichting wordt dan onderworpen aan verdere verwerking, inclusief de voorziening van een aantal bekende verbindingsstructuren, om de fabricage te voltooien.After the first RTA step, the surface of the device is exposed to a wet etching consisting of H2O2 and NH4OH diluted with water to remove unreacted titanium and a variety of undesirable titanium compounds from the surface of the device and to expose of the oxide 126 of the device. After the unreacted titanium has been removed from the device, further processing is required to provide suitable silicide layers on the gate electrodes and over the source / drain regions. Most of the titanium silicide formed on the silicon surfaces in the first annealing step described above (RTA at approximately 700 ° C for 30 seconds) will be the metastable phase with relatively high resistivity (known as the "C-49" phase ) of titanium silicide, which does not have as low a resistivity as desired, it is therefore desirable to expose the device to a second annealing step at a temperature above 750 ° for at least ten seconds to achieve the higher resistivity. -C-49 phase of titanium silicide to convert to the lower resistivity orthogonal phase (known as the "C-54" phase) of 1 0 0 7 30 3 i 17 titanium silicide. of the salicidal process for the logic FETs of the exemplary embedded logic DRAM circuit, the relatively short RTA processes used to form the silicide regions will not be unacceptable to the dielectric capacitor layer 132 affect bubble. The integrated circuit device is then subjected to further processing, including provision of some known connection structures, to complete the fabrication.

Terwijl de onderhavige uitvinding is beschreven in termen van zekere voorkeursuitvoeringsvormen, zal het voor de vakman duidelijk zijn dat diverse modificaties en wijzigingen van de hier beschreven werkwijzen en structuren gemaakt kunnen worden 10 zonder af te wijken van de leer van de onderhavige uitvinding. Derhalve is de onderhavige uitvinding niet beperkt tot een specifieke uitvoeringvorm die hier is beschreven, maar moet de reikwijdte van de onderhavige uitvinding in plaats daarvan worden bepaald aan de hand van de volgende conclusies.While the present invention has been described in terms of certain preferred embodiments, it will be apparent to those skilled in the art that various modifications and modifications of the methods and structures described herein can be made without departing from the teachings of the present invention. Therefore, the present invention is not limited to a specific embodiment described here, but the scope of the present invention should instead be determined by the following claims.

10074031007403

Claims

A method of fabricating an integrated circuit, comprising both embedded DRAM and logic circuits on a single substrate, the method comprising the steps of: providing a substrate having transfer FETs formed in and on embedded DRAM regions of the substrate and having logic FETs formed in and on logic circuit regions of the substrate; providing a shape following protective layer over the transfer 10 FETs and over the logic FETs, the shape following protective layer having approximately the same thickness across the gate electrodes of the logic FETs and over the source / drain regions of the logic FETs, removing a portion of the shape-following protective layer to form a contact opening, exposing a source / drain region of one of the transfer FETs; providing a lower capacitor electrode in contact with the source / drain region of the one transfer FET and providing a dielectric capacitor layer and an upper capacitor electrode over the lower capacitor electrode to form a charge storage capacitor for the one over -20 gestation FET; the step of providing the lower capacitor electrode comprising the following sub-steps: depositing a layer of polysilicon, doping the layer of polysilicon and patterning the layer of polysilicon to define the lower capacitor electrode, removing of the conforming protective layer of at least parts of the logic circuit regions, the gate electrodes of the logic FETs and the source / drain regions of the logic FETs being exposed to an etching environment for an approximately equal period in the process of removing the shape-following protective layer from at least parts of the logic circuit regions, the method further comprising steps of forming 1007403 silicide layers on the gate electrodes of the logic FETs and the source / drain regions of the logic FETs step in which the capacitor electrode is applied.

A method of fabricating an integrated circuit, comprising both embedded memories and logic circuits on a single substrate, the method comprising the following steps: providing a substrate having transfer FETs formed in and on the embedded memory areas of the substrate and logic FETs formed in and on logic circuit areas of the substrate; Providing a shape following protective layer over the transfer FETs and over the logic FETs, the shape following protective layer having approximately the same thickness over the gate electrodes of the logic FETs and over the source / drain regions of the logic FETs, removing a portion of the shape-following protective layer to form a contact opening exposing a source / drain region of one of the transfer FETs; providing a lower capacitor electrode in contact with the source / drain region of the one transfer FET and providing a dielectric capacitor layer and an upper capacitor electrode over the lower capacitor electrode to form a charge storage capacitor for the one transfer FET; removing the conformal protective layer from the logic circuit regions, exposing the gate electrodes of the logic FETs and the source / drain regions of the logic FETs to an etching environment for at least an approximately equal period of time in the process in which the conforming protective layer is removed from the logic circuit areas, the method further comprising steps of forming silicide layers on the gate electrodes of the logic FETs and the source / drain regions of the logic FETs after the step of removing the conforming protective low. 30 ***** 1 0 0 7 4 0 3