JP3086403B2 - サブリソグラフィ・サイズの細溝およびフィーチャの形成方法 - Google Patents

サブリソグラフィ・サイズの細溝およびフィーチャの形成方法

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JP3086403B2 JP07183715A JP18371595A JP3086403B2 JP 3086403 B2 JP3086403 B2 JP 3086403B2 JP 07183715 A JP07183715 A JP 07183715A JP 18371595 A JP18371595 A JP 18371595A JP 3086403 B2 JP3086403 B2 JP 3086403B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路部品の形
成に関し、より具体的には、サブリソグラフィ次元で形
成したエレメントから恩恵を受ける可能性がある大容量
メモリ素子およびその他の構成部品での使用に適したキ
ャパシタに関する。
【０００２】
【従来の技術】すべてのディジタル・データ処理システ
ムの主な構成部品は、ランダム・アクセス・メモリ（Ｒ
ＡＭ）素子である。ランダム・アクセス・メモリ素子の
設計として、データまたは命令のビットの論理状態を反
映するためにキャパシタ内の電荷の蓄積に依存する設計
が数多く知られている。このような設計は、蓄積した電
荷の損失を補償するために定期的なリフレッシュが必要
なので、一般にダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）と呼ばれている。超高速動作の場合、
記憶セルを高密度に集積化することは、大容量を達成す
るために最も重要なことである。しかし、同時に、頻繁
なメモリの書換えを回避するために、各メモリ・セル
は、集積密度に応じて可能な限り最大量の電荷を蓄積し
なければならない。
【０００３】周知の通り、所与の電圧で蓄積可能な電荷
の量は、実現可能なキャパシタ・プレートの面積に伴っ
て減少する。どのキャパシタ構造でも漏れやその他の影
響による電荷の損失が発生するので、可能な限り多くの
電荷を蓄積することが望ましい。しかし、集積密度が上
昇するにつれ、キャパシタ・プレートの形成のためにチ
ップ上で利用できる空間がますます限られてきている。
【０００４】上記の理由とともに、キャパシタ・プレー
ト間の間隔を減少させ、プレート間に配置された絶縁体
の誘電率を増加させることにより電荷蓄積能力を高める
ことができることも周知なので、チップ上の所与の「フ
ット・プリント」内のプレート間の非常に薄い誘電層に
追加のプレート域を設けるため、いわゆる垂直スタック
・キャパシタという様々な形状のものが開発された。し
かし、垂直スタック・キャパシタの設計は、このような
形状寸法を画定し達成するために使用するリソグラフィ
・プロセスの解像度によって制限されている。したがっ
て、高誘電率の材料が最近開発されたものの、単一チッ
プ上に６４Ｍｂを上回る容量を有するメモリの設計を開
発する際に、リソグラフィ・プロセスによる実際上の制
限が問題になっている。
【０００５】さらに、メモリ・セルのキャパシタ・プレ
ートの表面積を増大するために複雑な形状寸法を開発す
るには、プロセス・ステップの数を大幅に増加する必要
がある。半導体素子の製作の各ステップは完全でない場
合もあるので、このような素子の製造歩留まりは、通
常、製造ステップの数を増やすにつれて減少する。
【０００６】この点は、キャパシタ・プレートの有効表
面積を大幅に増加することができる半球形粒子、粗いポ
リシリコンなどの表面特性の開発に使用され、一括して
ランダム表面技術と呼ばれることが多い、製造ステップ
にもあてはまる。このようなランダム表面技術は、キャ
パシタの特定のフットプリント域に応じた設計規則によ
る特定のリソグラフィ解像度または最小フィーチャ・サ
イズに対してキャパシタ・プレートの表面積を増加する
ためのほぼ唯一の手段であった。ランダム表面技術によ
り表面積は約１．５〜２倍まで増加できる場合が多い
が、このように表面の形成を制御することは、同一チッ
プ上のメモリ・セル間ならびにチップ間のキャパシタン
スの変動が大きくなる場合も多い。
【０００７】単一チップ上で必要とされるキャパシタ数
のため、メモリ素子では限られたサイズのキャパシタに
より大量の電荷を蓄積できる能力が特に重要であるが、
リソグラフィ・プロセスに使用する露光ツールの解像度
によってサイズと、多くの場合、構造上の完全性が限定
された、キャパシタや集積回路内の他のエレメント（た
とえば、絶縁構造体）を必要とする他の多くの応用例が
知られている。したがって、当技術分野では、特定のリ
ソグラフィ露光ツールから製造可能なサイズより小さい
回路エレメント・フィーチャの形成が可能なプロセスの
必要性が存在している。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一の目的は、プロセス・ステップ数が低減され、使用可
能なフォトリソグラフィ・プロセスの解像度より小さい
サイズで確実に実施可能な、キャパシタ設計および製造
技術を提供することにある。
【０００９】本発明の他の目的は、チップの所与の領域
内の電荷蓄積能力を高めた垂直スタック・キャパシタ構
造を提供することにある。
【００１０】本発明の他の目的は、高誘電率材料または
ランダム表面技術に依存せずに電荷蓄積能力を高めた垂
直スタック・キャパシタ構造を提供することにある。
【００１１】
【課題を解決するための手段】本発明の上記およびその
他の目的を実施するため、基板の表面の一部にエッチン
グすべき材料のボディを形成するステップと、エッチン
グすべき材料のボディの周辺の前記基板の一領域にエッ
チングすべき材料のボディより厚い第１の材料のブラン
ケット層を塗布するステップであって、第１の材料がエ
ッチングすべき材料とは異なるエッチング速度を有する
ステップと、エッチングすべき材料のボディまでのアパ
ーチャをブランケット層に形成するステップと、第２お
よび第３の材料の交互層をアパーチャに共形的に付着さ
せるステップであって、第２および第３の材料が互いに
大幅に異なるエッチング速度をそれぞれ有し、第２およ
び第３の材料の少なくとも一方が第１の材料と同様のエ
ッチング速度を有するステップと、第２および第３の材
料の一方を優先的にエッチングして、第２および第３の
材料の交互層を貫通してエッチングすべき材料の前記ボ
ディまでのアパーチャを形成するステップと、交互層の
アパーチャからエッチングすべき材料のボディを選択的
にエッチングするステップとを含む、材料をエッチング
する方法を提供する。
【００１２】本発明の別の態様により、基板の一領域に
第１の材料のブランケット層を塗布するステップと、第
１の材料のブランケット層にアパーチャを形成するステ
ップと、少なくとも３層の第２および第３の材料の交互
層を前記アパーチャに共形的に付着させるステップであ
って、第２および第３の材料が互いに大幅に異なるエッ
チング速度をそれぞれ有し、第２および第３の材料の少
なくとも一方が第１の材料と同様のエッチング速度を有
するステップと、第２および第３の材料の交互層を貫通
して第２および第３の材料の一方を優先的にエッチング
するステップとを含む、サブリソグラフィ・サイズのフ
ィーチャを形成する方法を提供する。
【００１３】
【実施の形態】ここで図面、より具体的には図１を参照
すると、同図には、集積回路メモリで見られるような相
互結線構造１０の断面図が示されている。図１のどの部
分についても本発明の従来技術であるとは見なさない
が、図１は、E. Fujii他による"VLSI DRAM Technology
with Ba0.7Sr0.3TiO3 Film of 1.3 nm Equivalent SiO2
Thickness and 10-9 A/cm2 Leakage Current"（Techni
cal Digent 1992, International Electron Devices Me
eting, San Francisco, California, １９９２年１２月
１３〜１６日, P. 267）に記載されている図解にほぼ沿
ったものである。上記の参考文献は、この構造を詳述す
るために参照することにより完全に本明細書に組み込ま
れるが、本発明の実施にとって重要なものではない。こ
の構造は、本来は図示しない基板内または基板上に形成
されることが好ましく、本発明をかなり有利に製作して
使用することが可能な多くの当該素子間結線構造の一例
に過ぎないと見なすべきであることに留意されたい。ま
た、本発明によってもたらされる利点は、極めて高い集
積密度で形成可能であり、しかも図１の描写に似ている
場合もあれば似ていない場合もある素子間結線構造の設
計によって最も活用されると予想されることにも留意さ
れたい。にもかかわらず、このような素子間結線構造の
一部または全部に本発明を適用できることは、以下の説
明を考慮すれば、当業者には完全に明白になるであろ
う。
【００１４】具体的には、図１の構造は、２つの電界効
果トランジスタ１４、１４'のソース／ドレイン接続部
２０を形成する３つのコンタクト・スタッド１２を提供
する。トランジスタ１４、１４'は、ポリシリコンの層
の上に好ましくは珪化タングステンから形成された接続
部１８の下にあるゲート酸化物１６、１６'を有するこ
とが好ましい。同様の構造のもう１つの接続部２２はワ
ード線として機能する。（この例のメモリはいわゆる折
返しビット線タイプのものである。図の左側にある接続
部１８は、折返しビット線レイアウトでは、断面の前ま
たは後ろにあるメモリ・セルに接続されるビット線であ
る。）これらの接続部は、側壁絶縁体構造２８によって
コンタクト・スタッド１２から絶縁され、窒化硅素など
の適当な材料のパッシベーション層２６によって覆われ
ている。トランジスタ１４および１４'の共通ノードで
コンタクト・スタッドに接続されるビット線３０の側壁
にも同様の絶縁体が設けられている。
【００１５】ビット線３０は、トランジスタ１４、１
４'の共通ノードでコンタクト・スタッドに塗布された
珪化タングステンまたはポリシリコンあるいはこのよう
な材料（本発明の実施にとって重要ではない）の組合せ
であることが好ましい。接続が必要な個所を除き、下に
ある構造体からビット線を選択的に絶縁したり、付着力
を高めるために、ビット線構造を形成する前にポリシリ
コンなどの層３２を塗布してもよい。絶縁キャップ３４
および側壁３６も設けられていることが好ましい。
【００１６】図２に示すように、ビット線３０と絶縁キ
ャップ３４および側壁３６の一部にわたって伸びた大き
いポリシリコン・ブロックまたはプラグ３８が形成され
る。これは、いずれかの既知のプロセスでブランケット
層に厚いポリシリコン積層を設けることによって行うこ
とが好ましい。次に、このブランケット層を平坦化して
からエッチングし、トランジスタ１４'に接続された導
電スタッド１２と接触するブロックまたはプラグにその
層を分離することが好ましい。これらのブロック３８の
形成後、好ましくは既知のテトラ・エチル・オルソ・シ
リケート（ＴＥＯＳ）プロセスによって、さらに厚い絶
縁層４０を形成する。
【００１７】次に、この絶縁層４０を平坦化し、リソグ
ラフィと酸化物反応性イオン・エッチング（ＲＩＥ）に
よってポリシリコン・ブロック３８の表面まで比較的広
いアパチャー４２を形成する。この結果、本発明の実施
の基礎となる表面トポロジが得られる。ただし、アパー
チャ４２は、集積回路素子の設計規則によって許される
最小フィーチャ・サイズで形成することができ、規模の
問題として、以下に説明する垂直スタック・キャパシタ
の構造のすべてが素子の他の部分またはエレメントに必
要なリソグラフィ解像度よりかなり小さくなることに留
意されたい。また、本発明の好ましい実施例で形成した
キャパシタ以外の構造体を開発するため、図３に関して
説明するように、所定の材料の交互層の全部または一部
の付着前または付着後に、アパーチャ４２の内部全体ま
たはアパーチャ４２と重なるパターン形成を実施できる
ことにも留意されたい。
【００１８】次に図３を参照すると、所定の材料の複数
の層４４、４６を共形的に順に付着させる。これは、化
学気相成長によって行うことが好ましく、単一反応器で
連続方式で行うことができる。層４４および４６の材料
は、特定のエッチング液用として大幅に異なるエッチン
グ速度を有するものである限り、本発明の実施にとって
特に重要ではない。好ましい材料の例としては、層４４
にはＴＥＯＳ／Ｏ3、層４６にはＢxＳｉxＮyがあるが、
これらは優先エッチングを実施できるように水素ＲＩＥ
中において非常に異なるエッチング速度を発揮する。し
かし、より低速でエッチングした材料（たとえば、層４
４）のエッチング速度が、好ましくは同様の材料（たと
えば、ＴＥＯＳ）を使用して達成した層４０のエッチン
グ速度に匹敵する必要があることに留意することが重要
である。
【００１９】次に、図４に示すように、共形的に付着し
たこれらの層をＴＥＯＳ酸化物層４０の表面まで平坦化
する。図３に示す断面から、これらの層４４、４６がア
パーチャ４２内に順次共形的に付着したために、基本的
にカップ状になっており、入れ子式になっていることが
分かるはずである。ＴＥＯＳ層４０の表面まで平坦化す
る（寸法上は重要ではないが、化学機械研磨によって行
うことが好ましい）と、入れ子式のカップ状形成物の縁
が素子の表面に直立した状態になる。
【００２０】この時点で、図４の寸法５０に示すよう
に、少なくともそのカップの深さまで層４６の材料を選
択的に窪ませることが好ましい。これにより、カップ状
に付着した層の最も内側の部分に集まっている可能性の
ある汚染物質または平坦化の残留物も除去される。この
選択的な窪みは、ドライ・エッチング・プロセスまたは
フッ化水素酸でのウェット・エッチング・プロセスによ
って実施することが好ましい。次に、この窪ませた領域
をポリシリコンなどの別の材料５２で充填するが、この
材料は両方の層４４および４６の異方性エッチングが得
られるエッチング条件下で層４４の材料より低いエッチ
ング速度を有する。したがって、選択的に窪ませた領域
に充填した材料は、他のタイプのリソグラフィ技術で達
成できるものよりかなり細密な解像度のマスクを形成す
る。ポリシリコンを使用する場合は、低圧化学気相成長
（ＬＰＣＶＤ）が好ましい蒸着プロセスである。次に、
素子をもう一度ＴＥＯＳ酸化物層４０の表面５１まで平
坦化する。
【００２１】この時点では、酸化物を窪ませて別の材料
で置換した場合、平坦化した表面がポリシリコンまたは
他の材料の同心形状のパターンを構成し、残りの表面が
酸化物（たとえば、ＴＥＯＳ）絶縁体になり、両者間の
大幅に異なるエッチング速度はＲＩＥおよびその他のプ
ロセスによって容易に達成されることに留意されたい。
表面パターンを転写するために材料を置換すると、両方
の層から形成した形状を構造的に劣化させずに、ポリシ
リコン・ブロック３８上で行うのと同様に両方の層４４
および４６上で異方性のエッチング・プロセスを実施す
ることもできる。しかし、層４４、４６の材料の選択な
らびに使用するエッチング・プロセスによっては、窪ま
せたポリシリコン・パターンの形成が不要な場合もあ
る。また、形成すべき構造または層４４、４６の電気特
性によっては、ポリシリコン・ブロック３８のエッチン
グが不要な場合もあり（この場合、そのブロックを希望
する薄さにすることができる）、追加のエッチングを必
要とせずに、ほぼ図５に示すようにその構造体を残すこ
とも可能である。
【００２２】好ましいプロセスを続行するため、窪ませ
たポリシリコン・マスクの使用を想定し、図５の５４に
示すように、ＴＥＯＳ酸化物に異方性エッチングを施し
て、ポリシリコン・マスク通りの溝５６を形成する一方
ポリシリコン・プラグ３８のほぼ表面レベルまで酸化物
の約半分を異方性エッチングで除去する。共形的に付着
した層４４、４６は必ずしも導電性である必要はなく、
好ましい材料としては導電ポリシリコン・ブロックまた
はプラグ３８の上に積層化した絶縁ＴＥＯＳ酸化物など
があるので、高導電キャパシタ・プレートにかなりの表
面積を獲得するため、プラグの導電材料にエッチングで
溝を形成することが望ましい。このようなプロセスはポ
リシリコン・マスクを冒す恐れがあることから、ポリシ
リコン・マスクを使用するプロセスをポリシリコン・プ
ラグのエッチングに使用することができないので、これ
には、この時点でエッチング液またはエッチング・プロ
セスの変更が必要になる。したがって、プラグに異方性
エッチングを施し、ポリシリコン・マスクを除去するた
めにドライ・エッチング・プロセスを使用することが好
ましいが、層４６のＢxＳｉxＮyまたは層４０の残りの
部分のＴＥＯＳ酸化物または共形的に付着した層に残っ
ている酸化物はあまりエッチングされない。
【００２３】このプロセスの結果、図６に示すようにポ
リシリコン・プラグ３８に深い溝５８が形成される。こ
のようなエッチングは、キャパシタが完成したときに境
界面に問題を発生しうる酸化物が溝内に形成されるのも
回避することに留意されたい。次に、結果的に図７に示
すポリシリコン・プラグ３８の構造にするために、マス
クとして使用する共形的に付着した層の残りを平坦化に
よって除去することができる。ポリシリコン・プラグの
溝付き構造は、ＴＥＯＳ酸化物に取り巻かれたままにな
り、特に、厚さ約５０オングストロームの酸化物―窒化
物―酸化物（ＯＮＯ）層６０をポリシリコン・プラグ３
８の溝内に共形的に付着し、溝の残りをアルミニウムま
たはポリシリコンなどの導体６２で充填して残りのキャ
パシタ・プレートを完成させた後は、かなり機械的に完
全な同心リングを含むことになる。したがって、キャパ
シタは、構造的強度が高いものになり、振動などの加速
力による損傷に耐えられるものになる。
【００２４】比較的高い誘電率を有するきわめて薄いＯ
ＮＯ絶縁体によって互いに間隔を開けた、交互に噛み合
う（断面上）入れ子式の円筒キャパシタ・プレートを形
成すると、新たに開発した高誘電率の材料を使用したと
しても、従来のいわゆるクラウン・キャパシタ設計に比
べ、キャパシタンスがかなり増加する。さらに、ポリシ
リコン・プラグに形成した溝の深さは、形成したプラグ
３８の厚さだけに制限されるので、キャパシタの形成に
必要なフットプリントの変更を行わずにキャパシタンス
を調整または増加することができる。
【００２５】前述の説明から、本発明によるキャパシタ
が、その構造の残りの部分に必要な特定のリソグラフィ
・プロセスの最小フィーチャ・サイズよりかなり小さい
サイズで形成可能なフィーチャを有するキャパシタ構造
を提供することが分かる。本発明によるキャパシタは、
構造的に頑丈で、他の従来の設計を上回るかなり高いキ
ャパシタンスを有し、特に高い誘電率の材料や、セル間
ならびにチップ間のキャパシタンスの変動を発生した
り、製造歩留まりに悪影響を及ぼす可能性のあるランダ
ム表面技術に依存しない。
【００２６】本発明の好ましい実施例に関する上記の説
明は、メモリ素子に特に適し、キャパシタ・プレートの
面積と誘電体の薄さが大幅に向上したキャパシタの形成
を対象とする。しかし、他の適用例のためにそのキャパ
シタ構造を変更したり、他のサブリソグラフィ・フィー
チャ（たとえば、特定のリソグラフィ・パターン形成プ
ロセスまたは露光ツールの最小フィーチャ・サイズより
かなり小さいもの）を形成するための、このプロセスの
所与の変更態様が当業者に明らかになることに留意され
たい。たとえば、前述のキャパシタでは、層４４、４６
が等方性に共形的に付着されているが、より厚い共形層
を付着した後で各層の底部に異方性エッチングを施すこ
とにより、底部ではなく、アパーチャ４２の側壁により
厚く最終付着させることも可能である。また、垂直部分
がかなり冒される前に、アパーチャ４２の底部でエッチ
ングされる、より遅い速度でエッチングされる層４４、
４６の一部の一方に十分異方性の選択的エッチングを施
すことも可能である。いずれの場合も、選択的に窪ませ
てポリシリコンなどの別の材料で充填することによって
マスクを形成することは、サブリソグラフィ・フィーチ
ャの形成にとって不要であることもある。キャパシタ以
外の適用例では、サブリソグラフィ・フィーチャ（たと
えば、絶縁トレンチにおけるような）の形状自体によ
り、上記の好ましいプロセスの同様の変更態様または単
純化も可能である。たとえば、交互層４４、４６は図４
の表面５１では同心または同等形式の閉曲線である必要
はない。というのは、マスキングによって交互層の一部
の付着を回避することができ、あるいは、付着後にこの
ようなパターンの一部を選択的に除去することができる
からである。また本発明のプロセスを利用することによ
り指定のリソグラフィ露光ツールから形成可能なサイズ
よりも小さい寸法を有するサブリソグラフィ・フィーチ
ャ・パターンを導体部分または絶縁体部分のいずれのパ
ターンであっても形成可能となる。交互層のパターンを
形成する開口部の形状を変えることにより、本実施例の
ような直線的パターンだけでなく、より複雑なパターン
の形成も可能である。
【００２７】
【発明の効果】特定のリソグラフィ露光ツールから製造
可能なサイズより小さい回路エレメント・フィーチャを
形成することができる。プロセス・ステップ数が低減さ
れ、使用可能なフォトリソグラフィ・プロセスの解像度
より小さいサイズで確実に実施可能な、キャパシタ設計
および製造技術を提供する。チップの所与の領域内の電
荷蓄積能力を高めた垂直スタック・キャパシタ構造を提
供する。高誘電率材料またはランダム表面技術に依存せ
ずに電荷蓄積能力を高めた垂直スタック・キャパシタ構
造を提供する。
【図面の簡単な説明】
【図１】本発明によるキャパシタ構造を形成する前に集
積回路メモリのセルにアクセスするための素子間結線構
造を含む基板の断面図である。
【図２】図１の素子間結線構造上に本発明によるキャパ
シタ構造の形成の初期段階を示す断面図である。
【図３】本発明によるキャパシタの形成の中間段階を示
す断面図である。
【図４】本発明によるキャパシタの形成の中間段階を示
す断面図である。
【図５】本発明によるキャパシタの形成の中間段階を示
す断面図である。
【図６】本発明によるキャパシタの形成の中間段階を示
す断面図である。
【図７】本発明によりほぼ完成したキャパシタ構造の断
面図である。
【符号の説明】
３８ 導電ポリシリコンブロックまたはプラグ ４０ ＴＥＯＳ酸化物層 ４２ アパーチャ ６０ 酸化物―窒化物―酸化物（ＯＮＯ）層 ６２ 導体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイリー・ベラ・ブロナー アメリカ合衆国10549 ニューヨーク州 マウント・キスコ パーク・ドライブ 13 (72)発明者 ソン・ヴァン・グェン アメリカ合衆国12533 ニューヨーク州 ホープウェル・ジャンクション クロー ブ・コート ７ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/306 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】層状体にサブリソグラフィ・サイズの細溝
    を形成する方法において、 所定形状の層状体を表面の一部に有する基板を準備する
    ステップと、前記層状体 とは異なるエッチング速度を有し、該層状体
    よりも厚い第１の材料のブランケット層を少なくとも前
    記層状体を含む前記基板の露出表面上に形成するステッ
    プと、前記層状体の上面の少なくとも一部を露出する広さで該
    層状体 の上面に達する深さのアパーチャを前記ブランケ
    ット層内に形成するステップと、 互いに異なるエッチング速度を有し、少なくとも一方が
    前記第１の材料と同様のエッチング速度を有する第２お
    よび第３の材料層を前記アパーチャの少なくとも１側面
    に沿って共形的に交互に付着するステップと、前記交互層が前記ブランケット層の露出表面と平坦にな
    るまで少なくとも前記交互層をエッチングするステップ
    と、 少なくとも前記交互層を含む露出表面を選択的エッチン
    グ雰囲気に曝して前記第１および第２の材料層の一方を
    優先的にエッチングすることによって、他方の材料層同
    士の対向側面で限定され前記層状体の上面に達する細溝
    パターンのマスク層を形成する ステップと、前記マスク層を介して選択的にエッチングすることによ
    り、前記層状体にサブリソグラフィ・サイズの細溝を形
    成する ステップと、 を含むことを特徴とする方法。
  2. 【請求項２】前記マスク層の形成ステップに先立って、 前記交互層のうち大きいエッチング速度の材料層の露出
    端を選択的エッチングで窪ませて、窪み領域を形成する
    ステップと、 前記窪み領域を前記層状体のエッチング速度と同様の小
    さいエッチング速度を有する第４の材料で充填するステ
    ップと、 をさらに含み、前記充填領域が、前記マスク層の形成ス
    テップにおける前記他方の材料層に相当することを特徴
    とする請求項１に記載の方法。
  3. 【請求項３】前記層状体が導電材料から成り、また、 前記細溝の形成ステップに後続して、前記層状体内の細
    溝の内面に 絶縁体層を共形的に付着し、次に、その細溝
    内を導電材料で充填するステップと、 をさらに含むことを特徴とする請求項１または２に記載
    の方法。
  4. 【請求項４】前記基板が半導体材料から成り、前記層状
    体は、半導体デバイスの電極に電気的に接触され半導体
    基板の露出表面に臨んでいる導電性スタッドに電気的に
    接触する位置に設けられることを特徴とする請求項１，
    ２，または３に記載の方法。
  5. 【請求項５】サブリソグラフィ・サイズのフィーチャを
    形成する方法において、 基板の表面上に第１の材料のブンケット層を形成するス
    テップと、前記基板表面の少なくとも一部を露出する広さで前記基
    板表面に達する深さの アパーチャを前記ブランケット層
    内に形成するステップと、 互いに異なるエッチング速度を有し、少なくとも一方が
    前記第１の材料と同様のエッチング速度を有する第２お
    よび第３の材料層の少なくとも３層を前記アパーチャの
    少なくとも１側面に沿って共形的に交互に付着するステ
    ップと、前記交互層が前記ブランケット層の露出表面と平坦にな
    るまで少なくとも前記交互層をエッチングするステップ
    と、 少なくとも前記交互層を含む露出表面を選択的エッチン
    グ雰囲気に曝して前記第１および第２の材料層の一方を
    優先的にエッチングすることによって、他方の材料層同
    士の対向側面で限定され前記基板表面に達する細溝パタ
    ーンのマスク層を形成する ステップと、前記マスクを介して選択的にエッチングすることによ
    り、前記基板にサブリソグラフィ・サイズの細溝を形成
    するステップと、 を含むことを特徴とする方法。
  6. 【請求項６】前記共形的付着ステップは、アパーチャの
    内面へ等方性に付着するか、または、アパーチャ内面へ
    の付着後、底面における異方性エッチングにより、内側
    面上 により厚い材料層を残存させることを特徴とする請
    求項１または５に記載の方法。
  7. 【請求項７】前記マスク層の形成ステップに先立って、 前記交互層のうち大きいエッチング速度の材料層の露出
    端を選択的エッチングで窪ませて、窪み領域を形成する
    ステップと、 前記窪み領域を前記層状体のエッチング速度と同様の小
    さいエッチング速度を有する第４の材料で充填するステ
    ップと、 をさらに含み、前記充填領域が、前記マスク層の形成ス
    テップにおける前記他方の材料層に相当することを特徴
    とする請求項５に記載の方法。
  8. 【請求項８】前記共形的付着ステップに先立って、前記
    ブランケット層の前記アパーチャの底面に層状体を設け
    るステップと、前記細溝の形成ステップにおいて、前記マスクを介して
    選択的にエッチンすることにより、前記層状体にサブリ
    ソグラフィ・サイズの細溝の形成する ステップと、 を含むことを特徴とする請求項５または７に記載の方
    法。
  9. 【請求項９】前記層状体が導電材料から成り、また、 前記細溝の形成ステップに後続して、前記層状体内の細
    溝の内面に 絶縁体層を共形的に付着し、次に、その細溝
    内を導電材料で充填するステップと、 をさらに含むことを特徴とする請求項８に記載の方法。
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