KR20030094735A - 커패시터 및 반도체 메모리 장치의 제조 방법 - Google Patents

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KR20030094735A
KR20030094735A KR1020020032005A KR20020032005A KR20030094735A KR 20030094735 A KR20030094735 A KR 20030094735A KR 1020020032005 A KR1020020032005 A KR 1020020032005A KR 20020032005 A KR20020032005 A KR 20020032005A KR 20030094735 A KR20030094735 A KR 20030094735A
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김수한
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삼성전자주식회사
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Abstract

커패시터 및 반도체 메모리 장치의 제조 방법이 기재되어 있다. 상기 장치는 복수개의 비트라인 구조물이 형성된 기판 상에 절연막을 형성하고, 상기 절연막을 식각하여 상기 비트라인 구조물 상면이 노출되는 깊이를 갖고, 제1선폭을 갖는 제1콘택홀을 형성한다. 상기 제1콘택홀 저면의 상기 절연막을 식각하여 상기 기판의 표면을 노출되고, 상기 제1선폭보다 작은 제2선폭을 갖는 제2콘택홀을 형성한다. 상기 제1콘택홀의 측벽, 비트라인 구조물의 상면, 제2콘택홀의 측벽 및 기판표면 상에 하부 전극용 도전막을 균일한 두께를 갖도록 도포하여 스토리지 전극을 형성한다. 상기 비트라인 구조물 상면의 높이까지 상기 절연막을 식각하고, 상기 스토리지 전극 상에 유전막을 및 플레이트 전극을 순차적으로 형성한다. 상기와 같은 구조의 반도체 장치의 커패시터는 상기 스토리지 전극의 기울어지는 현상을 방지하고, 리프레쉬 특성을 향상시킬 수 있다.

Description

커패시터 및 반도체 메모리 장치의 제조 방법{method of manufacturing a capacitor and a semiconductor memory device}
본 발명은 커패시터 및 반도체 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 장치의 커패시터 제조 방법 및 이를 포함하는 반도체 장치의 메모리 장치에 관한 것이다.
근래에 컴퓨터가 급속히 보급되면서 반도체 장치들에 대한 수요도 크게 증가하고 있다. 상기 반도체 장치들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
상기 반도체 장치는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 상기 정보 데이터의 입력 및 출력을 위한 주변 회로 영역으로 구성된다. 반도체의 단위 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성되는데, 트랜지스터는 커패시터에 정보 전하를 입·출력시키는 게이트의 역할을 하며, 커패시터는 상기 정보 전하를 저장하는 창고의 역할을 한다.
그러나, 상기 커패시터에 저장된 정보 전하는 누설 전류에 의해 시간이 지나면서 감소하므로, 일정 시간이 경과한 후 상기 정보 전하를 재충전해야 하는 소위 리프레쉬(refresh)라고 불리는 정보 재생 동작이 필요하며, 상기 정보 전하를 유지할 수 있는 시간을 리프레쉬 시간이라고 한다. 이러한 리프레쉬 특성은 반도체 메모리 소자 제조에 있어서 가장 중요한 요소 중의 하나이다.
또한, 상기 커패시터는 집적도의 증가가 요구되는 반도체 장치에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 커페시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다
상기 축적 용량을 향상하기 위한 커패시터에 대한 일 예는 미합중국 특허 제5,716,884호(Hsue. et al) 및 미합중국 특허 제5,877,052호(Lin. et al)에 개시되어 있다.
도 1a 내지 1g는 종래의 반도체 메모리 장치의 제조 방법을 나타내는 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 도전막(12) 절연막(14) 및 질화막(16)을 순차적으로 적층하고, 상기 질화막(16) 상에 마스크 패턴(도시하지 안음)을 형성하여 상기 마스크 패턴을 식각 마스크로 사용하여 도전막(12), 절연막(14)및 질화막(16)을 식각하여 게이트 전극(18)을 형성한다. 그리고, 상기 게이트 전극(18)의 양측벽에 게이트 스페이서(20)를 형성한다.
도 1b를 참조하면, 상기 결과물의 상부에 제1층간절연막(22)을 형성한 후, 상기 제1층간절연막(22)을 평탄화시킨다. 그리고, 상기 제1층간절연막(22)의 소정 부위를 식각함으로써 상기 반도체 기판(10)의 소정 부분을 노출시키는제1콘택홀(24)을 형성한다.
도 1c를 참조하면, 상기 제1층간절연막(22)에 형성된 상기 제1콘택홀(24)이 완전히 매립될 수 있도록 충분한 두께를 갖는 폴리실리콘막을 도포하고, 상기 폴리실리콘막을 에치백하여 제1콘택 패드(26)를 형성한다. 이어서, 상기 제1층간절연막(22)과 상기 제1콘택 패드(26) 상에 제2층간절연막(28)을 형성한 후, 상기 제2층간절연막(28)상에 텅스텐 막(30), 산화막(32), 질화막(34) 등을 순차적으로 적층하고, 상기 결과물이 소정의 패턴을 갖도록 패터닝하여 비트라인(36)을 형성한다.
도 1d를 참조하면, 상기 비트라인(36)의 양 측벽에 비트라인 스페이서(38)를 형성하고, 상기 비트라인(36)을 포함하는 제2층간절연막(28) 상에 제3층간절연막(40)을 형성한다. 그리고, 상기 제1콘택 패드(26)가 노출될 수 있도록 상기 제3층간절연막(40)의 소정부위를 이방성 식각하여 제2콘택홀(42)을 형성한다.
도 1e를 참조하면, 상기 제2콘택홀(42)에 폴리실리콘막을 매몰시키면서 도포하여 상기 제1 콘택 패드(26)와 연결되는 제2콘택 패드(44)를 형성한다. 이어서, 상기 제3층간절연막(40) 상에 식각저지막(46)을 형성한다.
도 1f를 참조하면, 상기 식각저지막(46)의 소정부위를 이방성 식각하고, 상기 식각저지막(46) 상에 제4층간절연막(48)을 형성한다. 그리고, 상기 제2콘택 패드(44) 상면이 노출되도록 패터닝하여 트렌치 구조를 갖는 제4층간절연막(48)을 형성한다. 이어서, 상기 폴리실리콘막을 상기 제4층간절연막(48) 상에 소정의 두께로적층하여 하부전극용 스토리지 전극(50)을 형성한다.
도 1g를 참조하면, 하부전극용 스토리지 전극(50)을 형성한 후 습식 식각 공정을 수행하여 스토리지 전극(50) 내에 잔류하는 잔류 산화물을 제거한다. 이후에 스토리지 전극(50)의 상부에 유전막(52) 및 플레이트전극(54)을 순차적으로 형성하여 커패시터를 형성한다.
이와 같이 상기와 같은 방법으로 제조되는 반도체 장치의 메모리 소자는 적합한 공정마진을 확보하기가 어려우며, 공정의 안정성이 저하될 수 있다. 특히 커패시터의 노드의 높이의 증가에 따라 커패시터가 기울어지는 현상이 발생하고, 반도체 메모리 소자의 리프레쉬 특성을 낮아지는 문제점이 발생한다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 제1목적은 스토리지 전극이 콘택 플러그와 직접적으로 연결될 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는데 있다.
본 발명의 제2목적은 비트라인 사이에 콘택홀을 형성하기 위한 공정마진을 확보하고, 상기 스토리지 전극이 콘택 플러그와 직접적으로 연결될 수 있는 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 1g는 종래의 반도체 메모리 장치의 제조 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도이다.
도 3a 내지 3j는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 공정도 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판110 : 게이트 패턴
112 : 제1층간절연막114 : 베리드 콘택홀
116 : 콘택 플러그120 : 제2층간절연막
122 : 텅스텐막124 : 텅스텐 실리사이드막
126 : 질화막128 : 비트라인 스페이서
132 : 비트라인 구조물134 : 제3층간절연막
136 : 식각저지막138 : 콘택홀
140 : 콘택홀 스페이서142 : 제4층간절연막
144 : 스토리지 전극 146: 유전막
148 : 플레이트전극
상기 제1목적을 달성하기 위한 본 발명의 반도체 장치의 커패시터 제조 방법은
복수개의 비트라인 구조물이 형성된 기판 상에 절연막을 형성하는 단계;
상기 절연막을 식각하여 상기 비트라인 구조물이 노출되는 깊이를 갖고, 제1선폭을 갖는 제1콘택홀을 형성하는 단계;
상기 제1콘택홀 저면의 상기 절연막을 식각하여 상기 기판의 표면이 노출되고, 상기 제1선폭보다 작은 제2선폭을 갖는 제2콘택홀을 형성하는 단계;
상기 제1콘택홀의 측벽, 상기 비트라인 구조물 상면, 상기 제2콘택홀의 측벽 및 기판표면 상에 하부 전극용 도전막을 균일한 두께로 도포하여 스토리지 전극을 형성하는 단계;
상기 비트라인 구조물 상면의 깊이까지 상기 절연막을 식각하는 단계; 및
상기 스토리지 전극 상에 유전막을 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하고 있다.
상기 제2목적을 달성하기 위한 본 발명의 반도체 장치의 메모리 장치의 제조 방법은,
기판의 소정영역을 노출시키는 복수개의 베리드 콘택홀을 갖는 제1층간절연막을 형성하는 단계;
상기 베리드 콘택홀 내에 도전물질을 필링하여 반도체 기판과 전기적으로 연결되는 콘택 플러그들을 형성하는 단계;
상기 제1층과절연막과 상기 콘택 플러그들 상에 제2층간절연막을 형성하는 단계;
상기 각각의 콘택 플러그들 사이에 위치하는 제2층간절연막 상에 비트라인 구조물을 형성하는 단계;
상기 비트라인 구조물의 상면이 노출되도록 상기 제3층간절연막을 형성하는 단계;
상기 제3층간절연막 및 제2층간절연막의 소정영역을 순차적으로 식각하여 상기 콘택 플러그의 상면을 노출시키는 콘택홀을 형성하는 단계;
상기 제3층간절연막 상에 상기 콘택홀을 노출시킬 수 있도록 소정영역이 패터닝된 제4층간절연막을 형성하는 단계;
상기 제4층간절연막 및 상기 콘택홀의 측벽과 저면에 하부전극용 도전막을 균일한 두께를 갖도록 도포하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 및
상기 스토리지 전극 상에 유전막을 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하고 있다.
상기 같은 방법으로 제조된 반도체 장치는 적합한 공정마진을 확보로 인해 정확한 패턴을 형성하여 공정의 안정성이 증가되고, 커패시터의 높이의 증가로 인한 상기 커패시터의 기울어지는 현상을 방지하고, 상기 반도체 장치의 리프레쉬 특성을 향상시킬 수 있다.
도 2a 내지 2e는 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2b를 참조하면, 먼저 복수개의 비트라인 구조물(205)을 형성되어 있는 기판(200)상에 절연막(210)을 형성한다. 상기 절연막(210) 상에 마스크 패턴(도시하지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 절연막(210)을 식각하여 상기 비트라인 구조물(205)의 상면이 노출되는 깊이를 갖고, 제1선폭을 갖는 제1콘택홀(220)을 형성한다.
상기 비트라인 구조물(205)은 본 발명의 하부전극용 스토리지 전극을 지지하는 안정적인 하부구조의 역할을 하기 때문에 상기 비트라인 구조물(132)을 구성하는 각 구성요소의 높이를 향상시켜 형성해야 한다. 즉 종래의 비트라인 구조물의 높이 보다 약 1000Å이상을 향상시켜 3500 내지 4500Å의 두께를 갖는 비트라인 구조물(205)을 형성한다.
구체적으로, 비트라인 구조물 형성 방법은 먼저 텅스텐 막을 700 내지 900Å두께로 형성하고, 이어서 상기 텅스텐 실리사이드 막을 1000 내지 1400Å 두께로 형성되하고, 이어서 상기 실리콘 질화막을 1300 내지 1700Å 두께로 형성한 이후 소정의 형상의로 패터닝 하여 비트라인을 형성한다. 그리고, 상기 비트라인 상에 80 내지 120Å 두께의 실리콘 질화막을 도포하고, 상기 실리콘 질화막을 에치백하여 비트라인 스페이스를 형성한다.
또한, 상기 비트라인 구조물(205)은 800Å두께의 텅스텐막, 1200Å 두께의 텅스텐 실리사이드막 및 1500Å 두께의 실리콘 질화막으로 적층되는 것이 바람직하다. 그리고, 상기 비트라인의 스페이서는 100Å의 두께의 질화막을 도포하는 것이 바람직하다.
상기 절연막(210)은 BPSG(borophosphosilicate glass)막, USG (undoped silicate glass)막 및 실리콘 산화막 중에서 선택하여 형성할 수 있다.
도 2c를 참조하면, 즉 비트라인 구조물(205) 사이에 존재하는 상기절연막(210)을 이방상 식각하여 상기 기판(200)의 표면이 노출되고, 제2선폭을 갖는 제2콘택홀(230)을 형성한다. 상기 제1콘택홀(220)의 제1선폭은 상기 제2콘택홀(230)의 제2선폭보다 넓은 선폭을 갖는 것을 특징으로 한다.
여기서, 상기 제2콘택홀(230)은 상기 기판(200) 상에 포함되어 있는 비트라인 구조물(205)로 인하여 공정 마진이 확보될 수 있는 자기정렬콘택(self aligned contact)방식으로 형성된다.
도 2d를 참조하면, 상기 제1콘택홀의 측벽(222)과 비트라인 구조물 상면(224) 및 상기 제2콘택홀의 측벽(232)과 기판표면(234) 상에 하부 전극용 도전막을 균일한 두께를 갖도록 도포하여 스토리지 전극(250)을 형성한다.
도 2e를 참조하면, 상기 절연막(210)을 상기 비트라인 구조물 상면(224)이 노출되는 깊이까지 식각하는 에치백 공정을 수행하여 상기 스토리지 전극(250)의 일부분을 노출시킨다.
도 2f을 참조하면, 상기 스토리지 전극(250) 상에 유전막(260) 및 플레이트 전극(270)을 순차적으로 적층하여 반도체 장치의 커패시터를 형성한다.
상기와 같은 방법으로 형성된 커패시터는 반도체 장치에 존재하는 콘택 플러그와 직접적으로 연결되어 리프레쉬 능력 및 저장 용량이 증가된다.
도 3a 내지 3j는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 공정도 단면도이다.
도 3a를 참조하면, 먼저, 기판(100) 상에 게이트 도전막(102) 게이트 절연막(103) 및 게이트 질화막(104)을 순차적으로 적층한다. 그리고, 상기 게이트질화막(104) 상에 마스크 패턴(도시하지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 도전막(102), 게이트 절연막(103)및 게이트 질화막(104)을 소정영역을 패터닝하여 게이트 전극(106)을 형성한다.
도 3b를 참조하면, 상기 게이트 전극(106) 상에 형성된 마스크 패턴(도시하지 않음)을 제거한 후 상기 게이트 전극(106)이 형성된 기판(100) 상에 게이트 스페이서(108)를 형성하기 위한 실리콘 질화막을 소정의 두께로 증착한다.
이어서, 상기 실리콘 질화막에 에치백 식각 공정을 진행하여 상기 게이트 전극(106)의 양 측벽에 게이트 스페이서(108)를 형성한다.
도 3c를 참조하면, 상기 게이트 패턴(110)과 반도체 기판(100) 상에 제1층간절연막(112)을 형성한다.
그리고, 상기 제1층간절연막(112)을 에치백 또는 화학적 기계 연마(chemical mechanical polishing; CMP) 공정을 적용하여 상기 제1층간절연막(112)을 평탄화시킨다. 상기 게이트 패턴(110)은 상기 게이트 전극(106)과 상기 게이트 스페이서(108)를 포함한다.
또한, 상기 제1층간절연막(112)은 평탄화 특성이 우수한 BPSG(borophospho silicate glass)막, USG(undopedsilicate glass)막 및 실리콘 산화막 중에서 선택하여 형성할 수 있다.
도 3d를 참조하면, 상기 평탄화 공정이 완료된 상기 제1층간절연막(112)의 소정영역을 노출시키는 마스크 패턴(도시하지 않음)을 형성한다.
그리고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 게이트 패턴(110)사이에 위치하는 제1층간절연막(112)의 소정영역을 이방성 식각하여 상기 반도체 기판(100)의 소정영역을 노출시키기 위한 베리드 콘택홀(Buried contact hole;114)을 형성한다.
여기서, 상기 베리드 콘택홀(114)은 상기 게이트 패턴(110)의 게이트 스페이서(108)로 인하여 공정 마진이 확보될 수 있는 자기정렬콘택(self aligned contact)방식으로 형성된다.
그리고, 상기 베리드 콘택홀(114) 내에 상기 반도체 기판(100)의 소정영역과 전기적으로 연결될 수 있는 도전물질을 매몰하면서 증착한다. 이어서, 상기 도전물질에 에치백 공정을 진행하여 상기 제1층간절연막(112) 상에 존재하는 도전물질을 제거한다. 그러므로 상기 베리드 콘택홀(114) 내에는 상기 도전물질로 채워진 콘택 플러그(116)가 형성된다.
도 3e를 참조하면, 상기 제1층간절연막(112) 및 콘택 플러그(116)가 형성된 반도체 기판(100) 상에 제2층간절연막(120)을 형성한다.
이어서, 상기 제2층간절연막(120) 상에 비트라인 스페이서(128)를 포함하는 비트라인 구조물(132)을 형성한다.
상기 제2층간절연막(120)은 BPSG(borophosphosilicate glass)막, USG (undoped silicate glass)막 및 실리콘 산화막 중에서 선택하여 형성할 수 있다.
상기 비트라인 구조물(132)을 형성하는 방법은, 먼저 반도체 장치의 속도 특성을 향상시키기 위해 도전물질인 텅스텐막(122)을 형성하고, 상기 텅스텐막(122) 상에 텅스텐 실리사이드막(124)을 형성한다. 이어서 상기 텅스텐실리사이드막(124) 상에 비트라인 상부 절연막인 실리콘 질화막(126)을 형성한다.
그리고, 식각 마스크를 이용하여 실리콘 질화막(126), 텅스텐 실리사이드막(124) 및 텅스텐막(122)이 순차적으로 적층된 패턴의 소정영역을 패터닝하여 비트라인(130)을 형성한다. 이어서, 상기 비트라인(130) 상에 존재하는 식각 마스크를 제거한다. 이후에, 상기 비트라인(130)상에 비트라인 스페이서를 형성하기 위한 실리콘 질화막을 소정을 두께를 갖도록 증착한다.
상기 질화막 스페이서(128)를 포함하는 비트라인 구조물(132)을 형성할 때 상기 비트라인 구조물(132)은 본 발명의 하부전극용 스토리지 전극을 지지하는 안정적인 하부구조의 역할을 하기 때문에 상기 비트라인 구조물(132)을 구성하는 각 구성요소의 높이를 향상시켜 형성해야 한다. 즉 종래의 비트라인 구조물의 높이 보다 약 1000Å이상을 향상시켜 3500 내지 4500Å의 두께를 갖는 비트라인 구조물(132)을 형성한다.
상기 본 발명의 비트라인(130)의 텅스텐막(122)은 700 내지 900Å두께로 형성되고, 상기 텅스텐 실리사이드막(124)은 1000 내지 1400Å 두께로 형성되고, 상기 실리콘 질화막(126)은 1300 내지 1700Å 두께로 형성된다.
또한, 상기 비트라인의 스페이서는 상기 비트라인 상에 80 내지 120Å 두께의 실리콘 질화막을 도포하고, 상기 실리콘 질화막을 에치백하여 형성된다.
상기 비트라인 구조물(132)은 800Å두께의 텅스텐막(122), 1200Å 두께의 텅스텐 실리사이드막(124) 및 1500Å 두께의 실리콘 질화막(126)으로 적층되는 것이 바람직하다. 그리고, 상기 비트라인의 스페이서(128)는 100Å의 두께의 질화막을도포하는 것이 바람직하다.
도 3f를 참조하면, 상기 제2층간절연막(120) 및 비트라인 구조물(132)이 형성된 반도체 기판(100) 상에 제3층간절연막(134)을 형성한다.
이어서, 상기 제3층간절연막(134)에 화학기계적 연마(CMP) 공정을 진행하여 상기 비트라인 구조물(132)의 상면이 노출될 수 있도록 상기 제3층간절연막(134)의 표면을 평탄화시킨다. 상기 제3층간절연막(134)은 BPSG(borophospho silicate glass)막, USG(undopedsilicate glass)막 및 실리콘 산화막 중에서 선택하여 형성할 수 있다.
이어서, 상기 평탄화된 제3층간절연막(134)과 비트라인 구조물(132) 상에 실리콘 질화막을 도포하여 식각 저지막(136)을 형성한다.
도 3g를 참조하면, 상기 비트라인 구조물(132)들 사이에 위치한 제3층간절연막(134) 및 상기 제3층간절연막(134)상에 위치하는 상기 식각 저지막(136)을 식각 마스크를 이용하여 이방성 식각하여 상기 콘택 플러그(116) 상면을 노출시키는 콘택홀(138)을 형성한다.
상기 콘택 플러그(116)을 노출시키는 상기 콘택홀(138)은 상기 비트라인 구조물(132)의 비트라인 스페이서(128)로 인하여 공정 마진이 확보될 수 있는 자기정렬콘택(self aligned contact)방식으로 형성된다.
상기 비트라인 스페이서(128)는 제3층간절연막(134)과 식각선택비가 높은 실리콘 질화막으로 이루어져 있기 때문에 상기 비트라인 구조물(132)의 도전물질과 상기 콘택홀에 채워질 폴리실리콘이 서로 접지 되지 않도록 방지할 수 있다.
도 3h를 참조하면, 상기 식각저지막(136)과 상기 콘택홀(138) 내에 실리콘 질화막을 약 100Å정도의 두께로 도포하고, 상기 식각저지막(136)과 콘택홀(138) 내부에 도포된 상기 실리콘 질화막을 에치백하여 상기 콘택홀(138) 측벽에만 증착되어 있는 콘택홀 스페이서(140)를 형성한다.
상기 콘택홀 스페이서(140)는 이후 콘택홀(138) 내에 존재하는 산화물질을 제거하기 위한 세정 공정에서 상기 비트라인 구조물(132)의 하부에 존재하는 제2층간절연막(120)의 식각을 방지하는 역할을 한다.
도 3i를 참조하면, 상기 식각저지막(136) 상에 제4층간절연막(142)을 형성한다. 이어서, 상기 제4층간절연막(142) 상에 식각마스크를 형성하고, 상기 시각 마스크를 이용하여 상기 콘택홀(138)이 노출될 수 있도록 상기 제4층간절연막을 이방성 식각하여 소정의 패턴이 형성된 제4층간절연막(142)을 형성한다.
상기 제4층간절연막(142)은 상기 제3층간절연막(134)과 비트라인 구조물(132) 상에 형성된 식각저지막(136)까지 식각된다. 상기 식각저지막(136)은 후속 공정에서 깊은 내부 실린더 형상을 갖는 스토리지 전극을 형성하기 위한 형틀을 제공하는 상기 제4층간절연막의 식각 깊이를 조정하는 역할을 한다.
이어서, 상기 콘택홀(138)과 소정의 패턴이 형성된 제4층간절연막(142)에 습식 식각 공정을 수행하여, 상기 콘택홀 내부에 존재하는 잔류 산화막을 제거하고, 상기 제4층간절연막(142)에 형성된 소정에 패턴의 폭을 확장시켜 형성한다.
이어서, 상기 콘택 플러그(116)의 상부면을 노출시키는 콘택홀(138)의 내부와 상기 소정의 패턴이 형성된 제4층간절연막(142) 내 측면에 일정한 두께의 하부전극용 폴리실리콘막을 도포하여 스토리지 전극(144)을 형성한다.
상기 스토리지 전극(144)은 상기 콘택 플러그(116)와 전기적으로 연결되도록, 상기 콘택홀(138)과 제4층간절연막(142)의 내측면을 따라서 형성되어 있다.
도 3j를 참조하면, 상기 제3층간절연막(134)과 제4층간절열막(142)내부에 삽입된 형상을 가는 스토리지 전극(144)을 화학적 기계연마(CMP) 공정을 수행하여 상기 제4층간절연막 패턴(160)의 표면을 노출시킴으로써 분리된 형상을 갖는 스토리지 전극(144)을 형성한다. 그리고, 상기 제4층간절연막을 식각저지막(136)까지 식각공정을 수행하여 상기 식각저지막(136) 상에는 스토리지 전극(144)만 존재하게 된다.
이어서, 노드가 분리된 스토리지 전극(144) 상에 유전막(146)을 도포한다. 상기 유전막(146)은 산화탄탈늄(Ta2O5), 원자층 증착에 의한 산화알루미늄막(Al2O3) 또는 질화막과 산화막의 이중막 중에서 하나를 선택하여 형성할 수 있다.
계속해서, 상기 유전막(146) 상에 플레이트전극(148)을 형성하여 깊은 내부 실린더 구조를 갖고 축적용량이 우수한 커패시터를 포함하는 반도체 메모리 장치를 형성한다.
상기와 같은 구조를 갖는 반도체 메모리 장치의 커패시터 구조는 인접하는 스토리지 전극간의 브릿지 결함(bridge defect)을 방지하고, RSOCS구조의 커패시터와 대비하여 상대적으로 낮은 상부 구조에 의해 상기 스토리지 전극의 기울어짐 및 쓰러짐을 방지할 수 있다.
상술한 바와 같이 본 발명의 커패시터 및 반도체 메모리 장치의 제조 방법은 공정의 안정성이 증가되고, 상기 커패시터의 기울어지는 현상을 방지할 수 있다. 또한 상기 콘택 플러그와 직접적으로 연결되는 스토리지 전극을 형성함으로써, 리프레쉬 특성이 우수한 반도체 장치를 제작할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 복수개의 비트라인 구조물이 형성된 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 비트라인 구조물이 노출되는 깊이를 갖고, 제1선폭을 갖는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀 저면의 상기 절연막을 식각하여 상기 기판의 표면이 노출되고, 상기 제1선폭보다 작은 제2선폭을 갖는 제2콘택홀을 형성하는 단계;
    상기 제1콘택홀의 측벽, 상기 비트라인 구조물 상면, 상기 제2콘택홀의 측벽 및 기판표면 상에 하부 전극용 도전막을 균일한 두께로 도포하여 스토리지 전극을 형성하는 단계;
    상기 비트라인 구조물 상면의 깊이까지 상기 절연막을 식각하는 단계; 및
    상기 스토리지 전극 상에 유전막을 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 비트라인 구조물의 형성 방법은,
    기판 상에 700 내지 900Å두께의 텅스텐막, 1000 내지 1400Å 두께의 텅스텐 실리사이드막 및 1300 내지 1700Å 두께의 제1실리콘 질화막을 순차적으로 형성하는 단계;
    상기 형성된 결과물의 소정영역을 패터닝하여 비트라인을 형성하는 단계;
    상기 비트라인에 80 내지 120Å 두께의 제2실리콘 질화막을 형성하는 단계;및
    상기 제2실리콘 질화막을 에치백하여 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 제2콘택홀은 상기 비트라인 구조물에 의해 셀프얼라인콘택 방식으로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법
  4. 기판의 소정영역을 노출시키는 복수개의 베리드 콘택홀을 갖는 제1층간절연막을 형성하는 단계;
    상기 베리드 콘택홀 내에 도전물질을 필링하여 반도체 기판과 전기적으로 연결되는 콘택 플러그들을 형성하는 단계;
    상기 제1층과절연막과 상기 콘택 플러그들 상에 제2층간절연막을 형성하는 단계;
    상기 각각의 콘택 플러그들 사이에 위치하는 제2층간절연막 상에 비트라인 구조물을 형성하는 단계;
    상기 비트라인 구조물의 상면이 노출되도록 상기 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막 및 제2층간절연막의 소정영역을 순차적으로 식각하여 상기 콘택 플러그의 상면을 노출시키는 콘택홀을 형성하는 단계;
    상기 제3층간절연막 상에 상기 콘택홀을 노출시킬 수 있도록 소정영역이 패터닝된 제4층간절연막을 형성하는 단계;
    상기 제4층간절연막 및 상기 콘택홀의 측벽과 저면에 하부전극용 도전막을 균일한 두께로 도포하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막을 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 비트라인 구조물의 형성 방법은,
    제2층간절연막 상에 700 내지 900Å두께의 텅스텐막, 1000 내지 1400Å 두께의 텅스텐 실리사이드막 및 1300 내지 1700Å 두께의 제1실리콘 질화막을 순차적으로 형성하는 단계;
    상기 형성된 결과물의 소정영역을 패터닝하여 비트라인을 형성하는 단계;
    상기 비트라인에 80 내지 120Å 두께의 제2실리콘 질화막을 형성하는 단계; 및
    상기 제2실리콘 질화막을 에치백하여 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제3층간절연막을 형성한 이후 상기 제3층간절연막과 상기 비트라인 구조물 상에 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제4항에 있어서, 상기 콘택홀을 형성한 이후 상기 콘택홀의 내측면에 상기 제2 층간절연막의 식각을 방지하기 위한 콘택홀 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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KR100866127B1 (ko) * 2002-12-20 2008-10-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법

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