JPH04130664A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04130664A JPH04130664A JP2252497A JP25249790A JPH04130664A JP H04130664 A JPH04130664 A JP H04130664A JP 2252497 A JP2252497 A JP 2252497A JP 25249790 A JP25249790 A JP 25249790A JP H04130664 A JPH04130664 A JP H04130664A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 196
- 230000015654 memory Effects 0.000 claims description 28
- 238000003860 storage Methods 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052782 aluminium Inorganic materials 0.000 abstract description 18
- 238000000151 deposition Methods 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract description 4
- 239000004411 aluminium Substances 0.000 abstract 2
- 239000000463 material Substances 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910005091 Si3N Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
半導体装置、とくに。
アクセスメモリに関し。
グイナミソク・
ランダム
多層配線における上層配線層との接続部におシする下層
配線層上に平坦化用の絶縁材料溶液の滞留を回避するこ
とを目的とし。
配線層上に平坦化用の絶縁材料溶液の滞留を回避するこ
とを目的とし。
第１の配線層と、該第１の配線層上に絶縁層を介して積
層された部分を有し且つ該積層部分における該絶縁層に
設けられた開口を通じて該第１の配線層に接続された第
２の配線層と、該積層部分における該第１の配線層の下
に第２の絶縁層を介して積層された部分を有する導電層
パターンとを備えるように半導体装置を構成し、または
、半導体基板の一表面に画定され複数のメモリセルが配
置されるメモリセル形成領域内における所定領域に不純
物を導入して成るソースおよびドレインと該ソースおよ
びドレイン間における該半導体基板表面上にゲート絶縁
膜を介して延在するゲート電極とから成り対応するメモ
リセルのトランスミッションゲートを構成するＭＩＳ
トランジスタを形成し、該ソースに接続されたビット線
と該ビット線を覆う絶縁層と該絶縁層に設けられた開口
を通じて該トレインに接続された蓄積容量電極とを順次
形成し、該蓄積容量電極を覆う誘電体層を形成したのち
該半導体基板表面全体に導電層を形成し該導電層をパタ
ーンニングして該蓄積容量電極の対向電極を形成すると
ともに該メモリセル形成領域外の所定領域に段差緩和パ
ッドを形成し１該対向電極および段差緩和パッドを覆う
眉間絶縁層を形成し、少なくとも該段差緩和パッド上に
延在する部分を存する下層配線層を該層間絶縁層上に形
成し、該下層配線層の頂部が表出する厚さに制御された
絶縁材料溶液を核層間絶縁層上に塗布して平坦化絶縁層
を形成し、該平坦化絶縁層が形成された該半導体基板表
面全体に第２の眉間絶縁層を形成し、該段差緩和パッド
上における該下層配線層を表出する開口を該第２の眉間
絶縁層に形成し。
層された部分を有し且つ該積層部分における該絶縁層に
設けられた開口を通じて該第１の配線層に接続された第
２の配線層と、該積層部分における該第１の配線層の下
に第２の絶縁層を介して積層された部分を有する導電層
パターンとを備えるように半導体装置を構成し、または
、半導体基板の一表面に画定され複数のメモリセルが配
置されるメモリセル形成領域内における所定領域に不純
物を導入して成るソースおよびドレインと該ソースおよ
びドレイン間における該半導体基板表面上にゲート絶縁
膜を介して延在するゲート電極とから成り対応するメモ
リセルのトランスミッションゲートを構成するＭＩＳ
トランジスタを形成し、該ソースに接続されたビット線
と該ビット線を覆う絶縁層と該絶縁層に設けられた開口
を通じて該トレインに接続された蓄積容量電極とを順次
形成し、該蓄積容量電極を覆う誘電体層を形成したのち
該半導体基板表面全体に導電層を形成し該導電層をパタ
ーンニングして該蓄積容量電極の対向電極を形成すると
ともに該メモリセル形成領域外の所定領域に段差緩和パ
ッドを形成し１該対向電極および段差緩和パッドを覆う
眉間絶縁層を形成し、少なくとも該段差緩和パッド上に
延在する部分を存する下層配線層を該層間絶縁層上に形
成し、該下層配線層の頂部が表出する厚さに制御された
絶縁材料溶液を核層間絶縁層上に塗布して平坦化絶縁層
を形成し、該平坦化絶縁層が形成された該半導体基板表
面全体に第２の眉間絶縁層を形成し、該段差緩和パッド
上における該下層配線層を表出する開口を該第２の眉間
絶縁層に形成し。
該開口を通じて該下層配線に接続された上層配線層を該
第２の層間絶縁層上に形成する諸工程を含むように半導
体装置の製造方法を構成する。
第２の層間絶縁層上に形成する諸工程を含むように半導
体装置の製造方法を構成する。
Ｃ産業上の利用分野〕
本発明は、半導体装置、とくに、大容量のダイナミソク
・ランダムアクセスメモリ二二関する。
・ランダムアクセスメモリ二二関する。
〔従来の技術］
半導体装置の高集積化にともなって配線密度が増大し、
多層配線構造が不可欠となっているが。
多層配線構造が不可欠となっているが。
これとともに配線に起因する表面段差の影響が大きくな
っている。これは、配線層数が増大するにつれ、配線に
よる段差が蓄積されて大きな段差が蓄積される結果１層
間絶縁層表面に生じる凹部のアスペクト比が大きくなり
、この凹部表面における絶縁層や配線層のカバレッジ率
が低下し、また。
っている。これは、配線層数が増大するにつれ、配線に
よる段差が蓄積されて大きな段差が蓄積される結果１層
間絶縁層表面に生じる凹部のアスペクト比が大きくなり
、この凹部表面における絶縁層や配線層のカバレッジ率
が低下し、また。
配線のパターン精度が低下するためである。
上記のようにして大きな段差を有する表面上に。
いわゆるスピンオングラス（ＳＯＧ）と呼ばれる絶縁材
料溶液を塗布し、凹部を埋めて平坦化する技術が用いら
れている。しかし、アルミニウムから成る配線がＳＯＣ
層に接触して形成されると、断線や多層配線間の接続不
良等を生じやすいことが問題とされている。
料溶液を塗布し、凹部を埋めて平坦化する技術が用いら
れている。しかし、アルミニウムから成る配線がＳＯＣ
層に接触して形成されると、断線や多層配線間の接続不
良等を生じやすいことが問題とされている。
通常は、 ＳＯＧを塗布した表面上に、 ＣＶＤ（化学
気相成長）法による絶縁層を堆積し、この上にアルミニ
ウム配線を形成する方法が採られている。
気相成長）法による絶縁層を堆積し、この上にアルミニ
ウム配線を形成する方法が採られている。
しかしながら、上記のようなｃｖＤによる絶縁層に、下
層配線との接続のためのコンタクトボールを形成した場
合、このコンタクトホールの内壁面にＳＯＣ層が表出し
、コンタクトホール内においてアルミニウム配線層とＳ
ＯＣ層が接触することが避けられない。
層配線との接続のためのコンタクトボールを形成した場
合、このコンタクトホールの内壁面にＳＯＣ層が表出し
、コンタクトホール内においてアルミニウム配線層とＳ
ＯＣ層が接触することが避けられない。
そこで、コンタクトホールを形成する領域における下層
配線の下または上に、この領域の表面を高くするための
凸形状層を設けることにより、この領域にＳＯＣ層が塗
布されないようにする発明が同一出願人から出願されて
いる。（特願平０６８６５６号） この凸形状層としては１選択酸化法による分離絶縁層の
形成と同時に下層配線の下に形成された厚い絶縁層、ま
たは、下層配線の上に形成された絶縁層、あるいは、下
層配線の下に絶縁層を介して形成された導電層等が適宜
用いられる。
配線の下または上に、この領域の表面を高くするための
凸形状層を設けることにより、この領域にＳＯＣ層が塗
布されないようにする発明が同一出願人から出願されて
いる。（特願平０６８６５６号） この凸形状層としては１選択酸化法による分離絶縁層の
形成と同時に下層配線の下に形成された厚い絶縁層、ま
たは、下層配線の上に形成された絶縁層、あるいは、下
層配線の下に絶縁層を介して形成された導電層等が適宜
用いられる。
本発明は、上記出願発明を、トランスミッションゲート
を構成するＭＩＳ トランジスタと記憶容量とから成る
グイナミソク・ランダムアクセスメモリ（ＤＲＡＭ）に
適用する場合に好適な構造および方法を開示することを
目的とする。
を構成するＭＩＳ トランジスタと記憶容量とから成る
グイナミソク・ランダムアクセスメモリ（ＤＲＡＭ）に
適用する場合に好適な構造および方法を開示することを
目的とする。
上記目的は、第１の配線層と、該第１の配線層上に絶縁
層を介して積層された部分を有し且つ該積層部分におけ
る該絶縁層に設けられた開口を通じて該第１の配線層に
接続された第２の配線層と。
層を介して積層された部分を有し且つ該積層部分におけ
る該絶縁層に設けられた開口を通じて該第１の配線層に
接続された第２の配線層と。
該積層部分における該第１の配線層の下に第２の絶縁層
を介して積層された部分を有する導電層パターンとを備
えたことを特徴とする本発明に係る半導体装置、または
、半導体基板の一表面に所定され複数のメモリセルが配
置されるメモリセル形成領域内における所定領域に不純
物を導入して成るソースおよびドレインと該ソースおよ
びドレイン間における該半導体基板表面上にゲート絶縁
膜を介して延在するゲート電極とから成り対応するメモ
リセルのトランスミッションゲートを構成するＭｉｓ
ｌ−ランリスタを形成する工程と、該ソースに接続さ
れたビット線と該ビット線を覆う絶縁層と該絶縁層に設
けられた開口を通じて該ドレインに接続された蓄積容量
電極とを順次形成する工程と、該蓄積容量電極を覆う誘
電体層を形成したのち該半導体基板表面全体に導電層を
形成する工程と、該導電層をパターン精度グして該蓄積
容量電極の対向電極を形成するとともに該メモリセル形
成領域外の所定領域に段差緩和パッドを形成する工程と
、該対向電極および段差緩和パッドを覆う眉間絶縁層を
形成する工程と、少なくとも該段差緩和パッド上に延在
する部分を有する下層配線層を該層間絶縁層上に形成す
る工程と、該下層配線層の頂部が表出する厚さに制御さ
れた絶縁材料溶液を該層間絶縁層上に塗布して平坦化絶
縁層を形成する工程と、該平坦化絶縁層が形成された該
半導体基板表面全体に第２の眉間絶縁層を形成する工程
と、該段差緩和パッド上における該下層配線層を表出す
る開口を該第２の層間絶縁層に形成する工程と、該開口
を通して該下層配線に接続された上層配線層を該第２の
層間絶縁層上に形成する工程とを含むこ々を特徴とする
本発明に係る半導体装置の製造方法、あるいは、半導体
基板と、該半導体基板の一表面に画定された領域であっ
て１Ｍｌ５トランジスタと１亥ｌｌｌ５ ）ランリス
タの有するドレインに接続された記憶容量とから成るメ
モリセルの群が各々に形成される複数のメモリセル領域
と、該複数のメモリセル領域間における該半導体基板表
面に画定された領域であってセンスアンプが形成された
センスアンプ領域と、該記憶容量を構成する対向電極と
同一の導電層から成り該センスアンプ領域に形成された
段差緩和パッドと、該段差緩和パッドが形成された該半
導体基板表面に形成された第１の絶縁層と、該第１の絶
縁層を介して該段差緩和パッド上に延在する部分を有し
且つ該センスアンプに接続された中間接続導体層と。
を介して積層された部分を有する導電層パターンとを備
えたことを特徴とする本発明に係る半導体装置、または
、半導体基板の一表面に所定され複数のメモリセルが配
置されるメモリセル形成領域内における所定領域に不純
物を導入して成るソースおよびドレインと該ソースおよ
びドレイン間における該半導体基板表面上にゲート絶縁
膜を介して延在するゲート電極とから成り対応するメモ
リセルのトランスミッションゲートを構成するＭｉｓ
ｌ−ランリスタを形成する工程と、該ソースに接続さ
れたビット線と該ビット線を覆う絶縁層と該絶縁層に設
けられた開口を通じて該ドレインに接続された蓄積容量
電極とを順次形成する工程と、該蓄積容量電極を覆う誘
電体層を形成したのち該半導体基板表面全体に導電層を
形成する工程と、該導電層をパターン精度グして該蓄積
容量電極の対向電極を形成するとともに該メモリセル形
成領域外の所定領域に段差緩和パッドを形成する工程と
、該対向電極および段差緩和パッドを覆う眉間絶縁層を
形成する工程と、少なくとも該段差緩和パッド上に延在
する部分を有する下層配線層を該層間絶縁層上に形成す
る工程と、該下層配線層の頂部が表出する厚さに制御さ
れた絶縁材料溶液を該層間絶縁層上に塗布して平坦化絶
縁層を形成する工程と、該平坦化絶縁層が形成された該
半導体基板表面全体に第２の眉間絶縁層を形成する工程
と、該段差緩和パッド上における該下層配線層を表出す
る開口を該第２の層間絶縁層に形成する工程と、該開口
を通して該下層配線に接続された上層配線層を該第２の
層間絶縁層上に形成する工程とを含むこ々を特徴とする
本発明に係る半導体装置の製造方法、あるいは、半導体
基板と、該半導体基板の一表面に画定された領域であっ
て１Ｍｌ５トランジスタと１亥ｌｌｌ５ ）ランリス
タの有するドレインに接続された記憶容量とから成るメ
モリセルの群が各々に形成される複数のメモリセル領域
と、該複数のメモリセル領域間における該半導体基板表
面に画定された領域であってセンスアンプが形成された
センスアンプ領域と、該記憶容量を構成する対向電極と
同一の導電層から成り該センスアンプ領域に形成された
段差緩和パッドと、該段差緩和パッドが形成された該半
導体基板表面に形成された第１の絶縁層と、該第１の絶
縁層を介して該段差緩和パッド上に延在する部分を有し
且つ該センスアンプに接続された中間接続導体層と。
該中間接続導体層が形成された該第１の絶縁層を覆い且
つ該中間接続導体層を表出するように厚さが制御された
平坦化絶縁層と、該平坦化絶縁層が形成された該半導体
基板表面を覆う第２の絶縁層と、該複数のメモリセル領
域と該センスアンプ領域を横切るように延在し且つ該第
２の絶縁層４こ設けられた開口を通じて該中間接続導体
層に接続されたデータ・バスとを備えたことを特徴とす
る本発明に係る半導体装置のいずれかによって達成され
る。
つ該中間接続導体層を表出するように厚さが制御された
平坦化絶縁層と、該平坦化絶縁層が形成された該半導体
基板表面を覆う第２の絶縁層と、該複数のメモリセル領
域と該センスアンプ領域を横切るように延在し且つ該第
２の絶縁層４こ設けられた開口を通じて該中間接続導体
層に接続されたデータ・バスとを備えたことを特徴とす
る本発明に係る半導体装置のいずれかによって達成され
る。
ワード線（ＷＬ）の線幅縮小にともなう高抵抗を補償す
るためのパスライン（ＷＢ） 、および、異なるセンス
アンプ領域間を接続するデータバスライン（ＤＢ）を２
層アルミニウム配線構造を用いて形成することが行われ
ている。
るためのパスライン（ＷＢ） 、および、異なるセンス
アンプ領域間を接続するデータバスライン（ＤＢ）を２
層アルミニウム配線構造を用いて形成することが行われ
ている。
ワード線（ＷＬ）に対するパスライン（ＷＢ）は、トラ
ンスミッションゲートやセンスアンプを構成するＭＩＳ
）ランリスタおよび記憶容量が形成された半導体基板
ｌ上に、絶縁層２を介して１紙面に垂直方向に延在する
ワード線（賀シ）と平行に敷設されたアルミニウムから
成る配線であって、その途中りこワード線（ＷＬ）との
接続ノード（図示省略）が設けられる。通常、ハスライ
ン（ＷＢ）は２層アルミニウム配線の下層で構成され、
その端部はワードデコーダ（図示省略）に接続される。
ンスミッションゲートやセンスアンプを構成するＭＩＳ
）ランリスタおよび記憶容量が形成された半導体基板
ｌ上に、絶縁層２を介して１紙面に垂直方向に延在する
ワード線（賀シ）と平行に敷設されたアルミニウムから
成る配線であって、その途中りこワード線（ＷＬ）との
接続ノード（図示省略）が設けられる。通常、ハスライ
ン（ＷＢ）は２層アルミニウム配線の下層で構成され、
その端部はワードデコーダ（図示省略）に接続される。
一方、データバスライン（ＤＢ）は、メモリセルが形成
されるメモリセル領域上を横切って、異なったセンス７
２１７１９１１５間を相互接続し１通常。
されるメモリセル領域上を横切って、異なったセンス７
２１７１９１１５間を相互接続し１通常。
２層アルミニウム配線の上層で構成される。したがって
、ワード線（ＷＬ）に対するパスライン（ＷＢ）と同一
の下層アルミニウム配線から成る中間接続導体層３を介
してセンスアンプ領域と接続される。
、ワード線（ＷＬ）に対するパスライン（ＷＢ）と同一
の下層アルミニウム配線から成る中間接続導体層３を介
してセンスアンプ領域と接続される。
すなわち、データバスライン（ＤＢ）は、２層アルミニ
ウム配線間に介在する絶縁層４に設けられたコンタクト
ホールを通じて中間接続導体層３に接続されることにな
る。
ウム配線間に介在する絶縁層４に設けられたコンタクト
ホールを通じて中間接続導体層３に接続されることにな
る。
ところが、センスアンプ領域には、メモリセル領域にお
ける記憶容量の蓄積電極（ＳＥ）および対向電極（ＣＥ
）を構成する導体層が残されないため、前記パスライン
の下地となる絶縁層２の表面が低くなっている。したが
って、平坦化のためにＳＯＧ層を塗布した場合、前記デ
ータバスライン（ＤＢ）と中間接続導体層３とを接続す
るためのコンタクトホール内にＳＯＧＯｓＯ４出し、前
記のような問題点を生しる。なお、蓄積電極（ＳＥ）と
対向電極（ＣＥ）との間に存在する誘電体層が図示省略
されている。
ける記憶容量の蓄積電極（ＳＥ）および対向電極（ＣＥ
）を構成する導体層が残されないため、前記パスライン
の下地となる絶縁層２の表面が低くなっている。したが
って、平坦化のためにＳＯＧ層を塗布した場合、前記デ
ータバスライン（ＤＢ）と中間接続導体層３とを接続す
るためのコンタクトホール内にＳＯＧＯｓＯ４出し、前
記のような問題点を生しる。なお、蓄積電極（ＳＥ）と
対向電極（ＣＥ）との間に存在する誘電体層が図示省略
されている。
そこで本発明においては、第１図の原理説明図に示すよ
うに、前記中間接続導体層３が形成される領域に、メモ
リセルの対向電極（ＳＥ）と同一の導体層から成る段差
緩和パッド７を設け、絶縁層２表面の段差を小さくして
から、中間接続導体層３を形成する。その結果、前記中
間接続導体層３上におけるＳＯＧＯｓＯ４留が回避され
る。同図には。
うに、前記中間接続導体層３が形成される領域に、メモ
リセルの対向電極（ＳＥ）と同一の導体層から成る段差
緩和パッド７を設け、絶縁層２表面の段差を小さくして
から、中間接続導体層３を形成する。その結果、前記中
間接続導体層３上におけるＳＯＧＯｓＯ４留が回避され
る。同図には。
段差緩和パッド７の下にＳｉ３Ｎ４膜６が積層されてい
る場合が示されている。Ｓｉ３Ｎ、膜６は、蓄積電極（
ＳＥ）のフィンの下部にも対向電極（ＣＢ）を埋め込む
ために、このフィン下部に存在していたＳｉＯ□膜を選
択除去する際のエツチング・ストッパとして設けられた
ものの一部であり１段差緩和パッド７の効果を増強する
ために有効である。ただし、対向電極（ＣＥ）の形状に
よって、常に用いられるとは限らない。
る場合が示されている。Ｓｉ３Ｎ、膜６は、蓄積電極（
ＳＥ）のフィンの下部にも対向電極（ＣＢ）を埋め込む
ために、このフィン下部に存在していたＳｉＯ□膜を選
択除去する際のエツチング・ストッパとして設けられた
ものの一部であり１段差緩和パッド７の効果を増強する
ために有効である。ただし、対向電極（ＣＥ）の形状に
よって、常に用いられるとは限らない。
なお メモリセルの蓄積電極（ＳＥ）を構成する導体層
を用いて段差緩和バッド７を形成するのは適当ではない
。なぜならば、この段差緩和バッド７上には対向電極（
ＣＥ）を構成する導体層が積層されこれをパターンニン
グした際に位置ずれを生した場合に、むしろ段差を増強
してしまうおそれがあるためである。したがって１対向
電極（ＣＥ）を構成する導体層のような、できるだけ後
の工程で形成される層を用いて段差緩和バッド７を形成
するのが望ましいわけである。
を用いて段差緩和バッド７を形成するのは適当ではない
。なぜならば、この段差緩和バッド７上には対向電極（
ＣＥ）を構成する導体層が積層されこれをパターンニン
グした際に位置ずれを生した場合に、むしろ段差を増強
してしまうおそれがあるためである。したがって１対向
電極（ＣＥ）を構成する導体層のような、できるだけ後
の工程で形成される層を用いて段差緩和バッド７を形成
するのが望ましいわけである。
以下本発明の実施例の工程を第２図を参照して説明する
。
。
同図（ａ）に示すように１例えばシリコンから成る半導
体基Ｉｆｉ、１表面に画定されたトランジスタ形成領域
の周囲に１例えば周知のＬＯＧＯ５（Ｌｏｃａｌ ０ｘ
ｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法により分離
絶縁層１０を形成する。同図には、メモリセル領域にお
けるトランスミッションゲートを構成するＭＩＳ ）
ランリスタ形成領域を画定する分離絶縁層１０が示され
ている。
体基Ｉｆｉ、１表面に画定されたトランジスタ形成領域
の周囲に１例えば周知のＬＯＧＯ５（Ｌｏｃａｌ ０ｘ
ｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法により分離
絶縁層１０を形成する。同図には、メモリセル領域にお
けるトランスミッションゲートを構成するＭＩＳ ）
ランリスタ形成領域を画定する分離絶縁層１０が示され
ている。
次いで、第１の多結晶シリコン層から成るワード線（Ｗ
Ｌ）を形成する。ワード線（ＷＬ）は１ トランスミッ
ションゲートを構成するＭＩＳ ｌ−ランリスタのゲ
ート電極を兼ねていることは周知の通りである。
Ｌ）を形成する。ワード線（ＷＬ）は１ トランスミッ
ションゲートを構成するＭＩＳ ｌ−ランリスタのゲ
ート電極を兼ねていることは周知の通りである。
また、前記第１の多結晶シリコン層は１例えばセンスア
ンプを構成する図示しないＭＩＳトランジスタのゲート
電極を構成するようにパターンニングされることも言う
までもない。
ンプを構成する図示しないＭＩＳトランジスタのゲート
電極を構成するようにパターンニングされることも言う
までもない。
上記ゲート電極と分離絶縁層１０をマスクとして半導体
基板１に所定の導電型の不純物をイオン注入して、上記
の各ＭＩＳトランジスタのソースおよびドレインを形成
する。同図には、トランスミッションゲートを構成する
ＭＩＳ トランジスタのソース１１およびドレイン１
２が示されている。
基板１に所定の導電型の不純物をイオン注入して、上記
の各ＭＩＳトランジスタのソースおよびドレインを形成
する。同図には、トランスミッションゲートを構成する
ＭＩＳ トランジスタのソース１１およびドレイン１
２が示されている。
次いで１層間絶縁層１４を形成したのち、第２の多結晶
シリコン層から成るビット線（ＢＬ）を形成する。第２
の多結晶シリコン層は１例えばセンスアンプ領域におけ
る！１１Ｓトランジスタの相互配線を構成するようにパ
ターンニングされることは言うまでもない。
シリコン層から成るビット線（ＢＬ）を形成する。第２
の多結晶シリコン層は１例えばセンスアンプ領域におけ
る！１１Ｓトランジスタの相互配線を構成するようにパ
ターンニングされることは言うまでもない。
次いで、ビット線（ＢＬ）を覆う層間絶縁層１５を形成
し１層間絶縁層１５上に５ｉｆｆＮ４膜１６および絶縁
層１７を順次形成する。眉間絶縁層１５および絶縁層１
７はＳｉＯ□から成る。そして、絶縁層１７． Ｓｉ３
Ｎ４膜１６゜層間絶縁層１５および１４を貫通し、ドレ
イン１２を表出する開口を形成したのち、絶縁層１７上
に、第３の多結晶シリコン層を堆積し、これをパターン
ニングして、蓄積電極（ＳＥ）を形成する。蓄積電極（
ＳＥ）は前記開口を通じてドレイン１２に接続されてい
る。
し１層間絶縁層１５上に５ｉｆｆＮ４膜１６および絶縁
層１７を順次形成する。眉間絶縁層１５および絶縁層１
７はＳｉＯ□から成る。そして、絶縁層１７． Ｓｉ３
Ｎ４膜１６゜層間絶縁層１５および１４を貫通し、ドレ
イン１２を表出する開口を形成したのち、絶縁層１７上
に、第３の多結晶シリコン層を堆積し、これをパターン
ニングして、蓄積電極（ＳＥ）を形成する。蓄積電極（
ＳＥ）は前記開口を通じてドレイン１２に接続されてい
る。
次いで、 ５ｉｌｏ□から成る絶縁層１７を１例えば弗
酸溶液を用いてエツチングにより除去する。このエツチ
ングにおいて、 Ｓｉ３Ｎ、膜６がストッパとして機
能する。その結果、蓄積電極（ＳＥ）のフィンの下部に
は、同図（ｂ）に示すように、空隙が形成される。
酸溶液を用いてエツチングにより除去する。このエツチ
ングにおいて、 Ｓｉ３Ｎ、膜６がストッパとして機
能する。その結果、蓄積電極（ＳＥ）のフィンの下部に
は、同図（ｂ）に示すように、空隙が形成される。
次いで１周知の減圧下におけるＣＶＤ （化学気相成長
）法により、半導体基Ｆｉ１表面に１例えばＳｉ３Ｎ４
膜（図示省略）を堆積する。このＳｉ３Ｎ、膜は記憶容
量の誘電体膜を構成するに必要かつ充分な厚さとし、蓄
積電極（ＳＥ）のフィンの下部における前記空隙を埋め
ることはない。
）法により、半導体基Ｆｉ１表面に１例えばＳｉ３Ｎ４
膜（図示省略）を堆積する。このＳｉ３Ｎ、膜は記憶容
量の誘電体膜を構成するに必要かつ充分な厚さとし、蓄
積電極（ＳＥ）のフィンの下部における前記空隙を埋め
ることはない。
次いで、半導体ＭＦｉ１表面に第４の多結晶シリコン層
を堆積し、これをパターンニングして、同図（Ｃ）に示
すように、対向電極（ＣＢ）を形成するとともに、セン
スアンプ領域に段差緩和パッド７を形成する。前記第４
の多結晶シリコン層は、蓄積電極（ＳＥ）のフィンの下
部における前記空隙を埋めるに充分な厚さを有する。そ
ののち、対向電極（ＣＥ）と段差緩和バッド７から表出
するＳｉ３Ｎｇ膜６を選択エツチングする。
を堆積し、これをパターンニングして、同図（Ｃ）に示
すように、対向電極（ＣＢ）を形成するとともに、セン
スアンプ領域に段差緩和パッド７を形成する。前記第４
の多結晶シリコン層は、蓄積電極（ＳＥ）のフィンの下
部における前記空隙を埋めるに充分な厚さを有する。そ
ののち、対向電極（ＣＥ）と段差緩和バッド７から表出
するＳｉ３Ｎｇ膜６を選択エツチングする。
次いで、同図（ｄ）に示すように、半導体基板１表面全
体にに１例えばＢＰＳＧ （硼燐酸ガラス）から成る絶
縁層２を形成する。センスアンプ領域において１段差緩
和パッド７の下のみに５ｉｚＮ４膜６を残すことにより
、絶縁層２表面の段差がより低減される。
体にに１例えばＢＰＳＧ （硼燐酸ガラス）から成る絶
縁層２を形成する。センスアンプ領域において１段差緩
和パッド７の下のみに５ｉｚＮ４膜６を残すことにより
、絶縁層２表面の段差がより低減される。
次いで、絶縁層２表面に１．アルミニウム層またはアル
ミニウム合金層を堆積し、これをパターンニングして、
同図（ｅ）に示すように、ワード線（ＷＬ）上に平行に
延在するパスライン（ＷＢ）を形成するとともに、セン
スアンプ領域に、中間接続導体層３を形成する。なお、
中間接続導体層３は孤立したパターンであって、センス
アンプ領域におけるＭＩＳ トランジスタ等との接続と
のために、上記アルミニウム層等の堆積の前に、絶縁層
２に所要のコンタクトホールを形成しておくことは言う
までもない。
ミニウム合金層を堆積し、これをパターンニングして、
同図（ｅ）に示すように、ワード線（ＷＬ）上に平行に
延在するパスライン（ＷＢ）を形成するとともに、セン
スアンプ領域に、中間接続導体層３を形成する。なお、
中間接続導体層３は孤立したパターンであって、センス
アンプ領域におけるＭＩＳ トランジスタ等との接続と
のために、上記アルミニウム層等の堆積の前に、絶縁層
２に所要のコンタクトホールを形成しておくことは言う
までもない。
次いで、同図げ）に示すように、半導体基板１表面全体
に１例えばＢＰＳＧから成る絶縁層１８を形成する。絶
縁層１８は、アルミニウム等から成るパスライン（ＷＢ
）および中間接続導体層３の表面にヒロンクと呼ばれる
突起が生じるのを防止する目的で形成され、その厚さは
実質的に無視できる程度に小さい。
に１例えばＢＰＳＧから成る絶縁層１８を形成する。絶
縁層１８は、アルミニウム等から成るパスライン（ＷＢ
）および中間接続導体層３の表面にヒロンクと呼ばれる
突起が生じるのを防止する目的で形成され、その厚さは
実質的に無視できる程度に小さい。
次いで、半導体基板１表面全体に、 ＳＯＣ層５を塗布
したのち、 ＳＯＧ層５上に９例えばＢＰＳＧから成る
絶縁層４を形成する。そして、絶縁層４Ｓこ、中間接続
導体層３を表出する開口２０を形成する。そののち、絶
縁層４上に、アルミニウム層またはアルミニウム合金層
を堆積し、これをパターンニングして、第１図に示した
ように、データバスライン（ＤＢ）を形成する。
したのち、 ＳＯＧ層５上に９例えばＢＰＳＧから成る
絶縁層４を形成する。そして、絶縁層４Ｓこ、中間接続
導体層３を表出する開口２０を形成する。そののち、絶
縁層４上に、アルミニウム層またはアルミニウム合金層
を堆積し、これをパターンニングして、第１図に示した
ように、データバスライン（ＤＢ）を形成する。
Ｃ発明の効果〕
上記の説明から明らかなように１本発明によれば、セン
スアンプ領域における絶縁層２表面は。
スアンプ領域における絶縁層２表面は。
段差緩和パッド７により段差が低減されておいるために
、半導体基板１表面全体を平坦化するに充分な厚さに塗
布されたＳＯＣ層５が、中間接続導体層３上に滞留する
ことがなく、シたがって、絶縁層４に設けられた開口２
０の側壁にＳＯＣ層５が表出しない。したがって、アル
ミニウム等から成る配線がＳＯＣ層と接触した場合に生
じる断線や多層配線間の接続不良が回避される。また、
センスアンプ領域における絶縁層２および絶縁層４の表
面の段差が低減され、中間接続導体層３やデータバス（
ＤＢ）を構成するアルミニウム層等を堆積する際のカバ
レッジが改善される。その結果、微細な多層配線を必要
とする大容量ＤＲＡＭの信頼性ならびに製造歩留りを向
上可能とする効果がある。
、半導体基板１表面全体を平坦化するに充分な厚さに塗
布されたＳＯＣ層５が、中間接続導体層３上に滞留する
ことがなく、シたがって、絶縁層４に設けられた開口２
０の側壁にＳＯＣ層５が表出しない。したがって、アル
ミニウム等から成る配線がＳＯＣ層と接触した場合に生
じる断線や多層配線間の接続不良が回避される。また、
センスアンプ領域における絶縁層２および絶縁層４の表
面の段差が低減され、中間接続導体層３やデータバス（
ＤＢ）を構成するアルミニウム層等を堆積する際のカバ
レッジが改善される。その結果、微細な多層配線を必要
とする大容量ＤＲＡＭの信頼性ならびに製造歩留りを向
上可能とする効果がある。
第１図は本発明の原理説明図。
第２図は本発明の実施例の工程説明図。
第３図は従来の問題点説明図
である。
図において。
１は半導体基板、 ２と４と１７と１８は絶縁層。
３は中間接続導体層、 ５はＳＯＣ層。
６は５ｉＪ４膜、 ７は段差緩和パッド。
１０は分離絶縁層、１１はソース。
１２はドレイン、１４と１５は眉間絶縁層。
２０！、ｔｒｉｌＩ口
である。
末好朗の魔埋設帆図
第
図
本給明の寛旅楕の工Ｍ説明図
藁
図
（ｔの１）
木【明Ｏｒ旅傍の工ｎ説明図
第
図
（そｆ）２）
Claims (3)
- （１）第１の配線層と、 該第１の配線層上に絶縁層を介して積層された部分を有
し且つ該積層部分における該絶縁層に設けられた開口を
通じて該第１の配線層に接続された第２の配線層と、 該積層部分における該第１の配線層の下に第２の絶縁層
を介して積層された部分を有する導電層パターン とを備えたことを特徴とする半導体装置。 - （２）半導体基板の一表面に画定され複数のメモリセル
が配置されるメモリセル形成領域内における所定領域に
不純物を導入して成るソースおよびドレインと該ソース
およびドレイン間における該半導体基板表面上にゲート
絶縁膜を介して延在するゲート電極とから成り対応する
メモリセルのトランスミッションゲートを構成するＭＩ
Ｓトランジスタを形成する工程と、 該ソースに接続されたビット線と該ビット線を覆う絶縁
層と該絶縁層に設けられた開口を通じて該ドレインに接
続された蓄積容量電極とを順次形成する工程と、 該蓄積容量電極を覆う誘電体層を形成したのち該半導体
基板表面全体に導電層を形成する工程と、該導電層をパ
ターンニングして該蓄積容量電極の対向電極を形成する
とともに該メモリセル形成領域外の所定領域に段差緩和
パッドを形成する工程と、 該対向電極および段差緩和パッドを覆う層間絶縁層を形
成する工程と、 少なくとも該段差緩和パッド上に延在する部分を有する
下層配線層を該層間絶縁層上に形成する工程と、 該下層配線層の頂部が表出する厚さに制御された絶縁材
料溶液を該層間絶縁層上に塗布して平坦化絶縁層を形成
する工程と、 該平坦化絶縁層が形成された該半導体基板表面全体に第
２の層間絶縁層を形成する工程と、該段差緩和パッド上
における該下層配線層を表出する開口を該第２の層間絶
縁層に形成する工程と、 該開口を通じて該下層配線に接続された上層配線層を該
第２の層間絶縁層上に形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - （３）半導体基板と、 該半導体基板の一表面に画定された領域であって、ＭＩ
Ｓトランジスタと該ＭＩＳトランジスタの有するドレイ
ンに接続された記憶容量とから成るメモリセルの群が各
々に形成される複数のメモリセル領域と、 該複数のメモリセル領域間における該半導体基板表面に
画定された領域であってセンスアンプが形成されたセン
スアンプ領域と、 該記憶容量を構成する対向電極と同一の導電層から成り
該センスアンプ領域に形成された段差緩和パッドと、 該段差緩和パッドが形成された該半導体基板表面に形成
された第１の絶縁層と、 該第１の絶縁層を介して該段差緩和パッド上に延在する
部分を有し且つ該センスアンプに接続された中間接続導
体層と、 該中間接続導体層が形成された該第１の絶縁層を覆い且
つ該中間接続導体層を表出するように厚さが制御された
平坦化絶縁層と、 該平坦化絶縁層が形成された該半導体基板表面を覆う第
２の絶縁層と、 該複数のメモリセル領域と該センスアンプ領域を横切る
ように延在し且つ該第２の絶縁層に設けられた開口を通
して該中間接続導体層に接続されたデータ・バス とを備えたことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252497A JPH0834304B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体装置およびその製造方法 |
| EP91115749A EP0476584B1 (en) | 1990-09-20 | 1991-09-17 | Dynamic random access memory having an elevated contact |
| US07/762,117 US5245205A (en) | 1990-09-20 | 1991-09-19 | Dynamic random access memory having a reliable contact |
| KR1019910016568A KR960001333B1 (ko) | 1990-09-20 | 1991-09-20 | 신뢰성이 높은 콘택트를 갖는 dram |
| US08/049,326 US5288655A (en) | 1990-09-20 | 1993-04-21 | Method of making dynamic random access memory having a reliable contact |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252497A JPH0834304B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130664A true JPH04130664A (ja) | 1992-05-01 |
| JPH0834304B2 JPH0834304B2 (ja) | 1996-03-29 |
Family
ID=17238198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252497A Expired - Fee Related JPH0834304B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5245205A (ja) |
| EP (1) | EP0476584B1 (ja) |
| JP (1) | JPH0834304B2 (ja) |
| KR (1) | KR960001333B1 (ja) |
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| US5591659A (en) * | 1992-04-16 | 1997-01-07 | Fujitsu Limited | Process of producing a semiconductor device in which a height difference between a memory cell area and a peripheral area is eliminated |
| JP3197064B2 (ja) * | 1992-07-17 | 2001-08-13 | 株式会社東芝 | 半導体記憶装置 |
| KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
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| KR960001333B1 (ko) | 1996-01-26 |
| US5245205A (en) | 1993-09-14 |
| EP0476584A1 (en) | 1992-03-25 |
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