KR960001333B1 - 신뢰성이 높은 콘택트를 갖는 dram - Google Patents

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마사아끼 히가시따니
다이떼이 신
도시오 노무라
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후지쓰 가부시끼가이샤
세끼사와 요시
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Abstract

내용 없음.

Description

신뢰성이 높은 콘택트를 갖는 DRAM
제1도는 종래 DRAM 칩의 전반적인 구조를 도시한 평면도.
제2도는 제1도의 DRAM 칩에 사용된 메모리 셀의 회로를 도시한 회로도.
제3도는 제1도의 DRAM 칩에 사용된 감지 증폭기의 회로를 도시한 회로도.
제4도는 제1도의 DRAM 칩상의 감지 증폭기에 형성된 전도체의 패턴을 보인 평면도.
제5도는 메모리 셀 영역 및 감지 증폭기 영역을 포함하는 종래 DRAM 칩을 보인 단면도.
제6도는 본 발명의 실시예에 따른 DRAM 칩을 보인 제5도에 해당하는 단면도.
제7(a) 내지 7(f)도는 제6도의 구조를 제조하기 위한 처리를 보인 도.
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 배선용으로 신뢰도가 높은 콘택트를 제공하는 랜덤 액세스 메모리에 관한 것이다.
다층 배선의 기술은 증가된 집적도를 갖는 최근의 반도체 집적 회로에 사용되어 왔다. 그러나 다층 배선을 사용함에 있어서, 다층 배선의 상부 표면상에 형성된 계단이나 요철은 다층 배선상에 끼워진 다수의 층 및 배선 패턴으로 인해 증가된 계단 높이를 갖는 경향이 있다. 이로인해 그러한 증가된 계단 높이는 특히 다층 배선구조의 상부 표면상에 제공된 배선 패턴에 여러 신뢰도의 문제를 일으킨다.
함몰부를 채우고 평탕화된 상부 표면을 형성하기 위해서, 소위 SOG(spin-on-glass)의 사용이 널리 알려지고 사용되어 왔다. 이 기술에서 실리콘의 유기 용액을 절연층의 표면상에 뿌리고 솔벤트를 증발시켜 제거한다. 비록 이 기술이 절연층의 표면을 평탄화시키는데 효과적이지만 알루미늄 패턴과 같은 배선 패턴을 SOG층과 직접 콘택트에 제공할 때 배선에 문제를 일으키는 경향이 있다. SOG로부터 방출된 유기 증기 뿐만 아니라 수증기도 콘택트의 그러한 저하를 일으킨다. SOG는 일반적으로 심지어 제거후에도 휘발성 성분을 방출한다는 것을 알아두자. 이런 이유 때문에, 배선 패턴을 지지하도록 실리콘 도는 PSG 같은 절연층을 CVD 공정에 의해 SOG층상에 더 제공해서 배선 패턴이 SOG층으로부터 분리될 수 있다.
배선 패턴을 지지하기 위한 실리콘 산화물이나 절연층으로 SOG층을 덮는 종래의 다층 배선과 관련하여, 그 구조를 미국 특허 출원 S.N. 495,514 및 S.N. 495,514의 분할 출원된 미국 특허 출원 S.N 712,378에 제한한다. 단 출원자는 본 발명의 출원자와 같다. 이 제안에서, 콘택트 호올이 형성되어지는 영역에 대응하여 엘리베이팅 구조를 형성하므로 SOG층 아래에 있는 절연층의 표면이 SOG층의 상부 주요 표면으로부터 표출된다. 그로인해 SOG층 아래에 있는 절연층은 콘택트 호올이 형성되어지는 영역에 대응하여 SOG층상에 제공된 절연층과 직접 접촉하고, SOG층이 콘택트 호올로부터 제거된다. 다시 말해서 SOG층이 콘택트 호올의 측벽에서 노출되지 않아서 신뢰도가 높은 전기 접촉을 수행한다.
앞의 제안을 DRAM(다이나믹 랜덤 액세스 메모리)에 적용할 때는 여러 문제를 해결해야만 한다.
제1도는 종래 DRAM 칩 10의 전반적인 구조를 도시하였다.
제1도를 참고하면 칩 10을 통해 수평 및 수직으로 걸쳐있는 띠를 따라 배열된 주변회로 11로 DRAM 칩 10의 표면을 다수의 직사각형 영역으로 분할한다. 도시한 예에서, 띠는 칩 10의 중심부분에서 서로 교차한다. 따라서 분할된 각 직사각형 영역에 감지 증폭기 S/A를 조절하기 위한 규칙적인 간격을 도면에서 수직으로 걸쳐 있도록 다수의 세로 띠 12를 제공한다. 띠 12 부근에 메모리 셀 영역을 형성하기 위해 행렬 구조에 메모리 셀(제1도에서는 특별히 도시하지 않음)을 제공한다.
각 열의 메모리 셀에 대해 제1도에 도시한 바와같이 수직으로 확장되도록 워어드 라인 WL이 제공된다. 또한 각 행의 메모리 셀에 대해 상보 비트 라인 BL 및를 제1도에 도시한 바와같이 수평으로 확장되게 제공한다. 또한, 띠 12에서 각 감지 증폭기는 칩 10을 통해 수평으로 연장되는 데이타 버스 라인 DB를 경유하여 다른 열의 같은 행위에 있는 감지 증폭기에 연결된다. 이로인해 데이타 버스 라인 DB는 행방향으로 확장되어서 같은 행에 배열된 감지 증폭기 S/A를 주변회로 11에 연결한다. 주목하면 칩 표면과 교차하여 수평으로 확장되는 다수의 데이타 버스 라인 DB가 있다.
제2도는 메모리 셀의 일부의 전헝적인 구조를 도시한다 여기서 메모리 셀은 행과 열에 배열된 다수의 트랜지스터 T11,T13,T22,…를 포함한다. 트랜지스터 T11 및 T13은 행방향으로 확장되는 비트 라인 BL에 공통 연결되는 반면 트랜지스터 T22는 나머지 상보 비트 라인에 연결된다. 게다가, 각 트랜지스터는 해당 워어드 라인 WL1, WL2, WL3…에 연결되어 있다. 특히, 트랜지스터 T11은 비트 라인 BL에 연결된 소오스를 갖는다. 마찬가지로 T13은 같은 비트 라인 BL에 연결된 소오스를 가지며, 반면에 트랜지스터 T22는 상보 비트 라인에 연결된 소오스를 가진다. 또한 트랜지스터 T11,T22,T13은 메모리 셀 캐패시터에 연결된 각 드레인을 가진다. 워어드 라인 WL1-WL3은 트랜지스터 T11,T22,T13의 각 게이트에 연결된다.
제3도는 감지 증폭기 S/A의 회로도이다.
제3도를 참조하면, 감지 증폭기는 P 채널 MOS 트랜지스터 Q1 및 Q3 뿐만아니라 N 채널 MOS 트랜지스터 Q2 및 Q4를 포함하며, 트랜지스터 Q1 및 Q2는 직렬 연결되어 제1경로를 형성하는 반면 트랜지스터 Q3 및 Q4는 직렬 연결되어 제2경로를 형성한다. 감지 증폭기 S/A는 한 전원전원 Vcc 및 다른 전원전압 Vss 사이에 병렬로 제1경로와 제2경로를 연결하여 형성된다.
감지 증폭기에서 비트 라인 BL은 트랜지스터 Q1 및 Q2의 각 드레인 공통 연결되고 또한 트랜지스터 Q3 및 Q4의 각 게이트에도 공통 연결된다는 것을 알 수 있을 것이다. 반면에, 비트 라인는 트랜지스터 Q3 및 Q4의 각 드레인과 트랜지스터 Q1 및 Q2의 각 게이트에도 연결된다. 이로인해 비트 라인 BL 및는 감지 증폭기 S/A의 영역에서 서로 교차해야만 한다.
제4도는 감지 증폭기 S/A에서 비트 라인 BL 및의 그러한 교차를 도시하였다. 여기서 비트 라인 BL은 콘택트 호올에 의해 비트 라인 하부에 위치된 도체 스트립에 연결된다. 후에 서술할 바와같이, 워어드 라인 WL을 형성하는 전도층의 일부에서와 같이 이 도체 스트립은 워어드 라인 WL의 형성시에 형성된다. 반면에 상보 비트 라인은 도시하지 않은 절연층에 의해 물론 분리되는 도체 패턴위에 확장되며, 비트 라인 BL 및의 교차는 도시한 바와같이 달성된다.
제5도는 메모리 셀 영역 및 감지 증폭기 영역을 포함하는 종래 DRAM의 단면도인데, 감지 증폭기 영역은 제4도의 선 5-5′를 따라 취한 단면을 보인 것이다.
제5도를 참조하면 필드 산화영역 22에 의해 실리콘 기판 21의 상부 주요 표면상에 한정된 소자영역에 DRAM을 구성한다.
일반적으로 폴리실리콘의 게이트 전극 23을 기판 21의 상부 주요 표면과 게이트 전극 23 사이에 끼어 있는 게이트 산화막 23과 소자영역상에 제공하고, CVD 공정으로 실리콘 산화물층 24를 제공하여 아래에 게이트 전극 23을 묻는다. 게이트 전극 23을 DRAM 칩 10을 통해 연장되는 워어드 라인 WL의 일부로 형성한다는 것을 주목하자. 제1도에 도시한 바처럼 다수의 워어드 라인 WL이 병렬로 되어 있고, 제5도의 단면은 필드 산화영역 22위로 연장되는 또다른 워어드 라인 WL을 도시하였다.
실리콘 산화물층 24상에는 또다른 실리콘 산화물층 25를 제공한다. 메모리 셀 트랜지스터의 소오스의 역활을 하는 확산영역 21a에 대해 기판 21의 상부 주요 표면을 노광하는 콘택트 호올로 실리콘 산화물층 24 및 25를 형성하며, 실리콘 산화물층 25의 상부 주요 표면을 따라 확산영역 21a의 상부 주요 표면으로부터 연장하기 위해 폴리실리콘 전극 26을 제공해서 비트 라인 BL을 형성한다. 전극 26은 도면의 평면에 비스듬하게 되어 있고, 제5도에서는 이 전극 26이 실리콘 산화물층 25를 부분적으로만 덮으면서 중간 위치에 가로막혀 있다는 것을 보여준다. 또한, 전극 26 뿐 아니라 실리콘 산화물층 25 아래를 덮는 실리콘 산화막 27에 의해 폴리실리콘 전극 26을 덮는다. 필드 산화영역 22상에는 실리콘 산화물층 24, 25, 27이 연속적으로 침착되어서 이 층들은 필드 산화영역 22상에 폴리실리콘 워어드 라인 WL을 덮게 한다는 것을 알 수 있을 것이다.
층 24, 24 및 27의 층 구조에 메모리 셀 트랜지스터의 드레인의 역할을 하는 확산영역 21b의 상부 주요 표면을 노광하는 쓰루 호을 24a를 형성하고, 쓰루 호올 24a의 측벽을 따라 위로 연장하고 실리콘 산화물층 27위의 레벨에서 수평으로 펼쳐져서 큰 표면영역이 특징인 적층 캐패시터 C를 형성하는 폴리실리콘 전극 28을 형성한다. 전극 28은 실리콘 산화물(도시하지 않음)과 같은 얇은 유전체막 28a에 의해 덮혀지고, 폴리실리콘의 접지 전극 29는 전극 28의 핀(fin) 부분을 덮는다. 전극 28의 핀 부분의 뒤 또는 하부 표면을 덮는 접지 전극 29와 실리콘 산화물층 27의 상부 주요 표면 사이에, 핀 구조를 형성할 때 에칭으로부터 실리콘 산화물층 27을 보호하기 위한 실리콘 질화막 30을 제공할 수도 있다.
게다가, 다층 배선을 제공하기 위해서 PSG(포스포실리케이트 유리) 또는 BPS G(보로-포스포실리케이트 유리)의 절연층 31을 제공하여 칩 10을 통해 확장되도록 한다. 따라서 절연층 31이 감지 증폭기 영역 12전역에도 또한 확장된다. 감지 증폭기 영역 12의 구조적 특징 및 문제점을 이후에 상세히 설명한다.
제5도 특히 메모리 셀 영역을 다시 언급하면, 워어드 버스 라인 WB를 형성하기 위해 규칙적인 간격으로 절연층 31상에 알루미늄 배선 패턴을 제공한다. 여기서 워어드 버스 라인 WB는 칩상에 있는 메모리 셀에 워어드 라인 전압을 효율적으로 분배하는데 사용되고, 적합한 콘택트 호올에서 폴리실리콘 워어드 라인으로 콘택트를 형성한다.
워어드 버스 라인들 WB 사이에 형성된 함몰된 영역을 채우는 SOG층 35상에 제공된 PSG 또는 BPSG 등의 절연층 34 밑에 워어드 라인 WB를 묻는다. 그로인해 SOG층 35는 절연층 34의 평탕화를 개선시킨다. 절연층 34상에서 제1도에 도시한 데이타 버스 라인 DB를 감지 증폭기와 배선을 위해 제공한다.
이제 제5도의 감지 증폭기 영역을 언급하면 메모리 셀 영역에 대해 SOG층 35 및 절연층 34를 제공한다. 워어드 버스 라인 WB에 대해 절연층 31위에 알루미늄 패턴 33을 제공하고, 데이타 버스 라인 DB는 층 34 뿐만 아니라 SOG층 35를 통해 침투하는 콘택트 호올 34a를 경유하여 알루미늄 패턴 33으로 콘택트를 형성한다. 알루미늄 패턴 33은 제5도의 도시하지 않은 영역에서 감지 증폭기에 연결된다.
그러한 종래 DRAM 소자에 있어서 콘택트 호올 34a의 측벽에 노광된 SOG층 35로 인해 알루미늄 패턴 33 및 데이타 버스 라인 DB의 콘택트가 신뢰성이 낮다는 문제가 있다. 스퍼터링 공정에 의해 전형적으로 전도될 수 있는 콘택트 호올 34a가 알루미늄으로 채워질 때, 침착과 관련된 가열에 기인하여 SOG층 35는 유기 증기 및 물을 방출할 수도 있어서 데이타 버스 라인 DB 및 알루미늄 패턴 33 사이의 콘택트를 저하시킬 수도 있다.
제4도의 평면도에서, 이 콘택트 호올 34a는 보통 서로 병렬 확장된 한쌍의 비트 라인 사이에 형성된다. 제5도의 단면도에 나타낸 것처럼 각각의 병렬 비트 라인들은 공통 폴리실리콘층을 패턴화하여 워어드 라인 WL과 동시에 형성되는 제1도체 스트립 23′와, 공통 폴리실리콘층을 패턴화하여 비트 라인 BL 및와 동시에 형성되는 제2도체 스트립 26′를 포함한다. 폴리실리콘 패턴 23′ 및 26′에 해당하는 한쌍의 리지 (ridge) 사이에 위치한 절연층 31의 최하부상에 알루미늄 패턴 33이 제공되기 때문에, 패틴 33의 상부 주요 표면상에 SOG의 축적이 생기고 이 축적된 SOG층을 콘택트 호올 34a의 측벽에 노광한다.
이제 알루미늄 배선 패턴 33상에 SOG층이 축적되는 이유와 그러한 SOG층의 역효과를 설명하면, 절연층 31의 함몰된 부분이 아니고 그의 돌출된 부분 즉 전극 23′ 및 26′위에 위치한 부분상에 배선 패턴 33을 간단히 제공함으로써 그러한 문제를 제거할 수도 있다. 그러나 전극 23, 23′, 26, 26′와 같이 폴리실리콘 전극에 대한 설계규칙 알루미늄 패턴 33 뿐만 아니라 워어드 버스 라인 WB의 설계규칙보다 실제로 더 엄격하기 때문에 이 해결책은 적용할 수 없다. 예로서 비트 라인 BL,및 워어드 라인 WL은 위치 편차에 대해 ±0.5μm의 정확도 이내에 패턴화되는 반면 워어드 버스 라인 WB 또는 데이타 버스 DB는 보통 ±1μm의 정확도내에 패턴화된다. 그로 인해서 알루미늄 패턴 33을 절연층 31의 최고 레벨부분상에 정확히 형성하는 것을 보장할 수 없다. 실패했을 때 알루미늄 패턴 33위에 SOG층의 축적이 다소 생기며 신뢰도가 높은 콘택트를 수행할 수 없다.
따라서, 전술한 문제점이 제거된 새롭고 유용한 다이나믹 랜덤 액세스 메모리 및 그의 제조과정을 제공하는 것은 본 발명의 목적이다.
본 발명의 또다른 특수 목적은 개선된 신뢰성을 갖는 다이나믹 랜덤 액세스 메모리를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 개선된 산출고 및 감소된 경비로 다이나믹 랜덤 메모리를 제조하는 방법을 제공하는 것이다.
본 발명의 목적은 또한 기판상에 형성된 메모리 셀 영역과 감지 증폭기 영역으로 이루어지는 다이나믹 랜덤 액세스 메모리를 제공하는 것으로, 상기 메모리 셀 영역이 상기 기판의 상부 주요 표면상에 제공되고 기판의 상부 주요 표면을 따라 연장되어 워어드 라인을 형성하는 게이트, 소오스 영역으로서 상기 게이트에 인접한 상기 기판에 제공된 제1확산 영역 및 드레인 영역으로서 제1확산 영역과 반대편에서 상기 게이트와 인접한 상기 기판에 제공되는 제2확산 영역을 갖는 MOS 트랜지스터를 포함하며, 또한 제1확산 영역에 연결되며 워어드 라인위에 레벨에 기판의 상부 주요 표면을 따라 확장되는 비트 라인, 제2확산 영역에 연결되며 윗방향으로 연장되는 적층 캐패시터 구조, 적층 캐패시터 구조 아래를 덮기 위한 상기 MOS 트랜지스터상에 제공되며 워어드 라인 및 비트 라인 아래를 덮는 제1절연층, 제1절연층의 상부 주요 표면상에 제공된 제1배선 패턴, 제1배선 패턴에 의해 형성된 함몰부를 채우기 위한 제1절연층상에 제공된 SOG층, 재1배선 패턴 아래를 덮기 위해 상기 SOG층상에 제공된 제2절연층 및 상기 제2절연층상에 제공된 제2 배선 패턴을 더 포함하고, 상기 감지 증폭기 영역이 메모리 셀 영역의 제1절연층에 해당하는 제3절연층, 감지 증폭기 영역의 제1절연층의 상부 주요 표면상에 제공되는 전도체 패턴, 제3절연층의 상부 주요 표면상에 형성된 함몰부를 채우기 위하여 제3절연층의 상부 주요 표면상에 제공된 SOG층, 상기 전도체 패턴 아래를 덮기 위해 감지 증폭기 영역의 SOG층상에 제공된 제4절연층, 제3절연층의 상부 주요 표면의 레벨을 높혀서 전도체 패턴의 상부 주요 표면을 SOG층 위로 노광하기 위하여 제3절연층 아래에 제공되는 돌출부, 이로인해 상기 제4절연층이 전도체 패턴의 노광된 상부 주요 표면을 직접 덮으며, 전도체 패턴의 상부 주요 표면을 노광하기 위하여 전도체 패턴에 대한 제4절연층에 제공되는 콘택트 호올, 및 상기 콘택트 호올을 경유하여 전도체 패턴과 접촉하여 제4절연층의 상부 주요 표면상에 제공되는 제3배선 패턴으로 이루어진다. 본 발명에 따라 콘택트 호올이 형성되어지는 부분에서 SOG층을 제거할 수 있다. 다시 말해서 돌출부에 의해 생김 전도체 패턴을 들어올리는 결과로 제4절연층이 전도체 패턴 33의 상부 주요 표면상에 직접 접촉되어서 SOG층 35를 콘택트 호을 34a로부터 제거한다. 이로인해, 콘택트의 신뢰성 및 메모리 소자의 신뢰성이 증가된다.
본 발명의 다른 목적 및 특징은 수반된 도면과 함께 읽을 때 상세한 설명으로부터 명백해질 것이다.
제6도는 본 발명에 의해 DRAM의 실시예를 도시한다. 제6도에서 제5도에 대해 미리 서술한 부분에 대해서는 같은 참조번호를 붙였으며 그 설명도 반복하지 않는다.
제6도를 참조하면 실리콘 산화물층 27의 함몰된 상부 주요 표면상에 폴리실리콘 패턴 37 및 실리콘 질화물 패턴 36으로 형성된 돌출 구조 38이 제공된다. 여기서 실리콘 질화물 패턴 36은 실리콘 산화물층 27의 함몰된 상부 주요 표면상태 직접 제공되며, 폴리실리콘 패턴 37은 실리콘 질화물 패턴 36상에 제공된다. 아래에서 서술한 바와같이, 실리콘 질화물 패턴 36은 적층 캐패시터 C의 실리콘 질화물 30을 형성하는 같은 실리론 질화막으로부터 형성된다. 보통 사용되는 바와같이 이 실리콘 질화막 30은 공간을 채우는 전극 29용 전극 28의 폴리실로콘 핀 아래 공간을 형성할 때 에칭 스토퍼 (stopper)로 사용된다. 종래 장치에서 이 실리콘 질화막은 전극 29 밑에 위치한 막 30을 제외하고 전극 29를 형성한 후에 제거된다.
마찬가지로 실리콘 질화물 패턴 36상에 폴리실리콘 패턴 37을 적층 캐패시터 C의 전극 29를 형성하는 같은 폴리실리콘 막으로 형성한다. 종래 장치에서 이 폴리실리콘층 37은 전극 28을 형성한 후에 에칭에 의해 제거되었다.
보통 패턴 36 및 37을 워어드 라인 WL 및 비트 라인 BL 형성에 사용된 정확도나 설계 규칙으로 형성한다. 그로인해 패턴 36 및 37은 전형적으로 약 1.5μm의 폭 W를 가진다. 그와같은 엄격한 설계 규칙을 이용하므로 실리콘 산화물층 27의 상부 주요 표면상에 형성된 함몰부에 대해 패턴 36 및 37을 정확히 형성하는 것은 쉽다.
돌출 구조 38의 제공으로 인해, 돌출 구조 38 아래를 덮는 절연층 31은 실리콘 산화물층 27에 함몰부가 있다는 사실에도 불구하고 실제로 평탄한 상부 주요 표면을 나타내고 있다. 이에 따라 절연층 31상에 제공된 알루미늄 전도체 패턴 33의 위치는 위로 이동하고 패턴 33의 상부 표면은 절연층 35위에 노출된다.
이미 알려진 바와같이 패턴 33은 보다 덜 엄격한 설계 규칙으로 형성되므로 패턴 33은 제6도에 도시한 바와같이 정확한 위치에 형성하지 않을 수도 있다. 그러나, 패턴 33에서 그러한 측면 편차는 전혀 문제를 일으키지 않는데, 왜냐하면 절연층 31의 표면이 실제로 평탄하고 전도체 패턴 33의 상부 표면이 패턴 33을 제공하는 곳에 관계없이 SOG층 위에 노광되기 때문이다.
따라서 SOG층의 상부 주요 표면위에 노광된 전도체 패턴 33의 상부 주요 표면으로 인해서 절연층 34는 전도체 패턴 33의 노광된 상부 주요 표면과 직접 접촉한다. 따라서 SOG층 35가 전도체 패틴 33의 상부 주요 표면을 노광하기 위해 절연층 34상에 제공되어 있는 콘택트 호올 34a로부터 제거되므로 데이타 버스 DB와 전도체 패턴 33 사이의 신뢰도가 높은 전기 접촉을 수행할 수 있다.
제6도의 구조에서 언덕(hillock)의 형성을 막기 위해 알루미늄 패턴 WB 또는 33을 덮도록 BPSG의 얇은 절연막 35a를 형성할 수도 있는데, 이 BPSG층 35a는 극히 제한된 두께를 가지며 제6도의 구조에 영향을 미치지 않는다. 어쨌든 콘택트 호올 34a가 형성되어 이 얇은 BPSG층 35a를 침투한다.
다음, 본 발명의 제조과정을 제7(a) 내지 7(f)도를 참조하여 서술한다.
제7(a)도를 참조하면 소자영역을 한정하기 위해 LOCOS 처리로 실리콘 기판 21의 상부 주요 표면상에 필드 산화영역 22를 형성한다. 소자영역은 제1도에 한정된 메모리 셀 영역에 형성된다는 것에 주목하자.
LOCOS 처리를 완료한 후에 실리콘 기판 21의 노광된 상부 주요 표면을 얇은 실리콘 산화막으로 덮고, 폴리실리콘의 워어드 라인 WL을 기판상에 형성해서, 폴리실리콘층(도시하지 않음)을 침착하고 같은 순서대로 패턴화하여 소정의 피치에 의해 소자영역위에 서로 병렬로 확장된다. 워어드 라인 WL은 소자영역에서 게이트 전극 23을 형성하고, 이전에 형성된 얇은 산화막을 경유하여 실리콘 기판 21의 상부 주요 표면에 접촉을 수행한다. 이 산화막은 게이트 산화막의 역할을 한다. 마스크로서 게이트 전극 23을 사용하여 이온주입 처리를 해서 게이트 전극 23의 양편에서 기판에 소오스영역 21a 및 드레인영역 21b를 형성한다.
폴리실리콘층의 패턴화는 제7(a)도의 오른편에 도시한 감지 증폭기 뿐만 아니라 왼편에 메모리 셀 영역에서 동시에 실행된다. 이로인해 워어드 라인 WL 및 게이트 전극 23을 형성했던 같은 폴리실리콘층으로부터 워어드 라인 WL으로 폴리실리콘 패턴 23′를 기판 21의 상부 주요 표면상에 형성한다. 거기에서 패턴 23′는 이미 전술한 바와같이 LOCOS 공정이 완료한 후에 기판 21의 전체 노광된 표면을 덮도록 형성되었던 얇은 실리콘 산화막에 의해 기판 21의 상부 주요 표면으로부터 분리된다.
따라서 워어드 라인 WL 및 패턴 23′를 형성한 후에 CVD 공정으로 실리콘 산화물층 24를 침착해서 메모리 셀 영역의 게이트 전극 23과 감지 증폭기 영역의 패턴 23′를 포함하는 워어드 라인 WL을 덮는다. 또한 다른 실리콘 산화물층 25를 실리콘 산화물층 24위에 침착하고, MOS 트랜지스터의 소오스영역 21a를 노광하는 콘택트 호올을 형성한 후에 또 다른 폴리실리콘층(도시하지 않음)을 층 25상에 더 침착한다. 제2폴리 실리콘층을 패턴화하여 비트 라인 26은 소오스영역 21a와 접촉하여 형성된다. 동시에 폴리실리콘 패턴 26′를 같은 제2폴리실리콘층으로부터 절연층 25상에 형성한다. 도시한 예에서 실리콘 산화물층 24를 감지 증폭기 영역의 폴리실리콘 패턴 23′위의 영역으로부터 제거한다. 그로인해 실리콘 산화물층 25가 기판 21의 상부 주요 표면 및 패턴 23′를 직접 덮는다.
비트 라인 26 및 폴리실리콘 패턴 26′의 형성 후 실리콘 산화물층 27을 CVD 공정으로 침착시켜서 전체 구조를 덮는다. 게다가 실리콘 질화막 30은 예를들어 스퍼터링 공정으로 메모리 셀 영역 및 감지 증폭기 영역위에 일정하게 침착되고, 실리콘 산화물 층 41을 메모리 셀 영역 및 감지 증폭기 영역위로 일정하게 실리콘 질화막 30상에 침착시킨다.
다음은 콘택트 호올 24a를 층 24, 25, 27, 30 및 41를 통해 제공해서 메모리 셀 트랜지스터의 드레인영역 21b를 노광한다. 또한 폴리실리콘층 28은 콘택트 호올 24a를 포함하는 실리콘 산화물층 41상에 침착되서 메모리 셀 트랜지스터의 노광된 드레인 영역 21b와 직접 접촉한다. 그리고 나서 폴리실리콘층 28을 패턴화해서 층 28이 콘택트 호올 28의 근처에만 존재하게 된다. 그로인해 제7(a)도의 구조를 얻는다.
다음은 제7(b)도의 단계에서 에칭 저항 마스크로서 실리콘 산화막 30을 사용하는 동안 실리콘 산화물층 41을 에칭으로 제거한다. 불화 수소산의 에칭 용액을 이 목적으로 사용할 수도 있다. 결과적으로 핀 형 전극 28을 얻는다. 게다가 CVD 공정에 의해 전극 28의 노광된 표면상에 메모리 셀 캐패시터 C의 절연막으로 실리콘 질화막 28a를 침착시킨다.
제7(c)도의 단계에서, 폴리실리콘층 29를 침착해서 전극 28의 핀형 부분 아래에 형성된 공간을 포함하는 전극 28을 덮는다. 그로인해 그 공간을 제7(c)도에 도시한 바와같이 폴리실리콘층 29로 채운다. 폴리실리콘층 29는 칩위에 일정하게 침착되므로 감지 증폭기 영역에 대한 실리콘 질화막 30을 덮는다. 또한 제7(c)도의 단계에서 감지 증폭기 영역상의 실리콘 질화막 30 및 폴리실리콘층 29를 실리콘 질화물 패턴 36과 폴리실리콘 패턴 37을 형성한다. 이전에 언급한 바와같이 워어드 라인 및 비트 라인의 패턴화에 적용되는 엄격한 규칙에 따라 이 패턴화를 수행한다. 따라서 한쌍의 폴리실리콘 패턴 23′와 26′의 리지 사이에 형성된 함몰부에 대해 정확히 돌출구조 38을 형성할 수 있다. 돌출구조 38을 형성하는 폴리실리콘 패턴 37은 폴리실리콘층 29의 두께와 구성에 해당하는 두께 및 구성을 갖는다. 일반적으로 폴리실리콘층 37의 두께는 약 150nm인 반면에 실리콘 질화물층 36의 두께는 약 50nm이다.
제7(c)도의 구조를 완성한 후에, 제7(d)도에 도시한 바와같이 메모리 셀 영역과 감지 증폭기 영역을 모두 포함하는 BPSG층 31에 의해 전체 구조를 덮고, 제7(e)도에 도시한 바와같이 BPSG층 31의 평탄화된 상부 주요 표면상에 알루미늄 전극 WB 또는 33을 제공한다. 제7(e)도의 구조 형성에 있어서 알루미늄층은 스퍼터링에 의해 BPSG층 31상에 침착되어 그후 패턴화된다. 소자 자체의 레벨위에 형성된 그러한 배선층을 패턴화할때는 제조를 쉽게 하고 생산고를 개선시키기 위해 덜 엄격한 설계 규칙이 적용된다. 그로인해 패턴 33은 약 3μm 이상의 폭을 가질 수 있다. 이미 이전에 서술한 바와같이, 제5의 종래 구조는 특히 패턴 33의 상부 표면의 레벨에 대한 패턴 33의 형성에 불확실하고 예측할 수 없는 문제를 일으켰는데 이는 층 31의 상부 표면상에 형성된 함몰부 때문이다. 제7(e)도의 구조에서 패턴 33의 레벨은 보다 덜 엄격한 설계 규칙으로 인해 패턴 33의 위치를 수평으로 이동 시킬때에도 실제로 같다.
제7(f)도의 단계에서 얇은 BPSG층 35a를 제7(e)도의 구조위에 일정하게 침착시키고 SOG층 35는 알루미늄 패턴 WB 또는 33의 상부 주요 표면이 SOG층 35의 표면위에 노광되도록 하는 깊이를 설정하여 그위에 덮는다. 상기 서술한 것처럼 SOG층 35위에 알루미늄 패턴 33의 상부 주요 표면의 노광은 돌출 구조 38의 존재로 인해 보장된다.
솔벤트를 증발시켜 SOG층 35를 복구한 후예 BPSG층 34를 전체 구조상에 침착시켜서 알루미늄 패턴 아래에 묻는다. 층 34를 침착한 후 콘택트 호올 34a를 알루미늄 패턴 33에 대해 제공하여 패턴 33의 상부 주요 표면을 노광시킨다. 패턴 33의 상부 주요 표면이 SOG층 35위에 위치하기 때문에 콘택트 호올 34a에 의해 노광된 SOG층은 없다. 다시 말해서 콘택트 호올 34a를 경유하여 알루미늄 패턴 33과 접촉되는 전극은 확실하고 안정된 전기적 접촉을 행한다.
전술한 제조과정에서 캐패시터 전극 28을 형성하는 폴리실리콘층의 일부를 사용해서 돌출구조 38을 형성하는 것이 가능해질 수 있다. 그러나, 이 경우에 실리콘 산화물층 41은 폴리실리콘 패턴과 밑에 위치한 실리콘 질화물 패턴 36 사이에 필연적으로 삽입되고, 감지 증폭기 영역의 함몰부를 과도하게 보충할 수도 있다.
바람직하게는 독출구조 38의 전반적인 두께를 비트 라인 및 절연막 27의 두께에 따라 200nm로 설정할 수 있다. 또한 폴리실리콘 패턴 37밑에 있는 실리콘 질화물 패턴 36은 매모리 셀 캐패시터의 제조과정에 따라 제거할 수도 있다.
또한 본 발명은 전술한 실시예에서만 제한하지 않으며 다양한 수정과 변화를 본 발명의 범위에서 벗어나지 않는 한 가할 수 있다.

Claims (9)

  1. 상부 및 하부 주요 표면을 갖는 반도체 기판(21) ; 메모리 셀 트랜지스터를 조절하기 위하여 기판의 상부 주요 표면상에 한정되는 메모리 셀 영역(MEMORY CELL REGION) ; 감지 증폭기를 조절하기 위하여 기판의 상부 주요 표면상에 한정되는 감지 증폭기 영역(SENSE AMP REGION) ; 상기 메모리 셀 영역에 제공된 다수의 메모리 셀 트랜지스터(21a,21b) ; 각 메모리 셀 트랜지스터에 따른 상기 메모리 셀 영역상에 제공되며, 전하를 축적하기 위하여 해당 메모리 셀 트랜지스터에 전기적으로 연결되는 제1전극(28) 및 절연막에 의해 제1전극으로부터 분리되는 제2반대 전극(29)로 이루어지는 다수의 메모리 셀 캐패시터(C) ; 상기 감지 증폭기 영역상에 제공되며, 메모리 셀 캐패시터에 연결된 전하를 검출하기 위하여 연결된 감지 증폭기(Q1-Q4) ; 상부 및 하부 주요 표면을 갖고, 메모리 셀 영역 및 감지 증폭기 영역 모두를 덮기 위하여 반도체 기판의 상부 중요 표면상에 제공되며, 그의 하부 주요 표면 아래에 메모리 셀 캐패시터 및 메모리 셀 트랜지스터를 덮는 제1절연층(31) ; 전기적 신호를 전달하기 위하여 제1절연층의 상부 주요 표면상에 제공되는 제1전도체 패턴(WB) ; 전기적 신호를 전달하기 위하여 상기 감지 증폭기 영역에 대한 제1절연층의 상부 주요 표면상에 제공되며, 상부 및 하부 주요 표면을 갖는 중간 연결패턴(33) ; 상부 및 하부 주요 표면을 갖고, 메모리 셀 영역 및 감지 증폭기 영역 모두 위로 확장하기 위해 제1절연층의 상부 주요 표면상에 제공되며, 제1전도체 패턴이나 중간 연결패턴에 의해 덮혀지지 않는 제1절연층의 상부 주요 표면의 일부를 덮는 스핀-온-유리층(35) ; 상부 및 하부 수요 표면을 갖고, 제1전도체 패턴(WB) 및 중간 전도체 패턴(33)을 덮기 위해 스핀-온-유리층의 상부 주요 표면상에 제공되며, 중간 전도체 패턴의 상부 주요 표면을 노광하기 위하여 상부 주요 표면에서 하부 주요 표면을 확장하기 위해 콘택트 호올(34a)을 제공하는 제2절연층 (34) ; 및 제2절연층의 상부 주요 표면상에 제공되며, 상기 콘택트 호올을 채우고 중간 전도체 패턴과 전기적 접촉이 되도록 하는 제2전도체 패턴(DB)로 이루어지는 다이나믹 랜덤 액세스 메모리(DRAM)에 있어서, 상부 및 하부 주요 표면을 갖고 측벽에 의해 둘러 싸여지며, 중간 연결 패턴(33)에 대한 감지 증폭기 영역상에 제공되어 있고, 스핀-온-유리층(35)의 상부 주요 표면위에 중간 배선 패턴의 상부 주요 표면을 노광하도록 제1절연층의 상부 주요 표면의 레벨을 끌어올리기 위한 제1절연층(31)의 하부 주요 표면과 돌출부분(38)의 하부 주요 표면이 일치하도록 제1절연층(31)의 상부 주요 표면 아래에 제공 되어 있으며, 메모리 셀 캐패시터(C)의 반대 전극(29)을 형성하는 같은 전도체 물질로부터 형성된 전도체 조각(37)로 이루어지는 돌출부분(38) ; 과 중간 연결 패턴(33)의 상부 주요 표면과 직접 접촉을 하는 하부 주요 표면을 갖는 상기 제2절연층 (34)을 특징으로 하는 DRAM.
  2. 제1항에 있어서, 돌출부(38)를 형성하는 상기 반도체 조각(37)이 메모리 셀 캐패시터(C)의 반대 전극(29)와 동일한 조성 및 두께를 가지는 것을 특징으로 하는 DRAM.
  3. 제1항에 있어서, 상기 메모리 셀 캐패시터(C)가 반대 전극 아래에 실리콘 질화막(30)을 더 포함하고, 상기 돌출부분은 실리콘 질화막에 대한 상기 전도체 조각 아래에 위치된 실리콘 질화물 조각(36)을 더 포함하는 것을 특징으로 하는 DRAM.
  4. 제1항에 있어서, 상기 감지 증폭기 영역이 기판의 상부 주요 표면으로부터 위로 돌출된 상부 주요 표면을 각각 갖는 다수의 돌출 구조(23′,26′)를 이동하고, 상기 돌출부분(38)이 상기 돌출구조 사이의 공간에 따라 제공되는 것을 특징으로 하는 DRAM.
  5. 제4항에 있어서, 상기 메모리 셀 영역이 메모리 셀 트랜지스터에 연결된 워어드 라인(WL) 및 비트라인(BL)을 더 포함하고, 감지 증폭기 영역의 상기 돌출구조가 그들 사이에 끼워진 절연층과 감지 증폭기 영역에 따른 기판의 상부 주요 표면상에 서로 적층된 제1 및 2도체 스트립(23′,26′)을 포함하는데, 상기 제1도체 스트립은 워어드 라인(WL)과 동일한 두께 및 구성을 가지는 반면 상기 제2도체 스트립은 비트 라인(BL)과 동일한 두께 및 구성을 갖는 것을 특징으로 하는 DRAM.
  6. 제5항에 있어서, 상기 제1 및 2도체 스트립(23′,26′)이 상보 비트 라인(BL,)로서의 역할을 하며, 감지 증폭기 영역의 상기 돌출구조는 상보 비트 라인의 교차점을 제공하는 것을 특징으로 하는 DRAM.
  7. 메모리 셀 트랜지스터로 형성된 메모리 셀 영역과 감지 증폭기로 형성된 감지 증폭기 영역으로 한정되어지는 기판상에 DRAM을 제조하기 위한 방법에 있어서, 메모리 셀 트랜지스터 및 감지 증폭기 아래에 묻기 위하여 메모리 셀 영역 및 감지 증폭기 영역을 포함하는 상기 기판상에 제1절연층(27)을 제공하는 단계 ; 상기 제1절연층상에 제1절연층으로부터 다른 구성을 갖는 공간층(41)을 제공하는 단계 ; 공간층(41) 및 제1절연층(27)을 통해 콘택트 호올(24a)을 제공하여 메모리 셀 트랜지스터의 드레인영역 (21b)을 노광하는 단계 ; 상기 제1전도체 층이 메모리 셀 트랜지스터의 노광된 드레인영역(21b) 및 콘택트 호올(24a)의 측벽을 덮도록 상기 공간층상에 제1전도체 층(28)을 침착하는 단계 ; 메모리 셀 캐패시터의 제1전극(28)을 형성하기 위해 제1전도체 층을 패턴화하는 단계 ; 제1전극(28) 아래에 공간을 형성하도록 에칭에 의해 밑에 있는 제1절연층(27)에 대해 선택적으로 공간층(41)을 제거하는 단계 ; 제1전극(28)의 노광된 표면상에 절연막(28a)을 침착하는 단계 ; 절연막(28a)에 의해 덮혀지는 제1전극 (28)을 포함하는 상기 제1절연층(27)상에 제2전도체 층(29)을 침착하고, 상기 제2전도제층(29)을 감지 증폭기 영역을 덮는 제1절연층(27)상에도 또한 침착하는 단계 ; 그들 사이에 삽입하는 절연막(28a)으로 메모리 셀 캐패시터의 제1전극(28)과 반대인 제2전극(29)을 형성하도록 제2전도체 층(29)을 패턴화하는 단계 ; 상기 단계가 함몰된 상부 주요 표면을 갖는 부분에 따라 감지 증폭기 영역을 덮는 제1절연층(27)상에 전도체 패턴(37)을 남겨 두도록 제2전도체 층(29)을 패턴화하는 단계를 포함하는 단계 ; 제2절연층(31)의 상부 주요 표면 아래에 있는 메모리 셀 영역상에 메모리 셀 캐패시터 (C)와 감지 증폭기 영역상에 전도체 패턴(37)을 묻기 위하여 메모리 셀 영역과 감지 증폭기 영역을 덮는 상기 제1절연층상에 제2절연층(31)을 침착하는 단계 ; 전도체 패턴이 형성되는 감지 증폭기 영역의 일부에 따라 제2절연층(31)의 상부 주요 표면상에 배선 패턴(WB,33)을 제공하는 단계 ; 배선 패턴(WB,33)에 의해 제2절연층의 상부 주요 표면상에 형성된 함몰부를 채우도록 제2절연층(31)의 상부 주요 표면상에 스핀-온-유리층(35)을 제공하며, 상기 스핀-온-유리층이 상부 주요 표면을 가지고 스핀-온-유리층의 상부 주요 표면위에 배선 패턴(33)의 상부 주요 표면을 노광하기 위해 제공되어지는 단계 ; 메모리 셀 영역 및 감지 증폭기 영역 모두를 덮도록 스핀-온-유리층(35)의 상부 주요 표면상에 제3절연층(34)을 제공하며, 상기 제3절연층은 배선 패턴(WB,33)아래를 묻도록 제공되어지는 단계 ; 전도체 패턴의 상부 주요 표면을 노광하도록 전도체 패턴에 따라 제3절연층을 통해 콘택트 호올(34a)을 제공하는 단계 ; 및 콘택트 호올을 경유하여 전도체 패턴과 접촉되는 제3절연층(34)의 상부 주요 표면상에 배선 패턴(DB)을 제공하는 단계로 이루어지는 제조방법.
  8. 제7항에 있어서, 제1절연층(27)을 침착하는 상기 단계가 제1절연층을 침착하는 단계 이후에 돌출된 층(30)을 침착하는 단계로 이루어지는 것을 특징으로 하는 제조방법.
  9. 제7항에 있어서, 상기 제2절연층(31)상의 상기 배선 패턴(33)이 감지 증폭기 영역상에 형성된 전도체 패턴(37)에 따라 형성되는 것을 특징으로 하는 제조방법.
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