JPH1012589A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPH1012589A JPH1012589A JP16198196A JP16198196A JPH1012589A JP H1012589 A JPH1012589 A JP H1012589A JP 16198196 A JP16198196 A JP 16198196A JP 16198196 A JP16198196 A JP 16198196A JP H1012589 A JPH1012589 A JP H1012589A
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Abstract
(57)【要約】
【課題】 ウエットエッチングのエッチングレートを変
えることにより、より少ない工程で活性領域と素子分離
領域の微細化を図り、且つ半導体基板へのダメージを抑
制する。 【解決手段】 半導体基板上に絶縁膜を形成する工程
（ｉ）と、活性領域上に開口部を有するマスクを該絶縁
膜上に形成する工程（ii）と、該マスクを用いて該絶縁
膜中にイオンを注入する工程（iii）と、イオン注入さ
れた領域の絶縁膜を該マスクを用いてウエットエッチン
グにより除去する工程（iv）と、該マスクを除去する工
程（ｖ）とからなる。
えることにより、より少ない工程で活性領域と素子分離
領域の微細化を図り、且つ半導体基板へのダメージを抑
制する。 【解決手段】 半導体基板上に絶縁膜を形成する工程
（ｉ）と、活性領域上に開口部を有するマスクを該絶縁
膜上に形成する工程（ii）と、該マスクを用いて該絶縁
膜中にイオンを注入する工程（iii）と、イオン注入さ
れた領域の絶縁膜を該マスクを用いてウエットエッチン
グにより除去する工程（iv）と、該マスクを除去する工
程（ｖ）とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離方法に関し、詳しくは、活性領域から素子分離領域へ
のシフト、活性領域を形成する際のダメージの改善に関
する。
離方法に関し、詳しくは、活性領域から素子分離領域へ
のシフト、活性領域を形成する際のダメージの改善に関
する。
【０００２】
【従来の技術】近年、半導体装置の製造技術の発展はめ
ざましく、微細化が進みその集積度は飛躍的に向上して
いる。特に、能動素子の微細化は加工技術の発展ととも
に促進されている。しかし、高集積化のためには能動素
子を形成する活性領域を微細化するだけでなく素子を分
離する素子分離領域（非活性領域）も微細化する必要が
ある。このため製造工程も複雑になり工程数が増加して
きている。
ざましく、微細化が進みその集積度は飛躍的に向上して
いる。特に、能動素子の微細化は加工技術の発展ととも
に促進されている。しかし、高集積化のためには能動素
子を形成する活性領域を微細化するだけでなく素子を分
離する素子分離領域（非活性領域）も微細化する必要が
ある。このため製造工程も複雑になり工程数が増加して
きている。
【０００３】図６は従来の半導体装置の素子分離の手順
を示す工程図である。図６において、１０１はシリコン
基板、１０２は酸化膜（１０２ａはウエットエッチング
後の酸化膜）、１０３はフォトレジスト（レジストマス
ク）、１０４はチャネルカット領域、１０５は緩衝用酸
化膜、１０６はシリコン窒化膜（１０６ａはシリコン窒
化膜のマスク）、１０７はロコス酸化膜、Ａは活性領
域、Ｂは素子分離領域をそれぞれ示す。
を示す工程図である。図６において、１０１はシリコン
基板、１０２は酸化膜（１０２ａはウエットエッチング
後の酸化膜）、１０３はフォトレジスト（レジストマス
ク）、１０４はチャネルカット領域、１０５は緩衝用酸
化膜、１０６はシリコン窒化膜（１０６ａはシリコン窒
化膜のマスク）、１０７はロコス酸化膜、Ａは活性領
域、Ｂは素子分離領域をそれぞれ示す。
【０００４】また、図６（ａ）は従来の半導体装置の素
子分離の手順１を示す。シリコン基板１０１上に形成さ
れた酸化膜１０２に開口部を有する厚い酸化膜のレジス
トマスク１０３を形成する（図６（ａ−１））。レジス
トマスク１０３を用いて、ウエットエッチングにより酸
化膜１０２の除去し、活性領域となる基板表面を露出さ
せる（図６（ａ−２））。レジストマスク１０３を除去
し、活性領域Ａと素子分離領域Ｂを形成する。必要に応
じて酸化膜１０２ａの下側の素子分離領域にチャネルカ
ット領域１０４となるチャネルストップのイオン注入を
行う（図６（ａ−３））。
子分離の手順１を示す。シリコン基板１０１上に形成さ
れた酸化膜１０２に開口部を有する厚い酸化膜のレジス
トマスク１０３を形成する（図６（ａ−１））。レジス
トマスク１０３を用いて、ウエットエッチングにより酸
化膜１０２の除去し、活性領域となる基板表面を露出さ
せる（図６（ａ−２））。レジストマスク１０３を除去
し、活性領域Ａと素子分離領域Ｂを形成する。必要に応
じて酸化膜１０２ａの下側の素子分離領域にチャネルカ
ット領域１０４となるチャネルストップのイオン注入を
行う（図６（ａ−３））。
【０００５】図６（ｂ）は従来の半導体装置の素子分離
の手順２を示す。シリコン基板１０１上に緩衝用の薄い
酸化膜１０５を形成し、その上にシリコン窒化膜１０６
を堆積したのちフォトレジスト１０３を形成する（図６
（ｂ−１））。フォトレジスト１０３をマスクとして、
シリコン窒化膜１０６のうち素子分離用酸化膜１０７を
形成する領域をエッチングで除去した後、フォトレジス
ト１０３を除去する（図６（ｂ−２））。
の手順２を示す。シリコン基板１０１上に緩衝用の薄い
酸化膜１０５を形成し、その上にシリコン窒化膜１０６
を堆積したのちフォトレジスト１０３を形成する（図６
（ｂ−１））。フォトレジスト１０３をマスクとして、
シリコン窒化膜１０６のうち素子分離用酸化膜１０７を
形成する領域をエッチングで除去した後、フォトレジス
ト１０３を除去する（図６（ｂ−２））。
【０００６】シリコン窒化膜１０６ａをマスクとしてロ
コス酸化膜１０７（素子分離酸化膜）を形成する（図６
（ｂ−３）。その後、シリコン窒化膜１０６ａを除去す
ることにより素子分離領域と活性領域が分離形成され
る。必要に応じて酸化膜１０７の下側の素子分離領域に
チャネルカット領域１０４となるチャネルストップのイ
オン注入を行う（図６（ｂ−４））。この素子分離手法
は一般にＬＯＣＯＳ（Local Oxidation of Silicon）技
術と呼ばれる。
コス酸化膜１０７（素子分離酸化膜）を形成する（図６
（ｂ−３）。その後、シリコン窒化膜１０６ａを除去す
ることにより素子分離領域と活性領域が分離形成され
る。必要に応じて酸化膜１０７の下側の素子分離領域に
チャネルカット領域１０４となるチャネルストップのイ
オン注入を行う（図６（ｂ−４））。この素子分離手法
は一般にＬＯＣＯＳ（Local Oxidation of Silicon）技
術と呼ばれる。
【０００７】これらの素子分離手法として、特開昭６１
−１２５０８７号公報にチャネルカット領域が素子分離
領域と一致する素子分離手法が記載されている。
−１２５０８７号公報にチャネルカット領域が素子分離
領域と一致する素子分離手法が記載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、図６
（ａ）に示す素子分離手法の問題点は、ウエットエッチ
ングの等方性エッチング方法により酸化膜１０２を除去
して活性領域となる基板表面を開口する際、図６（ａ−
２）の矢印に示すように活性領域Ａから素子分離領域Ｂ
への横シフト、すなわちマスク端からのサイドエッチン
グが大きく、素子分離領域のマージンが大きくなるため
微細化に向かない。
（ａ）に示す素子分離手法の問題点は、ウエットエッチ
ングの等方性エッチング方法により酸化膜１０２を除去
して活性領域となる基板表面を開口する際、図６（ａ−
２）の矢印に示すように活性領域Ａから素子分離領域Ｂ
への横シフト、すなわちマスク端からのサイドエッチン
グが大きく、素子分離領域のマージンが大きくなるため
微細化に向かない。
【０００９】図６（ｂ）に示すＬＯＣＯＳ手法の問題点
は、図６（ｂ−３）の矢印に示すように、バーズビーク
と呼ばれる、酸化時のロコス酸化膜１０７のくいこみに
よるシフトが素子分離領域Ｂから活性領域Ａへ発生し微
細化しにくいという問題がある。さらに、シリコン窒化
膜１０６の堆積、加工、除去等の複雑な製造工程が必要
であり、かつ酸化による局所的なストレスが発生するた
め素子特性が劣化するという問題があった。
は、図６（ｂ−３）の矢印に示すように、バーズビーク
と呼ばれる、酸化時のロコス酸化膜１０７のくいこみに
よるシフトが素子分離領域Ｂから活性領域Ａへ発生し微
細化しにくいという問題がある。さらに、シリコン窒化
膜１０６の堆積、加工、除去等の複雑な製造工程が必要
であり、かつ酸化による局所的なストレスが発生するた
め素子特性が劣化するという問題があった。
【００１０】図６（ｃ）は従来の半導体装置の素子分離
の手順３を示す。図６（ｃ）に示すように、プラズマに
よる異方性エッチング手法を用いた場合には、酸化膜１
０２ａのエッジが急峻となるため、その上に形成される
配線の断線、エッチング残り、パターニングする際のフ
ォトマージンの低下等の問題が発生する。さらに、異方
性エッチング技術はプラズマによる種々のダメージが発
生するため素子の特性が劣化すると言う問題もある。
の手順３を示す。図６（ｃ）に示すように、プラズマに
よる異方性エッチング手法を用いた場合には、酸化膜１
０２ａのエッジが急峻となるため、その上に形成される
配線の断線、エッチング残り、パターニングする際のフ
ォトマージンの低下等の問題が発生する。さらに、異方
性エッチング技術はプラズマによる種々のダメージが発
生するため素子の特性が劣化すると言う問題もある。
【００１１】図７は従来技術による素子分離領域上での
エッチング加工例を示す説明図である。図７において、
１０１はシリコン基板、１０２ａ加工後の酸化膜（素子
分離膜）、１０８はゲート酸化膜、１０９はポリシリコ
ン（ゲート電極及びゲート電極配線）、１１０はエッチ
ング残り、Ａは活性領域、Ｂは素子分離領域をそれぞれ
示す。図７（ａ）はエッチングで除去されるべきポリシ
リコン１０９が素子分離領域及び活性領域上に堆積され
ているところを示す。図７（ａ）の矢印の領域は素子分
離膜１０２の影となるためエッチングがされにくい。図
７（ｂ）に示すように、影により素子分離膜１０２端で
エッチング残り１１０が発生しやすく、ショートの原因
となる。従って、配線部が図７（ａ）のような段差にな
っていれば、段差部は電流の流れを妨げるため発熱し配
線寿命が短くなり断線が発生しやすい。また、段差部で
は結晶の方位も変化するため断線が発生しやすい原因と
なる。
エッチング加工例を示す説明図である。図７において、
１０１はシリコン基板、１０２ａ加工後の酸化膜（素子
分離膜）、１０８はゲート酸化膜、１０９はポリシリコ
ン（ゲート電極及びゲート電極配線）、１１０はエッチ
ング残り、Ａは活性領域、Ｂは素子分離領域をそれぞれ
示す。図７（ａ）はエッチングで除去されるべきポリシ
リコン１０９が素子分離領域及び活性領域上に堆積され
ているところを示す。図７（ａ）の矢印の領域は素子分
離膜１０２の影となるためエッチングがされにくい。図
７（ｂ）に示すように、影により素子分離膜１０２端で
エッチング残り１１０が発生しやすく、ショートの原因
となる。従って、配線部が図７（ａ）のような段差にな
っていれば、段差部は電流の流れを妨げるため発熱し配
線寿命が短くなり断線が発生しやすい。また、段差部で
は結晶の方位も変化するため断線が発生しやすい原因と
なる。
【００１２】また、特開昭６１−１２５０８７号公報に
記載されている素子分離手法は、ゲート電極となる導電
膜を活性領域上に形成後、素子分離膜を選択成長で形成
しようとする結果、ゲート電極の再加工が必要となり、
素子分離領域を形成するために複雑でかつ多くの工程を
費やしている。また、酸化膜のエッジは急峻となり、配
線の断線、エッチング残り、パターニングする際のフォ
トマージンの低下等の問題が発生する。
記載されている素子分離手法は、ゲート電極となる導電
膜を活性領域上に形成後、素子分離膜を選択成長で形成
しようとする結果、ゲート電極の再加工が必要となり、
素子分離領域を形成するために複雑でかつ多くの工程を
費やしている。また、酸化膜のエッジは急峻となり、配
線の断線、エッチング残り、パターニングする際のフォ
トマージンの低下等の問題が発生する。
【００１３】本発明は以上の事情を考慮してなされたも
ので、例えば、素子分離膜をウエットエッチングする工
程の前にイオン注入の工程を設けることにより、ウエッ
トエッチングの選択エッチングを可能にして、半導体基
板へのダメージが少なく、微細化に対応した素子分離形
成が得られる半導体装置の素子分離方法を提供する。
ので、例えば、素子分離膜をウエットエッチングする工
程の前にイオン注入の工程を設けることにより、ウエッ
トエッチングの選択エッチングを可能にして、半導体基
板へのダメージが少なく、微細化に対応した素子分離形
成が得られる半導体装置の素子分離方法を提供する。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板上に絶縁膜を形成する工程（ｉ）と、活性領域上に
開口部を有するマスクを該絶縁膜上に形成する工程（i
i）と、該マスクを用いて該絶縁膜中にイオンを注入す
る工程（iii）と、イオン注入された領域の絶縁膜を該
マスクを用いてウエットエッチングにより除去する工程
（iv）と、該マスクを除去する工程（ｖ）とからなる半
導体装置の素子分離方法が提供される。
基板上に絶縁膜を形成する工程（ｉ）と、活性領域上に
開口部を有するマスクを該絶縁膜上に形成する工程（i
i）と、該マスクを用いて該絶縁膜中にイオンを注入す
る工程（iii）と、イオン注入された領域の絶縁膜を該
マスクを用いてウエットエッチングにより除去する工程
（iv）と、該マスクを除去する工程（ｖ）とからなる半
導体装置の素子分離方法が提供される。
【００１５】工程（ｉ）において、半導体基板はＰ型ウ
エルでもＮ型ウエルでもよい。また、半導体基板は１つ
以上のＮ型ウエルまたはＰ型ウエルが形成されていても
よい。また、絶縁膜はＳｉＯ2（シリコン酸化膜）、Ｐ
ＳＧ、ＢＰＳＧ、Ｓｉ3Ｎ4（シリコン窒化膜）の材料が
用いられＣＶＤ法で形成される。膜厚さは素子の特性に
応じて必要膜厚（０.０１〜１μｍ）を形成すればよ
い。
エルでもＮ型ウエルでもよい。また、半導体基板は１つ
以上のＮ型ウエルまたはＰ型ウエルが形成されていても
よい。また、絶縁膜はＳｉＯ2（シリコン酸化膜）、Ｐ
ＳＧ、ＢＰＳＧ、Ｓｉ3Ｎ4（シリコン窒化膜）の材料が
用いられＣＶＤ法で形成される。膜厚さは素子の特性に
応じて必要膜厚（０.０１〜１μｍ）を形成すればよ
い。
【００１６】工程（ii）において、マスクは、絶縁膜上
に０.１〜２μｍのフォトレジスト（感光剤）が塗布さ
れ、通常のフォトリソグラフィー技術を用いて、活性領
域の形状の開口部が形成される。工程（iii）におい
て、該マスクを用いて、開口部から絶縁膜にイオンが注
入される。本発明のイオン注入は、次の工程（iv）で同
マスクを用いて絶縁膜をウエットエッチングで除去する
際、ウエットエッチングレートを速くして選択エッチン
グを可能とするためである。従って、イオン注入領域も
マスクの開口端より横方向に少し回りこむ程度に行われ
ることが好ましい。
に０.１〜２μｍのフォトレジスト（感光剤）が塗布さ
れ、通常のフォトリソグラフィー技術を用いて、活性領
域の形状の開口部が形成される。工程（iii）におい
て、該マスクを用いて、開口部から絶縁膜にイオンが注
入される。本発明のイオン注入は、次の工程（iv）で同
マスクを用いて絶縁膜をウエットエッチングで除去する
際、ウエットエッチングレートを速くして選択エッチン
グを可能とするためである。従って、イオン注入領域も
マスクの開口端より横方向に少し回りこむ程度に行われ
ることが好ましい。
【００１７】イオン注入には、ホウ素（Ｂ）、リン
（Ｐ）、砒素（Ａｓ）、弗化ホウ素（ＢＦ2）等のイオ
ンが用いられるが、イオン注入条件（例えば、絶縁膜の
種類、膜厚、形状）により決定される。絶縁膜が、シリ
コン酸化膜でありその厚さが、例えば、０.２μｍのと
き、例えば、砒素イオンをイオンエネルギー５０ＫｅＶ
で注入量１.２×１０15／ｃｍ2、イオンエネルギー２２
０ＫｅＶで注入量１.２×１０15／ｃｍ2の注入を行うこ
とが好ましい。
（Ｐ）、砒素（Ａｓ）、弗化ホウ素（ＢＦ2）等のイオ
ンが用いられるが、イオン注入条件（例えば、絶縁膜の
種類、膜厚、形状）により決定される。絶縁膜が、シリ
コン酸化膜でありその厚さが、例えば、０.２μｍのと
き、例えば、砒素イオンをイオンエネルギー５０ＫｅＶ
で注入量１.２×１０15／ｃｍ2、イオンエネルギー２２
０ＫｅＶで注入量１.２×１０15／ｃｍ2の注入を行うこ
とが好ましい。
【００１８】絶縁膜中へのイオン注入はその絶縁膜の厚
さ、イオンの深さ、イオン濃度に応じてイオン注入エネ
ルギー／注入量を変えて少なくとも１回以上注入され
る。実際には、イオンエネルギー／イオン注入量をパラ
メータとして、予めイオン注入された濃度領域の注入プ
ロファイルを求め、各データをコンピュータのメモリに
記憶させ、イオン注入装置をコンピュータで制御する。
さ、イオンの深さ、イオン濃度に応じてイオン注入エネ
ルギー／注入量を変えて少なくとも１回以上注入され
る。実際には、イオンエネルギー／イオン注入量をパラ
メータとして、予めイオン注入された濃度領域の注入プ
ロファイルを求め、各データをコンピュータのメモリに
記憶させ、イオン注入装置をコンピュータで制御する。
【００１９】工程（iv）において、絶縁膜のウエットエ
ッチングに用いられる化学薬品は、公知のものが用いら
れる。例えば、絶縁膜が酸化膜の場合は、弗化アンモニ
ウムと弗酸、絶縁膜が窒化膜の場合は、弗化ホウ素酸と
リン酸の混合溶液が用いられる。イオン注入された絶縁
膜を前記マスクを用いてウエットエッチングする際、エ
ッチング条件（絶縁膜の種類、イオン注入の深さ、形
状、エッチングレート）により溶液の種類と混合比、濃
度等が決定される。
ッチングに用いられる化学薬品は、公知のものが用いら
れる。例えば、絶縁膜が酸化膜の場合は、弗化アンモニ
ウムと弗酸、絶縁膜が窒化膜の場合は、弗化ホウ素酸と
リン酸の混合溶液が用いられる。イオン注入された絶縁
膜を前記マスクを用いてウエットエッチングする際、エ
ッチング条件（絶縁膜の種類、イオン注入の深さ、形
状、エッチングレート）により溶液の種類と混合比、濃
度等が決定される。
【００２０】特に、絶縁膜が酸化膜である場合、弗化ア
ンモニウムと弗酸の混合液がよく用いられる。例えば、
１０：１（ＨＦ＋ＮＨ4Ｆ）の弗酸緩衝溶液を用いて、
ウエットエッチングする。このとき、上記イオン注入領
域は未注入領域に対し１０倍のエッチングレートを有す
る。イオン注入されたイオン濃度によってエッチングレ
ートが変化する。表面から０.１５μｍまでは０.３μｍ
／分でエッチングされる。その後、０.１μｍ／分でエ
ッチングされ、酸化膜が０.３μｍまでなら１分程度で
エッチングが完了する。工程（ｖ）において、公知の方
法で前記マスクを剥離して活性領域と素子分離領域の形
成が完了する。
ンモニウムと弗酸の混合液がよく用いられる。例えば、
１０：１（ＨＦ＋ＮＨ4Ｆ）の弗酸緩衝溶液を用いて、
ウエットエッチングする。このとき、上記イオン注入領
域は未注入領域に対し１０倍のエッチングレートを有す
る。イオン注入されたイオン濃度によってエッチングレ
ートが変化する。表面から０.１５μｍまでは０.３μｍ
／分でエッチングされる。その後、０.１μｍ／分でエ
ッチングされ、酸化膜が０.３μｍまでなら１分程度で
エッチングが完了する。工程（ｖ）において、公知の方
法で前記マスクを剥離して活性領域と素子分離領域の形
成が完了する。
【００２１】本発明の半導体装置の素子分離方法によれ
ば、イオン注入された領域の絶縁膜（酸化膜）のウエッ
トエッチングレートが速くなり選択エッチングが可能と
なり、ウエットエッチングにより横方向のシフトが抑制
された最適な活性領域と素子分離領域の分離形成され
る。そのため、活性領域と素子分離領域の微細化に対応
することができる。
ば、イオン注入された領域の絶縁膜（酸化膜）のウエッ
トエッチングレートが速くなり選択エッチングが可能と
なり、ウエットエッチングにより横方向のシフトが抑制
された最適な活性領域と素子分離領域の分離形成され
る。そのため、活性領域と素子分離領域の微細化に対応
することができる。
【００２２】すなわち、ウエットエッチングは等方性エ
ッチングに用いられていたが、絶縁膜中に予めイオンを
注入することによって、イオン注入された領域のエッチ
ングレートが変化して選択的エッチングが可能となっ
た。つまり、酸化膜の横方向へのシフトを抑制しつつ縦
方向のエッチングが可能となり最適な素子分離形状を得
ることができる。また、ウエットエッチングにより製造
できるためシリコン基板に与えるダメージを防止するこ
とができ良好な素子特性を得ることができる。
ッチングに用いられていたが、絶縁膜中に予めイオンを
注入することによって、イオン注入された領域のエッチ
ングレートが変化して選択的エッチングが可能となっ
た。つまり、酸化膜の横方向へのシフトを抑制しつつ縦
方向のエッチングが可能となり最適な素子分離形状を得
ることができる。また、ウエットエッチングにより製造
できるためシリコン基板に与えるダメージを防止するこ
とができ良好な素子特性を得ることができる。
【００２３】さらに、酸化膜表面でのイオンの回り込み
により表面付近から徐々にエッチング量が減衰するため
素子分離端では異方性エッチングよりはなだらかなテー
パ形状が得られる。これにより素子分離を横切る配線の
エッジ部での断線、エッジ部でのエッチング残りによる
ショートが回避される。
により表面付近から徐々にエッチング量が減衰するため
素子分離端では異方性エッチングよりはなだらかなテー
パ形状が得られる。これにより素子分離を横切る配線の
エッジ部での断線、エッジ部でのエッチング残りによる
ショートが回避される。
【００２４】チャネルカット領域の形成が必要な場合に
は、前記工程（ｖ）の前に、前記マスク及び前記絶縁膜
を通過して該絶縁膜直下の領域にチャネルカット領域を
形成するイオン注入工程（ｖ−ａ）を備えることができ
る。また、この工程に用いられるイオンはホウ素、リ
ン、砒素、弗化ホウ素から構成される。チャネルカット
領域を形成するために、例えば、ホウ素をイオンエネル
ギー１００〜３００ＫｅＶ、ドーズ量０.５×１０13〜
２×１０13／ｃｍ2で注入することが好ましい。
は、前記工程（ｖ）の前に、前記マスク及び前記絶縁膜
を通過して該絶縁膜直下の領域にチャネルカット領域を
形成するイオン注入工程（ｖ−ａ）を備えることができ
る。また、この工程に用いられるイオンはホウ素、リ
ン、砒素、弗化ホウ素から構成される。チャネルカット
領域を形成するために、例えば、ホウ素をイオンエネル
ギー１００〜３００ＫｅＶ、ドーズ量０.５×１０13〜
２×１０13／ｃｍ2で注入することが好ましい。
【００２５】すなわち、チャネルカット領域は素子分離
領域の表面に形成し、活性領域のチャネル領域では、例
えば、トランジスタの閾値には何ら影響を与えないよう
に、ホウ素が基板深く侵入するようイオンエネルギー／
ドーズ量を制御する。これにより、自己整合的にチャネ
ルカット領域が形成でき素子分離領域とチャネルカット
領域との間に重ね合わせマージンを必要とせず素子分離
領域の微細化が容易となる。
領域の表面に形成し、活性領域のチャネル領域では、例
えば、トランジスタの閾値には何ら影響を与えないよう
に、ホウ素が基板深く侵入するようイオンエネルギー／
ドーズ量を制御する。これにより、自己整合的にチャネ
ルカット領域が形成でき素子分離領域とチャネルカット
領域との間に重ね合わせマージンを必要とせず素子分離
領域の微細化が容易となる。
【００２６】本発明によれば、例えば、１回のフォトリ
ソグラフィー工程（レジストマスク形成工程）と１回の
イオン注入工程と１回のウエットエッチング工程、さら
に１回のチャネルカット形成のためのイオン注入で活性
領域と素子分離領域が形成できるため製造工程が短縮で
きる。
ソグラフィー工程（レジストマスク形成工程）と１回の
イオン注入工程と１回のウエットエッチング工程、さら
に１回のチャネルカット形成のためのイオン注入で活性
領域と素子分離領域が形成できるため製造工程が短縮で
きる。
【００２７】
【発明の実施の形態】以下、図に示す実施例に基づいて
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。
本発明を詳述する。なお、これによって本発明は限定さ
れるものではない。
【００２８】図１は本発明の半導体装置の素子分離の手
順を示す工程図である。図１において、１はシリコン基
板、２、２ａ、２ｂは酸化膜（絶縁膜）、３はフォトレ
ジストマスク、４はイオン注入領域、５はエッチング領
域、Ａは活性領域、Ｂは素子分離領域をそれぞれ示す。
本発明の実施例１について以下に詳述する。シリコン
基板１上に酸化膜２を２００ｎｍの厚さに形成する（図
１（ａ））。シリコン基板１はＰ型ウエルでもＮ型ウエ
ルでもよい。また、シリコン基板１内に１つ以上のＮ型
ウエルまたはＰ型ウエルが形成されていてもよい。さら
に所望の位置にチャネルカット領域のための不純物が導
入されていてもよい。また、酸化膜の厚さは素子の特性
に応じて必要膜厚を形成すればよい。
順を示す工程図である。図１において、１はシリコン基
板、２、２ａ、２ｂは酸化膜（絶縁膜）、３はフォトレ
ジストマスク、４はイオン注入領域、５はエッチング領
域、Ａは活性領域、Ｂは素子分離領域をそれぞれ示す。
本発明の実施例１について以下に詳述する。シリコン
基板１上に酸化膜２を２００ｎｍの厚さに形成する（図
１（ａ））。シリコン基板１はＰ型ウエルでもＮ型ウエ
ルでもよい。また、シリコン基板１内に１つ以上のＮ型
ウエルまたはＰ型ウエルが形成されていてもよい。さら
に所望の位置にチャネルカット領域のための不純物が導
入されていてもよい。また、酸化膜の厚さは素子の特性
に応じて必要膜厚を形成すればよい。
【００２９】次に、通常のフォトリソグラフィー技術を
用いて、イオン注入領域４上を開口したフォトレジスト
マスク３を用いて砒素イオン５０ＫｅＶのエネルギーで
３×１０15／ｃｍ2及び２２０ＫｅＶのエネルギーで３
×１０15／ｃｍ2の注入を行う（図１（ｂ））。注入さ
れるイオンはホウ素（Ｂ）、リン（Ｐ）、砒素（Ａ
ｓ）、弗化ホウ素（ＢＦ2）等から注入条件により選択
される。
用いて、イオン注入領域４上を開口したフォトレジスト
マスク３を用いて砒素イオン５０ＫｅＶのエネルギーで
３×１０15／ｃｍ2及び２２０ＫｅＶのエネルギーで３
×１０15／ｃｍ2の注入を行う（図１（ｂ））。注入さ
れるイオンはホウ素（Ｂ）、リン（Ｐ）、砒素（Ａ
ｓ）、弗化ホウ素（ＢＦ2）等から注入条件により選択
される。
【００３０】図４は本発明におけるイオン注入領域に注
入されたイオンの注入プロファイルを示す説明図であ
る。図４において、縦軸は酸化膜２表面からの深さ（μ
ｍ）を示し、０.２（μｍ）の厚さに形成されている。
横軸はシリコン基板１表面に対しフォトレジストマスク
３端からの距離（μｍ）を示している。右上の各実線は
イオンエネルギー／イオン注入量をパラメータとして実
際にイオン注入された高濃度領域の注入プロファイルを
示す。また、点線はウエットエッチングにより開口され
た酸化膜２のエッチング形状を示す。
入されたイオンの注入プロファイルを示す説明図であ
る。図４において、縦軸は酸化膜２表面からの深さ（μ
ｍ）を示し、０.２（μｍ）の厚さに形成されている。
横軸はシリコン基板１表面に対しフォトレジストマスク
３端からの距離（μｍ）を示している。右上の各実線は
イオンエネルギー／イオン注入量をパラメータとして実
際にイオン注入された高濃度領域の注入プロファイルを
示す。また、点線はウエットエッチングにより開口され
た酸化膜２のエッチング形状を示す。
【００３１】図５は本発明におけるイオン注入領域に注
入されたイオンの濃度プロファイルを示す説明図であ
る。縦軸は酸化膜に注入されたイオン濃度（ｌｏｇ／ｃ
ｍ3）を示し、横軸は酸化膜２表面からの深さ（μｍ）
を示す。酸化膜２に注入されたイオンの濃度と深さの関
係を示す。
入されたイオンの濃度プロファイルを示す説明図であ
る。縦軸は酸化膜に注入されたイオン濃度（ｌｏｇ／ｃ
ｍ3）を示し、横軸は酸化膜２表面からの深さ（μｍ）
を示す。酸化膜２に注入されたイオンの濃度と深さの関
係を示す。
【００３２】続いて、酸化膜２を１０：１の緩衝弗酸溶
液（ＢＨＦ（バッファード弗酸）液；ＨＦ＋ＮＨ4Ｆ）
を用いてウエットエッチングする。このとき、上記イオ
ン注入領域４は未注入領域に対し１０倍のエッチングレ
ートを有する。従って、表面から１５０ｎｍまでは３０
０ｎｍ／分でエッチングされる。その後、１００ｎｍ／
分でエッチングされ１分程度でエッチングが完了する
（図１（ｃ））。ウエットエッチングに用いられる薬品
は、弗酸、緩衝弗酸等からエッチング条件により選択さ
れる。
液（ＢＨＦ（バッファード弗酸）液；ＨＦ＋ＮＨ4Ｆ）
を用いてウエットエッチングする。このとき、上記イオ
ン注入領域４は未注入領域に対し１０倍のエッチングレ
ートを有する。従って、表面から１５０ｎｍまでは３０
０ｎｍ／分でエッチングされる。その後、１００ｎｍ／
分でエッチングされ１分程度でエッチングが完了する
（図１（ｃ））。ウエットエッチングに用いられる薬品
は、弗酸、緩衝弗酸等からエッチング条件により選択さ
れる。
【００３３】すなわち、開口部を有するマスクを用いて
酸化膜中に予めイオンを注入することによって、イオン
注入された酸化膜はウエットエッチングレートが変化
し、選択的エッチングが可能となる。つまり、基板表面
付近はエッチングレートが速くなり、横シフト（サイド
エッチング）を抑制しつつ縦方向のエッチングが可能と
なる。従って、ウエットエッチング完了時には、図４の
点線で示すごとく、エッチング形状もなだらかに形成さ
れ、エッチング端はマスク端から０．０５μｍ以内に形
成される。
酸化膜中に予めイオンを注入することによって、イオン
注入された酸化膜はウエットエッチングレートが変化
し、選択的エッチングが可能となる。つまり、基板表面
付近はエッチングレートが速くなり、横シフト（サイド
エッチング）を抑制しつつ縦方向のエッチングが可能と
なる。従って、ウエットエッチング完了時には、図４の
点線で示すごとく、エッチング形状もなだらかに形成さ
れ、エッチング端はマスク端から０．０５μｍ以内に形
成される。
【００３４】そのため、活性領域と素子分離領域の微細
化に対応することができる。また、ウエットエッチング
によりシリコン基板１に対するダメージがないため良好
な素子特性を得ることができる。ここでは、活性領域か
ら素子分離領域へのサイドエッチングを少なくすること
について述べたが、同じ手法で素子分離領域から活性領
域へのサイドエッチングを少なくすることもできる。
化に対応することができる。また、ウエットエッチング
によりシリコン基板１に対するダメージがないため良好
な素子特性を得ることができる。ここでは、活性領域か
ら素子分離領域へのサイドエッチングを少なくすること
について述べたが、同じ手法で素子分離領域から活性領
域へのサイドエッチングを少なくすることもできる。
【００３５】実施例１では素子分離の酸化膜２の厚さは
２００ｎｍを用いたが、どのような膜厚でもイオン注入
のエネルギー、注入量を最適化することで所望のイオン
注入形状を得ることができる。また、イオン注入をエネ
ルギーや注入量を変えて複数回に分けて行うことで、エ
ッチング端を所望の形状に形成することができる。次に
公知の技術を用いてフォトレジストマスク３を剥離して
活性領域と素子分離領域の形成が完了する（図１
（ｄ））。
２００ｎｍを用いたが、どのような膜厚でもイオン注入
のエネルギー、注入量を最適化することで所望のイオン
注入形状を得ることができる。また、イオン注入をエネ
ルギーや注入量を変えて複数回に分けて行うことで、エ
ッチング端を所望の形状に形成することができる。次に
公知の技術を用いてフォトレジストマスク３を剥離して
活性領域と素子分離領域の形成が完了する（図１
（ｄ））。
【００３６】以下に実施例２を本発明の素子分離形成方
法を用いてＮチャネルのトランジスタ（ＭＯＳＦＥＴ）
を製造する場合について説明する。同方法を用いてＰチ
ャネルのトランジスタ（ＭＯＳＦＥＴ）を製造すること
もできる。
法を用いてＮチャネルのトランジスタ（ＭＯＳＦＥＴ）
を製造する場合について説明する。同方法を用いてＰチ
ャネルのトランジスタ（ＭＯＳＦＥＴ）を製造すること
もできる。
【００３７】図２は本発明の半導体装置の製造手順を示
す工程図である。図２において、１ａはシリコン基板
（Ｐ型半導体基板）、２ｂは酸化膜（素子分離用酸化
膜）、３はフォトレジスト（マスク）、５はエッチング
領域、６はチャネルカット領域、７はゲート電極及びゲ
ート電極配線、８はゲート絶縁膜、９はソース・ドレイ
ン拡散領域、１０は層間絶縁膜、１１はコンタクト孔、
１２はメタル配線、Ａは活性領域、Ｂは素子分離領域を
それぞれ示す。
す工程図である。図２において、１ａはシリコン基板
（Ｐ型半導体基板）、２ｂは酸化膜（素子分離用酸化
膜）、３はフォトレジスト（マスク）、５はエッチング
領域、６はチャネルカット領域、７はゲート電極及びゲ
ート電極配線、８はゲート絶縁膜、９はソース・ドレイ
ン拡散領域、１０は層間絶縁膜、１１はコンタクト孔、
１２はメタル配線、Ａは活性領域、Ｂは素子分離領域を
それぞれ示す。
【００３８】実施例１と同様の方法で、Ｐ型半導体基板
１上に２００ｎｍの素子分離用酸化膜２とフォトレジス
ト３を形成し、イオン注入後、ウエットエッチングして
活性領域上の酸化膜を開口する（図２（ａ））。次に、
チャネルカット領域６を形成するためにホウ素（Ｂ）を
１２０ＫｅＶ、１.５×１０13／ｃｍ2のドーズ量で注入
する。これによりチャネルカット領域６は素子分離領域
Ｂの表面に形成される（図２（ｂ））。
１上に２００ｎｍの素子分離用酸化膜２とフォトレジス
ト３を形成し、イオン注入後、ウエットエッチングして
活性領域上の酸化膜を開口する（図２（ａ））。次に、
チャネルカット領域６を形成するためにホウ素（Ｂ）を
１２０ＫｅＶ、１.５×１０13／ｃｍ2のドーズ量で注入
する。これによりチャネルカット領域６は素子分離領域
Ｂの表面に形成される（図２（ｂ））。
【００３９】しかし、トランジスタのチャネル領域（活
性領域Ａ）では、ホウ素が基板深く侵入するためトラン
ジスタの閾値には何ら影響を与えない。すなわち、自己
整合的にチャネルカット領域が形成でき素子分離領域と
チャネルカット領域との間に重ね合わせマージンを必要
としない。
性領域Ａ）では、ホウ素が基板深く侵入するためトラン
ジスタの閾値には何ら影響を与えない。すなわち、自己
整合的にチャネルカット領域が形成でき素子分離領域と
チャネルカット領域との間に重ね合わせマージンを必要
としない。
【００４０】次に、公知の方法でフォトレジスト３を剥
離し、ゲート電極及びゲート電極配線７を形成のための
導電性ポリシリコンを堆積し、公知のフォトリソグラフ
ィー及びドライエッチング技術を用いて、該ポリシリコ
ンを加工し、ゲート電極及びゲート電極配線７を形成す
る（図２（ｃ））。
離し、ゲート電極及びゲート電極配線７を形成のための
導電性ポリシリコンを堆積し、公知のフォトリソグラフ
ィー及びドライエッチング技術を用いて、該ポリシリコ
ンを加工し、ゲート電極及びゲート電極配線７を形成す
る（図２（ｃ））。
【００４１】図３は本発明による素子分離領域上でのエ
ッチング加工例を示す断面図である。図３に示すよう
に、エッチングで除去されるべきゲート電極及びゲート
電極配線７が素子分離領域及び活性領域上に堆積されて
いる。このとき、素子分離膜２ｂ端（酸化膜）の形状が
なだらかになっているため、ゲート電極及びゲート電極
配線７もなだらかに形成できる。従って、ゲート電極７
の形成する際、ポリシリコンの断線、エッチング残りが
発生しにくい。ここでは、ゲート電極及びゲート電極配
線７が一度に加工できるため工程が少ない。
ッチング加工例を示す断面図である。図３に示すよう
に、エッチングで除去されるべきゲート電極及びゲート
電極配線７が素子分離領域及び活性領域上に堆積されて
いる。このとき、素子分離膜２ｂ端（酸化膜）の形状が
なだらかになっているため、ゲート電極及びゲート電極
配線７もなだらかに形成できる。従って、ゲート電極７
の形成する際、ポリシリコンの断線、エッチング残りが
発生しにくい。ここでは、ゲート電極及びゲート電極配
線７が一度に加工できるため工程が少ない。
【００４２】次に、ゲート酸化膜８の形成、ゲート電極
７の形成、ソース・ドレイン拡散領域９の形成、層間絶
縁膜１０の堆積、コンタクト孔１１の形成、メタル配線
１２の形成を順次従来の手法を用いて実施すればトラン
ジスタが完成する（図２（ｄ））。
７の形成、ソース・ドレイン拡散領域９の形成、層間絶
縁膜１０の堆積、コンタクト孔１１の形成、メタル配線
１２の形成を順次従来の手法を用いて実施すればトラン
ジスタが完成する（図２（ｄ））。
【００４３】従って、１回のフォトリソグラフィー工程
（レジストマスク形成工程）と１回のイオン注入工程
（必要に応じて１回以上のイオン注入）と１回のウエッ
トエッチング工程、さらに１回のチャネルカット形成の
ためのイオン注入工程で活性領域と素子分離領域が形成
することもできるため製造工程が短縮できる。
（レジストマスク形成工程）と１回のイオン注入工程
（必要に応じて１回以上のイオン注入）と１回のウエッ
トエッチング工程、さらに１回のチャネルカット形成の
ためのイオン注入工程で活性領域と素子分離領域が形成
することもできるため製造工程が短縮できる。
【００４４】
【発明の効果】本発明によれば、イオン注入工程とウエ
ットエッチング工程を併用することににより、エッチン
グレートを変えてマスクからの横方向へのシフトを小さ
くできるため微細化に対応した領域を形成することがで
きる。従って、より少ない工程で活性領域と素子分離領
域の微細化を図り、さらに形成過程でウエットエッチン
グを用いることができ、半導体基板にダメージを与える
ことなく活性領域と素子分離領域を形成することができ
る。
ットエッチング工程を併用することににより、エッチン
グレートを変えてマスクからの横方向へのシフトを小さ
くできるため微細化に対応した領域を形成することがで
きる。従って、より少ない工程で活性領域と素子分離領
域の微細化を図り、さらに形成過程でウエットエッチン
グを用いることができ、半導体基板にダメージを与える
ことなく活性領域と素子分離領域を形成することができ
る。
【図１】本発明の半導体装置の素子分離の手順を示す工
程図である。
程図である。
【図２】本発明の半導体装置の製造手順を示す工程図で
ある。
ある。
【図３】本発明による素子分離領域上でのエッチング加
工例を示す説明図である。
工例を示す説明図である。
【図４】本発明におけるイオン注入領域に注入されたイ
オンの注入プロファイルを示す説明図である。
オンの注入プロファイルを示す説明図である。
【図５】本発明におけるイオン注入領域に注入されたイ
オンの濃度プロファイルを示す説明図である。
オンの濃度プロファイルを示す説明図である。
【図６】従来の半導体装置の素子分離の手順を示す工程
図である。
図である。
【図７】従来技術による素子分離領域上でのエッチング
加工例を示す説明図である。
加工例を示す説明図である。
１ シリコン基板 １ａ シリコン基板 ２ 酸化膜 ２ａ 酸化膜 ２ｂ 酸化膜 ３ フォトレジスト（マスク） ４ イオン注入領域 ５ エッチング領域 ６ チャネルカット領域 ７ ゲート電極及びゲート電極配線（ポリシリコン） ８ ゲート絶縁膜 ９ ソース・ドレイン拡散領域 １０ 層間絶縁膜 １１ コンタクト孔 １２ メタル配線
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
（ｉ）と、活性領域上に開口部を有するマスクを該絶縁
膜上に形成する工程（ii）と、該マスクを用いて該絶縁
膜中にイオンを注入する工程（iii）と、イオン注入さ
れた領域の絶縁膜を該マスクを用いてウエットエッチン
グにより除去する工程（iv）と、該マスクを除去する工
程（ｖ）とからなる半導体装置の素子分離方法。 - 【請求項２】 前記工程（ｖ）の前に、前記マスク及び
前記絶縁膜を通過して該絶縁膜直下の領域にチャネルカ
ット領域を形成するためのイオンを注入する工程（ｖ−
ａ）をさらに備えてなる請求項１記載の半導体装置の素
子分離方法。 - 【請求項３】 前記工程（iii）に用いられるイオンは
ホウ素（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、弗化ホウ素
（ＢＦ2）からなることを特徴とする請求項１または２
記載の半導体装置の素子分離方法。 - 【請求項４】 前記工程（iii）で行われる絶縁膜中へ
のイオン注入はその絶縁膜の厚さに応じてイオン注入エ
ネルギー／注入量を変えて少なくとも１回以上注入され
ることを特徴とする請求項１または２記載の半導体装置
の素子分離方法。 - 【請求項５】 前記工程（iii）で行われる絶縁膜中へ
のイオン注入はその絶縁膜中での注入不純物の所望とす
る分布状態に応じてイオン注入エネルギー／注入量を変
えて少なくとも１回以上注入されることを特徴とする請
求項１または２記載の半導体装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16198196A JP3345269B2 (ja) | 1996-06-21 | 1996-06-21 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16198196A JP3345269B2 (ja) | 1996-06-21 | 1996-06-21 | 半導体装置の素子分離方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012589A true JPH1012589A (ja) | 1998-01-16 |
| JP3345269B2 JP3345269B2 (ja) | 2002-11-18 |
Family
ID=15745765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16198196A Expired - Fee Related JP3345269B2 (ja) | 1996-06-21 | 1996-06-21 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345269B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207517B1 (en) | 1998-08-18 | 2001-03-27 | Siemens Aktiengesellschaft | Method of fabricating a semiconductor insulation layer and a semiconductor component containing the semiconductor insulation layer |
| KR100321698B1 (ko) * | 1998-06-17 | 2002-03-08 | 박종섭 | 트렌치형소자분리산화막을포함하는반도체소자제조방법 |
| CN102243998A (zh) * | 2010-05-14 | 2011-11-16 | 三美电机株式会社 | 半导体装置的制造方法 |
-
1996
- 1996-06-21 JP JP16198196A patent/JP3345269B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321698B1 (ko) * | 1998-06-17 | 2002-03-08 | 박종섭 | 트렌치형소자분리산화막을포함하는반도체소자제조방법 |
| US6207517B1 (en) | 1998-08-18 | 2001-03-27 | Siemens Aktiengesellschaft | Method of fabricating a semiconductor insulation layer and a semiconductor component containing the semiconductor insulation layer |
| US6365525B2 (en) | 1998-08-18 | 2002-04-02 | Siemens Aktiengesellschaft | Method of fabricating a semiconductor insulation layer |
| CN102243998A (zh) * | 2010-05-14 | 2011-11-16 | 三美电机株式会社 | 半导体装置的制造方法 |
| US20110281425A1 (en) * | 2010-05-14 | 2011-11-17 | Mitsumi Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2011243657A (ja) * | 2010-05-14 | 2011-12-01 | Mitsumi Electric Co Ltd | 半導体装置の製造方法 |
| US8293660B2 (en) * | 2010-05-14 | 2012-10-23 | Mitsumi Electric Co., Ltd. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3345269B2 (ja) | 2002-11-18 |
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