KR100202175B1 - 반도체장치의 소자분리방법 - Google Patents

반도체장치의 소자분리방법 Download PDF

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Abstract

본 발명은 반도체장치의 소자분리방법에 관한 것으로서 반도체기판 상에 패드산화막 및 질화막을 증착하는 공정과, 상기 질화막을 두번의 포토리쏘그래피 방법으로 단차를 이루도록 패터닝하여 패드산화막의 소정 부분을 노출시키는 공정과, 상기 패드산화막의 노출된 부분을 상기 반도체기판이 노출되도록 제거하고 상기 반도체기판의 노출된 부분에 소정 깊이를 갖는 트렌치를 형성하여 소자의 필드영역을 한정하는 공정과, 상기 트렌치 내부 측면에 상기 반도체기판과 동일한 도전형의 불순물이 도핑된 다결정실리콘으로 이루어진 측벽을 형성하는 공정과, 상기 측벽을 산화하여 필드산화막을 상기 트렌치 내부를 채우도록 형성함과 동시에 측벽에 도핑된 불순물을 상기 반도체기판으로 확산시켜 채널스토퍼를 형성하는 공정을 구비한다. 따라서, 트렌치 내에 반도체기판과 동일한 도전형의 불순물이 도핑된 다결정 실리콘으로 이루어진 측벽을 열산화하여 필드산화막을 형성하므로 트렌치 내부에 보이드의 형성을 방지할 수 있을 뿐만 아니라 채널스토퍼를 별도의 이온 주입 공정없이 측벽에 도핑된 불순물을 확산시켜 형성하므로 공정이 간단하다.

Description

반도체장치의 소자분리방법
제1도(a) 내지 (d)는 종래 기술에 따른 반도체장치의 소자분리방법을 도시하는 공정도.
제2도(a) 내지 (d)는 본 발명에 따른 반도체장치의 소자분리방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 패드산화막
35 : 질화막 37 : 트렌치
39 : 측벽 41 : 필드산화막
43 : 채널스토퍼 45 : 게이트산화막
본 발명은 반도체장치의 소자분리방법에 관한 것으로서, 특히, 트렌치 내에 필드산화막을 형성하여 소자를 분리하는 반도체장치의 소자분리방법에 관한 것이다.
반도체장치가 고집적화되면서 디자인 룰(desine rule)의 감소와 이에 따른 소자격리영역의 사이즈 축소가 필요하다. 따라서 작은 간격에 적당한 트렌치 분리구조가 기존의 LOCOS(Local Oxidation Of Silicon) 구조를 대체하고 있다. 트렌치 분리구조는 측방항 거리(lateral distance)의 조정이 용이하므로써 소자격리영역의 사이즈 축소에 대해 효과적이다.
제1도(a) 내지 (d)는 종래 기술에 따른 반도체장치의 소자분리방법을 도시하는 공정도이다.
제1도(a)를 참조하면, 반도체기판(11)의 표면에 패드산화막(13)과 질화막(15)을 순차적으로 형성한다. 그리고, 질화막(15) 및 패드산화막(13)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(11)이 노출되도록 식각하여 소자의 필드영역을 한정한다.
제1도(b)를 참조하면, 질화막(15)을 마스크로 사용하여 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 반도체기판(11)의 노출된 부분을 식각하여 트렌치(17)를 형성한다. 그리고, 질화막(15)을 마스크로 사용하여 반도체기판(11)과 동일한 도전형의 불순물을 이온 주입하여 트렌치(17) 하부면에 채널스토퍼(channel stopper : 18)를 형성한다. 상기에서, 채널스토퍼(18)는 반도체기판(11)이 P형이면 보론 등의 P형 불순물로 형성되며, N형이면 인(P) 또는 아세닉(As) 등의 N형 불순물로 형성된다. 그 다음, RIE 공정시 손상된 트렌치(17) 내부 표면에 열산화방법으로 완충산화막(19)을 형성한다.
제1도(C)를 참조하면, 질화막(15) 및 완충산화막(19) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 트렌치(17)를 채우도록 다결정실리콘(21)을 증착한다. 그 다음, 다결정실리콘(21)을 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 또는 에치 백하여 트렌치(17) 내에만 남도록 한다.
제1도(d)를 참조하면, 다결정실리콘(21)의 상부를 열산화하여 필드산화막(23)을 형성한다. 그리고, 반도체기판(11) 상에 잔류하는 질화막(15)과 패드산화막(13)을 순차적으로 제거하여 반도체기판(11)을 노출시킨다. 그리고, 반도체기판(11) 상의 노출된 부분을 다시 산화하여 게이트산화막(25)을 형성한다.
그러나, 상술한 종래의 반도체장치의 소자분리방법은 채널스토퍼를 형성하기 위해 별도의 이온 주입 공정이 필요하며, 또한, 트렌치 내에 다결정실리콘을 증착할 때 보이드(void)가 형성되는 문제점이 있었다.
따라서, 본 발명의 목적은 별도의 이온 주입 공정없이 채널스토퍼를 형성할 수 있는 반도체장치의 소자분리방법을 제공함에 있다.
본 발명의 다른 목적은 트렌치 내에 보이드가 형성되는 것을 방지할 수 있는 반도체장치의 소자분리방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 소자분리방법은 반도체기판 상에 패드산화막 및 질화막을 증착하는 공정과, 상기 질화막을 두번의 포토리쏘그래피 방법으로 단차를 이루도록 패터닝하여 패드산화막의 소정 부분을 노출시키는 공정과, 상기 패드산화막의 노출된 부분을 상기 반도체기판이 노출되도록 제거하고 상기 반도체기판의 노출된 부분에 소정 깊이를 갖는 트렌치를 형성하여 소자의 필드영역을 한정하는 공정과, 상기 트렌치 내부 측면에 상기 반도체기판과 동일한 도전형의 불순물이 도핑된 다결정실리콘으로 이루어진 측벽을 형성하는 공정과, 상기 측벽을 산화하여 필드산화막을 상기 트렌치 내부를 채우도록 형성함과 동시에 측벽에 도핑된 불순물을 상기 반도체기판으로 확산시켜 채널스토퍼를 형성하는 공정을 구비한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도(a) 내지 (d)는 본 발명에 따른 반도체장치의 소자분리방법을 도시하는 제조공정도이다.
제2도(a)를 참조하면, 반도체기판(31) 상에 열산화 방법으로 100~200정도 두께의 패드산화막(33)을 형성하고, 이 패드산화막(33) 상에 CVD 방법으로 1500~2500정도 두께의 질화막(35)을 형성한다. 그리고, 질화막(35)을 두번의 포토리쏘그래피 방법으로 제거하여 패드산화막(33)의 소정 부분을 노출시킨다. 즉, 1차 포토리쏘그래피 방법에 의해 패드산화막(33)이 노출될 소정 부분과 대응하는 질화막(35)을 소정 두께만, 예를 들면, 중간 두께 까지만 제거한다. 그리고, 2차 포토리쏘그래피 방법으로 질화막(35)을 1차 포토리쏘그래피 방법으로 제거된 부분 보다 넓은 부분을 소정 두께, 예를 들면, 1차 포토리쏘그래피 방법으로 제거된 소정 부분이 전사되어 패드산화막(33)을 노출시키도록 제거한다. 이 때, 질화막(35)을 2차 포토리쏘그래피 1차 포토리쏘그래피 방법에 의해 제거된 부분도 패드산화막(33)이 노출되도록 제거된다. 그러므로, 질화막(35)은 1차 포토리쏘그래피 방법에 의해 제거된 부분과 2차 포토리쏘그래피 방법에 의해 제거된 부분이 단차를 이룬다. 그리고, 질화막(35)이 제거되어 노출된 부분의 패드산화막(33)을 반도체기판(31)이 노출되도록 제거하여 소자의 필드영역을 한정한다.
제2도(b)를 참조하면, 질화막(35)을 마스크로 사용하여 반도체기판(31)의 노출된 부분을 RIE 방법에 의해 5~6m 정도의 깊이로 식각하여 트렌치(37)를 형성한다.
제2도(C)를 참조하면, 트렌치(37) 내부 측면에 반도체기판(31)과 동일한 도전형의 불순물이 도핑된 다결정실리콘으로 이루어진 측벽(39)을 형성한다. 상기에서, 측벽(38)은 질화막(33)의 상부 및 트렌치(37)의 내부에 불순물이 도핑된 다결정실리콘을 증착한 후 질화막(35)의 상부 표면이 노출되도록 에치 백하므로써 형성된다. 이 때, 측벽(39)은 반도체기판(11)이 P형이면 보론 등의 P형 불순물이 도핑되며, N형이면 인(P) 또는 아세닉(As) 등의 N형 불순물이 도핑된다. 그 다음, 상기 단차를 갖는 질화막(35)을 RIE 방법 등으로 에치 백하여 두께를 감소시킨다.
제2도(d)를 참조하면, 측벽(39)을 열산화하여 필드산화막(41)을 형성한다. 상기에서, 불순물이 도핑된 다결정실리콘으로 이루어진 측벽(39)은 열산화시 부피가 팽창되므로 필드산화막(41)은 보이드가 형성되지 않지 않고 트렌치(37)을 채우도록 형성된다. 이 때, 트렌치(37) 주위의 질화막(35)이 얇으므로 필드산화막(41)이 수평방향으로도 성장하여 스트레스를 감소시킨다. 또한, 측벽(39) 내의 불순물은 산화시 열에 의해 반도체기판(31)으로 확산되어 트렌치(37)를 에워싸는 채널스토퍼(43)를 형성한다. 그 다음, 반도체기판(31) 상에 잔류하는 질화막(35)과 패드산화막(33)을 순차적으로 제거하여 반도체기판(31)을 노출시킨다. 그리고, 반도체기판(31) 상의 노출된 부분을 다시 산화하여 게이트산화막(45)을 형성한다.
따라서, 본 발명은 트렌치 내에 반도체기판과 동일한 도전형 불순물이 도핑된 다결정실리콘으로 이루어진 측벽을 열산화하여 필드산화막을 형성하므로써 트렌치 내부에 보이드의 형성을 방지할 수 있을 뿐만 아니라 채널스토퍼를 별도의 이온 주입 공정없이 측벽에 도핑된 불순물을 확산시켜 형성하므로 공정이 간단한 잇점이 있다.

Claims (3)

  1. 반도체기판 상에 패드산화막 및 질화막을 증착하는 공정과, 상기 질화막을 두번의 포토리쏘그래피 방법으로 단차를 이루도록 패터닝하여 패드산화막의 소정 부분을 노출시키는 공정과, 상기 패드산화막의 노출된 부분을 상기 반도체기판이 노출되도록 제거하고 상기 반도체기판의 노출된 부분에 소정 깊이를 갖는 트렌치를 형성하여 소자의 필드영역을 한정하는 공정과, 상기 트렌치 내부 측면에 상기 반도체기판과 동일한 도전형의 불순물이 도핑된 다결정실리콘으로 이루어진 측벽을 형성하는 공정과, 상기 측벽을 산화하여 필드산화막을 상기 트렌치 내부를 채우도록 형성함과 동시에 측벽에 도핑된 불순물을 상기 반도체기판으로 확산시켜 채널스토퍼를 형성하는 공정을 구비하는 반도체장치의 소자분리방법.
  2. 제1항에 있어서, 상기 질화막을 단차를 갖도록 패터닝하는 공정은, 상기 질화막의 소정 부분을 1차 두번의 포토리쏘그래피 방법으로 중간 두께 까지만 제거하는 단계와, 상기 질화막의 1차 포토리쏘그래피 방법으로 제거된 부분 보다 넓은 부분을 상기 1차 포토리쏘그래피 방법으로 제거된 부분이 전사되어 패드산화막이 노출되도록 제거하는 단계로 이루어진 반도체장치의 소자분리방법.
  3. 제1항에 있어서, 상기 측벽을 산화하기 전에 상기 단차를 갖는 질화막을 에치 백하여 두께를 감소시키는 공정을 더 포함하는 반도체장치의 소자분리방법.
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