JPS60113942A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術に関し、例えば特性の異なる２
種類のトランジスタを必要とするような半導体集積回路
の形成に利用して有効な技術に関する。

［背景技術］ 半導体集積回路、特にリニアＩＣにおいては、同一基板
上に高耐圧のトランジスタと低耐圧のＩ−ランジスタを
必要とする場合がある。従来このような２種類のトラン
ジスタを有する半導体集積回路の製造方法として、例え
ば特公昭５２−２６８７３号等が知られている。

第１図は、」二記製造方法によって形成された高耐圧と
低耐圧のトランジスタの構造を示すものである６その製
法を簡単に説明すると、次のごとくである。

すなわち、先ずＰ型シリコン基板１の高耐圧トランジス
タＴｒ１を形成すべき箇所の表面を、選択的にエツチン
グして窪み２を形成し、この窪み２内および基板１の所
定の箇所にｎ＋型埋込層３ａ、３ｂを形成する。しかる
後、上記窪み２内にｒｌ型エピタキシャル層４ａを選択
的に成長させてから、基板表面全体にｎ型エピタキシャ
ル層４ｂを成長させる。それから、公知の拡散層による
接合分離法と同様にして、先ずｐ型分離拡散層５を形成
し、その内側の分離拡散層５で囲まれたエピタキシャル
層４ｂ内に、バイポーラトランジスタを構成するＰ型ベ
ース拡散領域６とｎ型エミッタ拡散領域７とｎ＋型コレ
クタコンタク１一層８を形成するというものである。こ
れによって第１図に示すごとくコレクタ領域の深い高耐
圧トランジスタＴｒ１とコレクタ領域の浅い低耐圧１−
ランジスタＴｒ２が同一基板の主面に形成される。

しかしながら、上記のような製造方法にあっては、高耐
圧側のｌ−ランジスタにおいて、高い耐圧特性（ベース
・コレクタ間で約３００Ｖ）を得るためにはエピタキシ
ャル層の厚さを厚く（例えば選択エピタキシャル層４ａ
を約１５μｍに、全面エピタキシャル層４ｂを約１５μ
ｍに）する必要がある。そのためｎ″−型コレクタコン
タクト層８とｎ＋型埋込層３ａとを連結することが困難
であり、従ってコレクタ抵抗が大きくなってしまうとい
う欠点があった。また、素子間分離がＰ型分離拡散層５
によるｐｎ接合分離であるため、高温長時間の拡散が必
要となり、必然的に分離領域が広くなってしまい、その
結果、アイソレーション容量が大きくなって、コレクタ
容量が大きくなりトランジスタの動作速度が遅くなると
ともに、高集積化が困難になるという欠点があった。

［発明の目的］ この発明の目的は、例えば高耐圧トランジスタを必要と
する半導体集積回路に適用した場合に、素子の特性を向
上させ、かつ高集積化できるようにするにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわちこの発明は、同一基板上に高耐圧と低耐圧のト
ランジスタを形成する場合に、選択エピタキシャル層に
より高耐圧トランジスタのコレクタ領域を低耐圧トラン
ジスタのコレクタ領域よりも深く形成するとともに、少
なくとも高耐圧トランジスタが連続して形成された低抵
抗コレクタ層によって囲まれてセルフアイソレーション
構造にされるように構成することによって、コレクタ抵
抗およびコレクタ容量を小さくしてトランジスタ特性を
向上させるとともにアイソレーション領域を減少させて
高集積化できるようにするという上記目的を達成するも
のである。

［実施例１］ 第２図〜第５図に高耐圧トランジスタをセルフアイソレ
ーション構造で構成した場合の本発明の第１の実施例を
示す。例えば、比抵抗１０〜３０ΩｃｍのＰ型シリコン
１の表面の所定の箇所に公知の方法によりｎ″−型埋込
層２２およびＰ＋型埋込層２３を形成し、全面にｎ型エ
ピタキシャル層２４を（例えば５〜１０μｍ）成長させ
た後、５ｉ０２膜２５を形成し、これをマスクとして所
定の位置を選択エツチングして窪み２６を形成する。

この時を窪み２６の深さを第２図に示すようにエピタキ
シャルＪ１２４の厚さ以上（例えば１０〜３０μｍ）に
し、基板１の内部に達するようにする。

なお、この場合、選択エツチングは化学エツチングで行
なってもよいが、それよりも反応性イオンエツチングで
行なった方が窪み２６の側壁をほぼ垂直に形成すること
ができるので集積度を向上させる点から望ましい。

次に、第３図のように、上記窪み２６の内側にアイソレ
ーション領域となるｐ型拡散層２７を拡散によって形成
し、窪み２６内に露出しているｎ型エピタキシャル層２
４の一部分を、ｐ型に変換する。更にＰ型拡散層２７の
表面に拡散法又はエピタキシャル成長法により、ｎ＋型
埋込Ｍ２８を窪み全体に形成する。その後、窪み２６内
にｎ型エピタキシャル層２９を成長させ、基板１の表面
まで埋める（第４図）。

この場合、本発明者から先に提案した選択エピタキシャ
ル成長法によりｎ型エピタキシャル層２９を形成するの
がよい。選択エピタキシャル法とは、エピタキシャル層
を形成するガスの中にＨＣｌのようなエツチングガスを
少し混入させておくことにより、基板表面の酸化膜２５
にはシリコン層を成長させず、窪み内にのみ選択的にエ
ピタキシャル層を成長させるというものである。

これによって、酸化膜２５上のポリシリコン層を除去す
る工程が不要となる。このようにして、選択エピタキシ
ャル層２９を形成して表面に酸化膜２５ａを形成してか
ら選択エピタキシャル層２９内に高耐圧トランジスタ（
例えば耐圧１ｏｏ〜３００Ｖ）を構成するベース拡散領
域６とエミッタ拡散領域７およびコレクタコンタクト層
８を形成し、ｎ型全面エピタキシャル層２４の主面に低
耐圧トランジスタ（例えば耐圧４０〜１００Ｖ）を構成
する拡散層６，７．８を形成する（第５図）。

なお、５は低耐圧１〜ランジスタを分離するためのＰ型
分離拡散層であり、このＰ型分離拡散層５は上記拡散層
６，７．８の形成前に熱拡散により形成するのがよい。

この場合、予め設けておいたＰ型埋込層２３からの拡散
によってｐ型分離拡散層５の形成が促進される。

本実施例によれば、全面エピタキシャル層２４（ｎ型）
を貫通するように形成されたｎｐｎ型の高耐圧トランジ
スタＴｒ１はｎ生型低抵抗コレクタ層で囲まれることに
なるので、コレクタ抵抗が小さくなり、かつ選択エピタ
キシャル層２９の反対導電型層２７（Ｐ型拡散層）で囲
まれたｐ　ｎ接合によるセルフアイソレーション構造を
有しているため、コレクタ容量が小さくなるという効果
と共に集積度が向上するという効果がある。

［実施例２コ 第６図および第７図に本発明の第２の実施例を示す。こ
の実施例は、第４図のように窪み２６内を選択エピタキ
シャル層２９で埋める所までは、第１の実施例と同様で
ある。その後、第６図に示すように選択エピタキシャル
層２９の表面にＳｔ○２膜２５ａを形成してからフォト
エツチング法で素子分離領域を形成すべき個所のＳｔ○
２膜２５を除去し、反応性イオンエツチング法等で全面
エピタキシャル層２４を貫通し、基板表面にまで到達す
るような溝４０を形成する。この溝４０の底部のＰ″−
埋込層２３は第１の実施例のように予め基板表面に形成
しておいても良いが、溝４０を形成した後に溝底にボロ
ン（Ｂ）等のイオン打込み法で形成した方がＰ＋埋込層
２３の位置ずれがなくて良い。

次にＣＶＤ法等により第７図のように、上記溝４０を絶
縁物（例えば５ｉ０２）で埋めた後、第１の実施例と同
様にｎｐｎ型の高耐圧トランジスタおよび低耐圧トラン
ジスタを形成する。

本、実施例によれば、第１の実施例の効果に加えて低耐
圧１−ランジスタＴｒ２の素子分離領域が狭くなり、更
に集積度が向上するという効果と共に、絶縁物によるア
イソレーションなのでアイソレーション容量が減少し、
その背低耐圧トランジスタのコレクタ容量が小さくなる
という効果もある。

なお、上記溝４０内を絶縁物で埋めて分離領域とする代
わりに、溝４０の内壁に５ｉ０２膜を形成し、その内側
を多結晶シリコン又はＰ型選択エピタキシャル層で埋め
て分離領域とすることも出来る。

［実施例３］ 第８図〜第１１図に高耐圧、低耐圧トランジスタが共に
セルフアイソレーション構造を有するようにした場合の
本発明の他の実施例を示す。

例えば比抵抗５〜１０Ωｃ　ｒｎのＰ型シリコン基板１
の表面に５ｉ０２膜２５を形成し、パターンニングして
５ｉ０２膜２５に窓を形成した後、第８図に示すように
５ｉ０２膜２５をマスクとじて反応性イオンエツチング
法により基板１に窪み２６ａ、２６ｂを形成する（図に
は多数の窪みのうちの２種類を示しである）。この時、
高耐圧トランジスタを形成する方の窪み２６ａの幅を大
きくしておく。

そして、所定の深さく例えば４〜８μｍ）になった時に
エツチングを一時停止し、低耐圧トランジスタを形成す
る方の窪み２６ｂの内面に第９図のごと＜ＳｉＯ２膜３
１膜形１し、他方の窪み２６ａを更にエツチングして深
くする（例えば８〜１８μｍ）。

次に第１０図に示すように、窪み２６ｂ内の５ｉ０２膜
３１を除去してから、両方の窪み２６ａ。

２６ｂの内面にｎ＋型埋込層２８ａ、２８ｂを拡即法又
は選択エピタキシャル成長法によって形成した後、両方
の窪み内にｎ型エピタキシャル層２９ａ、２９ｂを選択
成長させて埋める。この際、浅い方の窪み２６ｂが基板
１の表面まで埋まった時にエピタキシャル成長を一時停
止し、その選択エピタキシャル層２６ｂの表面にＳｉＯ
２膜２５膜製５ｂしてから深い方の窪み２６ａの選択エ
ピタキシャル層２９ａを更にエピタキシャル成長させれ
ば、両方とも基板１の表面と同じ高さにすることが出来
る。

その後、各選択エピタキシャル層２９ａ、２９ｂの表面
を酸化してから第１１図に示すように、厚い選択エピタ
キシャル層２９ａ内に高耐圧１ヘランジスタ（例えば耐
圧６０〜２００Ｖ）を形成し、薄い選択エピタキシャル
層２９ｂ内に低耐圧トランジスタ（例えば耐圧３０〜６
０■）を構成するベース拡散領域６、エミッタ拡散領域
７、コレクタコンタクト層８をそれぞれ形成する。なお
、５０はｐ型基板表面に設けたＰ＋型チャネルストッパ
層で、このＰ十型チャネルストパ層５０はベース領域６
と同じ工程で形成することができる。

上記の場合、全面エピタキシャル層がなく、高耐圧と低
耐圧１ヘランジスタの低抵抗コレクタ領域２８ａと２８
ｂとの間に基板のＰ型シリコンが存在するため、トラン
ジスタ間が絶縁される。

本実施例によれば、同一基板上にコレクタ深さの異なる
ｎｐｎ！−ランジスタが形成され、高耐圧および低耐圧
トランジスタを有する集積回路が構成されるとともに、
両Ｉ−ランジスタが基板と反対の導電型の低抵抗コレク
タ層２８ａ、２８ｂで囲まれたセルフアイソレーション
構造を有しているので、特別なアイソレーション領域が
不要（高温長時間の分離拡散が不要）であり、高集積化
が容易である。また、コレクタ抵抗が小さいため両トラ
ンジスタ共にスイッチング特性、電流特性等の素子特性
が良好であるという効果を有している。

なお、本実施例では２種類のコレクタ深さから成るトラ
ンジスタで説明したが、数種の深さの選択エピタキシャ
ル層を形成し、その上に各々トランジスタを構成すれば
、数種の耐圧の素子を有する集積回路を得ることが出来
る。

［実施例４コ 第１２図〜第１５図に高耐圧と低耐圧の両トランジスタ
がセルフアイソレーション構造にされる場合の他の実施
例を示す。ここでは、第１２図に示す通り、一方の耐圧
の（図では高耐圧側の）トランジスタを形成する部分だ
けを選択的にエツチングして窪み２６ａを所定の深さく
８〜１８μｍ）に形成し、しかる後第１３図のように窪
み２６ａ内面にｎ＋型埋込層２８ａを形成した後、ｎ型
選択エピタキシャル層２９ａを基板１の表面と同一の高
さまで形成して埋める。次に、他方の低耐圧Ｉ−ランジ
スタの形成部を同様に選択的にエツチングしく深さ４〜
８μｍ）−ｎ″″埋込層２８ｂを形成した後、ｎ型選択
エピタキシャル層２９ｂで埋める（第１４図）。その後
のトランジスタ形成は上記実施例３と同様にすることに
より第１５図で示すように、高耐圧と低耐圧１〜ランジ
スタが共にセルフアイソレーション構造にされた集積回
路が得られる。

本実施例では実施例３の効果に加えて、選択エピタキシ
ャル層２９ａ、２９ｂの不純物濃度を異ならしめてコレ
クタ抵抗率を変えることが出来るため、この点からも両
トランジスタの耐圧を制御することが出来る。

［実施例５］ 第１６図および第１７図にチャンネルストッパの形成方
法の異なる他の実施例を示す。この実施例では、第１６
図に示すようにｐ型シリコン基板１の表面に先ず拡散法
又はイオン打込み法によりＰ＋型層７０を１〜３μｍの
深さに形成し、その上に５ｉ０２膜２５を形成する。そ
の後は実施例４と同様の工程により、選択エツチングに
よる窪み２６ａ、２６ｂの形成、ｎ十埋込層２８ａ、２
８ｂの形成、ｎ型選択エピタキシャル層２９ａ。

２９ｂの形成を行なった後、エミッタ、ベース。

コレクタコンタクトの各拡散層６，７．８を形成すれば
第１７図に示した集積回路の構造が得られる。

本実施例によれば、第３の実施例の効果に加えて、Ｐ＋
型層７０がｐ型基板表面に誘起する表面電荷を防止する
ので、改めてチャンネルストッパ層を形成する必要がな
い。そのため、チャンネルストッパ形成のためのマスク
が不要となるとともにそのマスクの位置決め誤差を考慮
する必要がなくなり、工程が簡単になると同時に集積度
を向上させる効果がある。

［実施例６］ 第１８図、第１９図は、上記高耐圧と低耐圧のトランジ
スタの他に高抵抗体を同一基板の主面に組み込んだ場合
の集積回路の実施例を示す。第１８図に示すように、ｐ
型シリコン基板１の表面に前記第５の実施例と同様にＰ
→−型層７０を形成し。

高耐圧トランジスタを形成するための深い窪み２６ａの
形成、ｎ″−型埋込層２８ａの形成、ｎ型選択エピタキ
シャルｆＪ　２９　ａの形成を行なった後、浅い窪み２
６ｂと同時に（又は別個に）他の位置に浅い窪み２６ｃ
を形成する。

その後、高耐圧と低耐圧トランジスタのベース、エミッ
タ、コレクタコンタクトの各拡散層６，７゜８を第５の
実施例と同様にして形成する。その際、第１９図に示す
ように、ｎ型選択エピタキシャル層２９ｂと同時に選択
エピタキシャル層２９ｃを形成して窪み２６ｃを埋めて
、このｎ型エピタキシャル層２’９ｃの中にｎ型拡散層
６０、ｎ中型コンタクト層６１を形成する。

本実施例によればｎ型エピタキシャル層２９ｃの不純物
濃度および層の大きさを制御することにより、必要な抵
抗値を有する高抵抗体が得られるという効果がある。ま
たｎ型拡散層６１にコンタクトを取れば低抵抗の拡散抵
抗体を得ることもできる。

この場合、基板の主面に選択エピタキシャル層２９ｃか
らなる高抵抗体もしくはｎ型拡散層６０からなる低抵抗
体のみを形成するようにしてもよい。なお、プロセスを
簡単にするため、上記抵抗体としての選択エピタキシャ
ルＮ２９　ｃの周囲に、ｎ＋埋込層が形成された構造と
することもできる。

［効果］ 高耐圧と低耐圧のトランジスタを必要とする半導体集積
回路において、少なくとも高耐′ｒｉ、ｌ−ランジスタ
が低抵抗コレクタ層で完全に囲まれたセルフアイソレー
ション構造となるようにしたので、コレクタ抵抗が小さ
くなるという作用によりトランジスタ特性が向上される
とともに、トランジスタ自身がアイソレージコンの機能
を有しているので、アイソレーション領域が狭くなると
いう作用により、高集積化が可能となる等の効果がある
。

また、高耐圧と低耐圧の両方のトランジスタが低抵抗コ
レクタ層で囲まれた構造とした場合には、高抵抗体も容
易に集積化できるとともに、表面のチャンネルストッパ
の形成が容易であり更に高集積化が可能である等の効果
を発揮できる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば選択エツチングし
た窪み内に縦型ｐｎｐトランジスタを形成したり、電界
効果型トランジスタを同一基板上に集積することも可能
である。

【図面の簡単な説明】

第１図は従来の集積回路の構成の一例を示す縦断面図、 第２図〜第５図は本発明の第１の実施例を工程順に示す
縦断面図、 第６図および第７図は本発明の第２の実施例を工程順に
示す縦断面図、 第８図〜第１１図は本発明の第３の実施例を工程順に示
す縦断面図、 第１２図〜第１５図は本発明の第４の実施例を工程順に
示す縦断面図、 第１６図および第１７図は本発明の第５の実施例を工程
順に示す縦断面図、 第１８図および第１９図は本発明の第６の実施例を工程
順に示す縦断面図である。 １・・・・基板、６・・・・ベース拡散領域、７・・・
・エミッタ拡散領域、８・・・・コレクタコンタクト層
、２２．２３・・・・埋込層、２５・・・・５ｉ０２膜
、２６ａ、２６ｂ・・・・窪み、２７・・・・Ｐ型拡散
層。 ２８ａ、２８ｂ・・・・ｎ型埋込層（低抵抗コレクタＪ
ＥＪ）−２９ａ、２９ｂ・・・・選択エピタキシャル層
、２９ｃ・・・・選択エピタキシャル層（高抵抗体）、
６０・・・・ｎ型拡散層（低抵抗体）、７０・・・・チ
ャンネルストッパ層。 第　１　図 第　２　図 第　３　図 第　４　図

Claims (1)

1. 【特許請求の範囲】 ■、高耐圧および低耐圧トランジスタを有する半導体集
   積回路において、少なくととも高耐圧トランジスタが、
   連続して形成された低抵抗コレクタ層によって囲まれる
   ことにより他の領域から絶縁されるようにされてなるこ
   とを特徴とする半導体集積回路装置。 ２、少なくとも上記高耐圧トランジスタが低抵抗コレク
   タ層によって、かっこのコレクタ層の外側に形成された
   エピタキシャル層と反対の導電型の分離層とによって囲
   まれることにより他の領域から絶縁されるようにされて
   なることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、同一基板上に高耐圧および低耐圧１−ランジスタを
   有する半導体集積回路において、両トランジスタのコレ
   クタがそれぞれ異なる深さを有し、かつ両トランジスタ
   とも基板と反対の導電型の低抵抗コレクタ層によって囲
   まれたセルフアイソレーション構造を有するようにされ
   てなることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。 ４、半導体基板表面に高不純物濃度の埋込層を形成し、
   上記基板表面上にエピタキシャル層を成長した後、上記
   エピタキシャル層を貫通し、基板内にまで達する窪みを
   形成するとともに、上記窪み内面に上記エピタキシャル
   層と反対の導電型の分離層を形成し、この分離層表面に
   低抵抗コレクタ層を形成してから、前記窪み内を選択エ
   ピタキシャル層で基板表面と同一高さまで埋めた後、上
   記選択エピタキシャル層内に上記高耐圧トランジスタが
   形成されると共に前記基板表面のエピタキシャル成長層
   内に低耐圧トランジスタが形成されてなることを特徴と
   する特許請求の範囲第１項もしくは第２項記載の半導体
   集積回路装置。 ５、半導体基板表面に少なくとも２種類の深さの窪みを
   形成し、これらの窪み内面に前記基板と反対の導電型の
   低抵抗コレクタ層を形成した後、前記窪み内を選択エピ
   タキシャル層で基板表面と同一高さまで埋め、前記２種
   類の深さの窪みのうち、深い窪み内の選択エピタキシャ
   ル層内に上記高耐圧トランジスタが形成されると共に、
   浅い窪み内の選択エピタキシャル層内に上記低耐圧トラ
   ンジスタが形成されてなることを特徴とする特許請求の
   範囲第１項もしくは第３項記載の半導体集積回路装置。