KR100223120B1 - 반도체 집적회로 장치 - Google Patents

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Abstract

전원 전압이나 온도에 의존하지 않고 적은 패턴 면적으로 실현되는 누설 검출 회로를 포함하는 반도체 집적회로 장치를 제공한다.
누설 전류 검출 트랜지스터 MLn 의 게이트에, 저항을 이용하는 일없이 부임계치(sub-threshold) 영역에서 동작시킨 2개의 트랜지스터 M1n, M2n 에 의해 전압 Vb를 형성하여 공급하도록 하고 있기 때문에, 누설 전류 검출 배율이 전원 전압이나 온도에 의존하지 않게 되어 정확한 누설 전류의 검출이 가능하게 된다.

Description

반도체 집적회로 장치
본 발명은 반도체 집적회로 장치에 관한 것으로, 특히 저전압 CMOS LSI에 사용되는반도체 집적회로 장치에 관한 것이다.
CMOS 집적회로의 소비 전력을 감소시키는 유효한 방법중 하나는 전원 전압을 강하시키는 것이다. 그러나, 전원 전압을 강하시키면 CMOS 회로의 동작속도는 MOS 트랜지스터의 임계치(Vth)에 크게 의존하게 된다. 예컨대, 3.3V 전원에서는 Vth가 0.15V 높아져도 회로의 속도는 5% 느려질 정도이다. 그러나, 1V 전원이 되면 회로의 동작속도는 2배인 10% 정도 느려지게 된다.
따라서, Vth의 격차를 작게 하는 회로 기술이 개발되고 있다. 예컨대 참고 문헌: Kobayashi, T. and Sakurai, T., Self-Adjusting Threshold-Voltage Scheme(SATS) for Low-Voltage High-Speed Operation' Proc. IEEE 1994 CICC, pp. 271-274, 5. 1994 에 기재된 회로에서는 LSI 의 누설 전류 검출 회로와 기판바이어스 회로를 사용하여, Vth가 목표치보다 낮을 때는 누설 전류가 목표치보다 증가하기 때문에, 검출한 누설 전류가 설정치보다 커지고 기판 바이어스 회로가 작동하여 기판 바이어스가 깊어지므로 Vth는 높게 수정된다. 반대로, Vth가 목표치보다 높을 때는 누설 전류가 목표치보다 감소하기 때문에, 검출한 누설 전류가 설정치보다 작아지고 기판 바이어스 회로가 정지하여 기판 바이어스가 얕아지므로 Vth는 낮게 수정된다. 이로써 , Vth=±0.15V 로 제조된 MOS 트랜지스터의 Vth의 격차를 회로기술로 ±0.05V로 감소할수 있다.
부임계치 영역, 즉 요동상태로 온되어 있는 MOS 트랜지스터의 드레인 전류는 다음 식으로 표시된다.
[수식 1]
여기서, 수식(1)중의 S 는 소위 S 파라미터(테링 계수라고도 한다)라는 것으로, 누설 전류가 1자릿수 내리기 위해서 필요한 VGS의 값을 나타내고 있다. 이 S는,
[수식 2]
로 표시된다. 여기서 VTC는 채널폭 WO의 트랜지스터에 있는 일정한 드레인 전류 IO가 흐르기 시작할 때의 VGS이다. 수식(2)에 의해 S 는 온도에 의존한다는 것을 알 수 있다.
따라서 LSI 의 누설 전류는 다음식으로 표시된다.
[수식 3]
종래의 누설 전류 검출 회로의 구성을 도 10 에 도시한다.
이 회로는 게이트가 접지되고 소스가 전원에 접속된 P 채널 MOS 트랜지스터 Mlp의 드레인과, 소스가 접지된 부하로서의 N 채널 MOS 트랜지스터 MLn의 드레인과의 접속점에 소정 전압 Vo 가 인가되고, 그 게이트에는 저항 R1 및 R2 로 이루어진 저항 분압 회로의 출력 전압 Vb가 제공되고 있다. 이 N 채널 MOS 트랜지스터는 누설 전류 검출용 트랜지스터이다. MLn의 우측에 있는 2개의 트랜지스터는 LSI 전체를 등가적으로 표시하고 있으며, 게이트가 접지되고 소스가 전원에 접속된 P 채널 MOS 트랜지스터 Mlp와, 게이트 및 소스가 접지되고 드레인이 P 채널 MOS 트랜지스터 Mlp의 드레인과 접속된 N 채널 MOS 트랜지스터 MLS1로 표현되어 있다.
누설 전류 검출 회로에서 검출되는 누설 전류는 수식(1)으로부터 다음식과 같이 된다.
[수식 4]
여기서, 입력 전압 Vb는 다음 식으로 제공된다.
[수식 5]
따라서, LSI 전체와 누설 전류 검출 회로가 검출하는 누설 전류의 비(이하, 누설전류 검출 배율이라고 함)는 다음 식과 같이 된다.
[수식 6]
수식(6)으로부터 명백하듯이, 종래의 누설 전류 검출 회로는 누설 전류 검출 배율이 전원 전압 VDD와 온도에 의존(S 는 상술한 바와 같이 온도에 의존)하여 정확한 LSI 의 누설 전류 검출이 불가능하였다.
또, 누설 전류 검출용 MOS, MLn은 큰 채널폭(WLCM)을 필요로 한다. 따라서, MLn의 드레인에 기생하는 용량은 큰 반면에 MLn에 흐르는 전류(ILLCM)는 작기 때문에, 누설 전류 검출 회로의 웅답 시간이 매우 느리게 되어 상기 기판 바이어스의 제어의 수속성이 양호하지 못하다는 문제가 있다.
또한, 입력 전압 Vb는 저항 분압으로 얻고 있기 때문에, 저항에 흐르는 전류소비 Ibn을 작게 하고자 하면 큰 저항치가 필요하게 된다. 예컨대, Ibn을 1μA 로 하기 위해서는, VDD=3V 일 때, R1 과 R2 으로 3MΩ 의 저항이 필요하게 된다. 일반적으로는 확산층으로 저항을 만들지만, 확산층의 시이트 저항을 100Ω 으로 하면, 폭 1μm, 길이 30mm 의 레이아웃 패턴이 필요하게 되어 큰 면적을 점유하므로 소형화 및 고집적화에 적합하지 못하다는 문제가 있다.
본 발명은 이러한 문제점을 해소하기 위한 것으로, 전원 전압이나 온도 또는 제조격차에 의존하지 않는 누설 전류 검출 배율을 갖고, 고속 동작이 가능하며, 적은 패턴 면적으로 레이아웃할 수 있는 누설 전류 검출 회로를 포함하는 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.
제1도는 본 발명의 제 1 실시예의 구성을 도시하는 회로도.
제2도는 제1도의 구성에 있어서 기판 전위의 제공 방법을 설명하는 회로도.
제3도는 본 발명의 제 2 실시예의 구성을 도시하는 회로도.
제4도는 본 발명의 제 3 실시예의 구성을 도시하는 회로도.
제5도는 본 발명의 제 4 실시예의 구성을 도시하는 회로도.
제6도는 본 발명의 제 5 실시예의 구성을 도시하는 회로도.
제7도는 제1도 의 Vbn대 Ibn특성을 시뮬레이션한 결과를 도시하는 그래프.
제8도는 제1도의 Vbn대 (W2/W1) 특성을 시뮬레이션한 결과를 도시하는 그래프.
제9도는 본 발명과 종래 발명의 Vth=0.2V 에서의 시뮬레이션에 의한 성능 비교 결과를 도시하는 도표.
제10도는 종래의 누설 전류 검출 회로의 구성을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
MLn, MLp: 누설 전류 검출용 트랜지스터(제 1 MOS 트랜지스터)
M1n, M1p: 제 2 트랜지스터 M2n, M2p: 제 3 트랜지스터
Mc1n, Mc2p: 제 4 트랜지스터 M3n, M3p: 제 5 트랜지스터
PAD : 외부 입력 단자
MLSI: LSI 전체를 등가적으로 나타낸 트랜지스터
본 발명에 의하면, 소스가 제 1 전원에 접속되고, 드레인 단자가 부하를 통해 제 2 전원에 접속된 제 1 의 제 1 도전형 MOS 트랜지스터와; 드레인이 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제 1 전원에 접속되며, 게이트가 전류원에 접속된 제 2 의 제 1 도전형 MOS 트랜지스터와; 소스가 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 전류원에 접속되며, 게이트가 드레인에 접속된 제 3 의 제 1 도전형 MOS 트랜지스터를 구비하며, 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 게이트의 전위와 상기 제 1 전원의 전위의 차의 절대치가 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 임계 전압과 같거나 작게 되도록 하여 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터를 부임계치 영역에서 구동하도록 한 것을 특징으로 하는 반도체 집적회로 장치가 제공된다.
본 실시예에 의하면, 2 개의 트랜지스터를 부임계치 영역에서 동작시키고, 누설 전류 검출용 트랜지스터의 입력 전압 Vb를 발생시키도록 하고 있기 때문에, 누설 전류 검출 배율은 전원 전압이나 온도에 의존하지 않게 된다. 이로써, 정확하게 LSI 의 N 채널 MOS 트랜지스터 또는 P 채널 MOS 트랜지스터의 누설 전류를 검출할 수 있다. 또한, Vb는 저항을 사용하지 않고서 트랜지스터로 발생할 수 있기 때문에, 누설 전류 검출 회로를 적은 패턴 면적으로 레이아웃할 수 있다.
또한, 다른 실시예의 본 발명에 의하면, 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MOS 트랜지스터와; 드레인이 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제 1 전원에 접속되며, 게이트가 전류원에 접속된 제 2 의 제 1 도전형 MOS 트랜지스터와; 소스가 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 전류원에 접속되며, 게이트가 드레인에 접속된 제 3 의 제 1 도전형 MOS 트랜지스터와; 소스가 상기 제 1 의 제 1 도 전형 MOS 트랜지스터의 드레인에 접속되고, 드레인이 부하를 통해 제 2 전원에 접속되며, 게이트에 소정 전위가 제공되는 제 4 의 제 1 도전형 MOS 트랜지스터를 구비하며, 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 게이트의 전위와 상기 제 1 전원의 전위의 차의 절대치가 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 임계 전압과 같거나 작아지도록 하여 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터를 부임계치 영역에서 구동하도록 하는 동시에, 상기 제 4 의 제 1 도전형 MOS 트랜지스터의 채널폭을 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 채널폭보다도 작게 한 것을 특징으로 하는 반도체 집적회로 장치가 제공된다.
본 실시예에서는 제 1 실시예와 동일한 동작에 부가하여 누설 전류 검출 MOS 트랜지스터의 드레인 단자의 전위가 클램프되고, 누설 전류 검출 MOS 트랜지스터의 드레인에서의 전위는 소진폭이 된다. 이것에 의해 LSI 의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 누설 전류를 고속으로 검출할 수 있다.
또 다른 실시예로서는, 누설 전류 검출 회로의 부하로서 MOS 트랜지스터를 여용하고, 그 게이트 전위를 외부 단자를 통해 칩의 밖에서 자유롭게 제어할 수 있도록 하고 있으며, 이것에 의해 누설 전류 검출 배율을 자유롭게 설정할 수 있다.
이하, 본 발명에 실시예에 관하여 상세히 기술한다.
본 발명에 의한 반도체 집적회로 장치의 제 1 실시예의 구성을 도 1 에 도시한다. 본 반도체 집적회로 장치는 LSI 를 등가적으로 나타낸 N 채널 MOS 트랜지스터 MLSI에 대하여 누설 전류 검출용으로 N 채널 MOS 트랜지스터 M1n이 설치되어 있는 점은 도 10 의 종래 기술과 동일하다. 이 N 채널 MOS 트랜지스터 Mln에 대하여 게이트 전압 Vbn을 발생시키기 위해서, 소스 접지된 N 채널 MOS 트랜지스터(Mln)과, 드레인에 전류원 Mgp이 접속되고, 소스가 N 채널 MOS 트랜지스터 Mln의 드레인에 접속된 N 채널 MOS 트랜지스터(M2n)이 설치되고, N 채널 MOS 트랜저스터 Mln의 게이트 단자와 N 채널 MOS 트랜지스터 M2n게이트 단자와 M2n의 드레인 단자와 Mgp의 드레인 단자가 접속되며, N 채널 MOS 트랜지스터 Mln의 드레인 단자와 N 채널 MOS 트랜지스터 M2n의 소스 단자와의 접속점은 N 채널 MOS 트랜지스터 MLn의 게이트에 접속되어 있다.
여기서, N 채널 MOS 트랜지스터 Mln과 N 채널 MOS 트랜지스터 M2n은 부임계치 영역에서 동작하도록, 전류원의 전류치 Ibp와 N 채널 N 채널 MOS 트랜지스터 Mln및 N 채널 MOS 트랜지스터 M2n의 채널폭이 선택된다. 이와 같이 설정되었을 때, N 채널 MOS 트랜지스터 Mln의 게이트 단자의 전위인 Vgn과 접지 전위 GND 와의 전위차가 N 채널 MOS 트랜지스터 Mln및 N 채널 MOS 트랜지스터 M2n의 임계치 전압에 비하여 거의 같거나 또는 작아진다.
이와 같이 구성된 본 발명의 제 1 실시예의 반도체 집적회로 장치에서는, N 채널 MOS 트랜지스터 Mln과 N 채널 MOS 트랜지스터 M2n은 부임계치 영역에서 동작하기 때문에, 그 드레인 전류는 수식(1)으로 표시되며, 양자가 동등하므로,
[수식 7]
가 된다.
여기서, 도 2a 에 도시된 바와 같이 N 채널 MOS 트랜지스터 Mln의 드레인과 N 채널 MOS 트랜지스터 M2N의 기판 단자를 접속하면, 양트랜지스터의 임계치의 차이는 거의 없어지기 때문에, 수식(7)의 근사가 성립된다. 이 경우, LSI 의 NMOS 의 누설전류의 누설 전류 검출 배율은,
[수식 8]
가되며, 전원 전압의 변동이나 디바이스의 격차의 영향을 전혀 받지 않으므로, N 채널 MOS 트랜지스터 Mln과 N 채널 MOS 트랜지스터 M2n의 채널폭 W1, W2 의 비로 설계할 수 있다.
그러나, 도 2a 에 도시하는 회로 접속을 가능하게 하기 위해서는, N 채널 MOS 트랜지스터 M1n의 기판과 N 채널 MOS 트랜지스터 M2n의 기판이 전기적으로 분리되어 있지 않으면 안된다. 양쪽이 전기적으로 분리되어 있지 않은 경우는 도 2b 에 도시된 바와 같이 양쪽의 기판단자가 접속된 회로접속이 된다. 이 겅우, N 채널 MOS 트랜지스터 M2n에는 기판 바이어스가 걸리기 때문에, 백게이트 효과에 의해 N 채널 MOS 트랜지스터 M2n의 임계치가 N 채널 MOS 트랜지스터 M1n의 임계치보다도 조금 높아지므로, 수식(7)의 근사는 성립하지 않게 된다. 따라서, 누설 전류 검출 배율은 약간의 온도 의존성을 가지게 된다. 이것을 해결하기 위해서는 도 2c 에 도시된 바와 같이 N 채널 MOS 트랜지스터 M1n과 N 채널 MOS 트랜지스터 M2n의 공통의 기판에 역 바이어스를 걸면 이 의존성을 더 작게 할 수 있다.
도 7 에 도 1 의 Vbn대 Ibn특성을 시뮬레이션한 결과를 도시한다. 수식(7)에 나타낸 바와 같이, N 채널 MOS 트랜지스터 M1n, N 채널 MOS 트랜지스터 M2n의 게이트 전위 Vg와 GND 와의 전위차가 N 채널 MOS 트랜지스터 Mln, N 채널 MOS 트랜지스터 M2n의 임계 전압 Vthn=0.55V 보다 작은 부임계치 영역에서, Vb는 전류 Ib에 의존하지 않고 일정치가 된다. 즉, Vb는 전원 전압의 변동이나 디바이스의 불균형의 영향을 전혀 받지 않고 N 채널 MOS 트랜지스터 M1n, N 채널 MOS 트랜지스터 M2n의 채덜 폭의 비 W2/W1 에 의해서만 결정된다.
도 8 에 도 1 의 Vb에 대한 N 채널 MOS 트랜지스터(W2/W1) 특성을 시뮬레이션한 결과를 도시한다. N 채널 MOS 트랜지스터 M1n의 기판 전위와 N 채널 MOS 트랜지스터 M2n의 기판 전위를 전기적으로 분리하여 N 채널 MOS 트랜지스터 M2n의 기판 바이어스를 가하지 않은 경우(도 2a 참조)를 점선으로 표시한다. 이에 비해, N 채널 MOS 트랜지스터 M1n과 M2n의 기판 전위를 전기적으로 분리할 수 없으며 M2n에 기판바이어스가 걸리는 경우(도 2a 참조)를 실선으로 표시한다. 후자는 기판 바이어스 효과를 위해 M2n의 임계치가 조금 높아지고, 수식(7)의 (VTC1-VTC2)의 항이 제로가 되지 않고 음(-)값을 취하기 때문에 전자에 비하여 조금 낮은 값이 된다. 그 때문에, 약간의 온도 의존성을 가지게 되지만, 실제의 사용은 용도에 따라서는 영향이 없는 범위이다.
도 3 은 도 1 의 구성을 트랜지스터의 도전형을 반전시켜서 구성한 본 발명의 제 2 실시예를 도시하는 것이다.
누설 전류 검출용 P 채널 MOS 트랜지스터 MLp에 대하여 게이트 전압 Vbp을 발생하기 위해서 소스가 전원에 접속된 P 채널 MOS 트랜지스터(M1p)와, 드레인에 전류원 Mgp이 접속되고, 소스가 P 채널 MOS 트랜지스터 M1p의 드레인에 접속된 p 채널 MOS 트랜지스터(M2p)가 설치되고, P 채널 MOS 트랜지스터 Mlp의 게이트 단자와 P 채널 MOS 트랜지스터 M2p의 게이트 단자와 M2p의 드레인 단자와 Mgp의 드레인 단자가 접속되며, P 채널 MOS 트랜지스터 Mlp의 드레인 단자와 P 채널 MOS 트랜지스터 M2p의 소스단자를 접속점은 p 채널 MOS 트랜지스터 MLp의 게이트에 접속되어 있다.
여기서, P 채널 MOS 트랜지스터 Mlp와 P 채널 MOS 트랜지스터 M2p는 부임계치 영역에서 동작하도록, 전류원의 전류처 Ibp와 P 채널 MOS 트랜지스터 M1P및 P 채널 MOS 트랜지스터 M2P의 채널폭이 선택된다. 이와 같이 설정되었을 때, 전원 전위와 P 채널 MOS 트랜지스터 M1p의 케이트 단자의 전위인 Vgp와의 전위차가 p 채널 MOS 트랜지스터 Mlp및 P 채널 MOS 트랜지스터 M2P임계 전압에 비하여 거의 같거나 또는 작아진다.
이 경우도 도 1 의 경우와 똑같이 LSI 의 P 채널 MOS 트랜지스터의 누설 전류를 검출할 수 있다.
다음에 본 발명에 의한 반도체 집적회로 장치의 제 3 실시예의 구성을 도 4에 도시한다. 이 반도체 집적회로 장치는 도 1 의 구성에 대하여 부하 트랜지스터 Mlp의 드레인과 N 채널 MOS 트랜지스터 MLn의 드레인의 사이에 N 채널 MOS 트랜지스터 Mc1n을 접속하고, 그 게이트에는 M3n의 소스가 GND 에, 드레인 및 게이트가 제 2 전류원인 N 채널 MOS 트랜지스터 Mc1p의 드레인에 접속된 N 채널 MOS 트랜지스터 M3n의 게이트가 접속되어 있다.
여기서, N 채널 MOS 트랜지스터 Mc1n의 채녈폭을 N 채널 MOS 트랜지스터 MLn의 채널폭에 비하여 작게 하는 동시에, N 채널 MOS 트랜지스터 M3n의 게이트 단자의 전위 Vcn과 접지 전위 GND 와의 전위차가 N 채녈 MOS 트랜지스터 M3n및 N 채널 MOS 트랜지스터 Mc1n의 임계치 전압에 비하여 거의 같거나 또는 커지도록 N 채널 MOS 트랜지스터 M3n과 N 채널 MOS 트랜지스터 Mcln의 채널폭이 선택된다.
전술한 제 1 실시예로서는 부하 Mlp를 통하여 충전된 MLn의 드레인의 전위를 V0로 하여 취출하기 때문에, 채널폭이 큰 MLn의 드레인 용량의 충전으로 지연이 생긴다. 이에 비해, 제 3 실시예에서는 부하 Mlp를 통하여 Mcp의 소스·드레인 용량과 MLn의 드레인 용량을 충전하고, Mc1p의 드레인의 전위를 V0로 하여 취출하도록 하고 있다. 이 경우, MLn의 드레인의 전위는 클램프 작용에 의해 M3n과 MLn의 게이트 단자의 전위 Vcn과 MLn의 임계치와의 상승하지 않으며, MLn의 드레인 용량의 충전시간이 대폭 단축된다. 더구나, MLn에 비하여 채널폭이 작은 Mc1p의 드레인의 전위를 V0로 하여 취출하기 때문에 충전 시간도 빠르다. 따라서 지연 시간이 MLn과 Mcp의 드레인 용량의 충전 시간의 합으로도 제 1 실시예에 비하여 고속화가 도모된다.
도 5 는 도 4 의 구성에 있어서의 각 트랜지스터의 도전형을 반전시키고 LSI 의 P 채널 MOS 트랜지스터의 누설 전류를 검출할 수 있도록 한 제 4 실시예를 도시한 것이며, 구성 및 동작은 도 4 의 경우와 거의 같기 때문에 상세한 설명을 생략한다.
다음에 본 발명에 의한 반도체 집적회로 장치의 제 5 실시예의 구성을 도 6 에 도시한다. 본 실시예에서는 제 1 실시예에 있어서의 부하 트랜지스터인 N 채널 MOS 트랜지스터 M1p의 게이트 단자의 전위를 접지 전위 GND 가 아니라 외부에서 임의의 전압을 인가할 수 있도록 외부 입력 단자 PAD 로 하고, 이 외부 입력전압에 따라서 누설 전류를 임의의 값으로 검출할 수 있도록 한 것이다.
도 9 는 본 발명과 종래 발명과의 Vth=0,2V 에서의 시뮬레이션에 의한 성능 비교 결과를 나타내는 도표이다. 이 도표에 있어서, VDD 의존성은 VDD=3.3V±0.3V, 온도 의존성은 0∼70℃, Vthn의존성은 Vthn=0.2V±0.1V 로 하고, 누설 전류 검출 배율이 표준 조건일때에 비하여 몇 % 변동하는가를 나타내고 있다. 각 항목에 있어서, 도 1 및 도 4 의 구성을 채용하면, VDD 의존성은 거의 1/10 이 되어 현저한 개선이 이루어짐을 알 수 있다. 또한, 응답시간에 있어 도 4 의 구성에서는 종래 회로에 거의 동등한 도 1 의 구성에 비하여 1/4 로 감소된다. 또, 본 발명에서는 종래 회로에서와 같은 저항이 불필요하기 때문에 면적이 1/60 로 감소되는 것을 알 수 있다.
이상의 각 실시예에 있어서 다양한 변형이 가능하다. 예컨대, 전류원은 전부 능동소자로서 설명되고 있지만, 저항을 이용할 수도 있다. 또한, CMOS 회로의 각각의 양 도전형 웰내에서 본 발명의 구성을 채용할 수 있다.
이상과 같이 본 발명에 의하면, 누설 전류 검출 트랜지스터의 게이트에, 부임계치 영역에서 동작시킨 2개의 트랜저스터에 의해 형성된 전압을 공급하도록 하고 있기 때문에, 누설 전류검출 배율은 전원 전압이나 온도에 의존하지 않게 되고, 정확한 누설 전류의 검출이 가능하게 된다.
또한, 큰 면적을 점유하는 저항을 사용하지 않고 트랜지스터로 발생할 수 있기 때문에 누설 전류 검출 회로를 적은 패턴 면적으로 레이아웃할 수 있다.
또한, 누설 전류 검출 MOS 트랜지스터의 드레인 단자의 전위를 클램프하는 구성을 추가로 구비한 본 발명에서는 누설 전류 검출 MOS 트랜지스터의 드레인에서의 전위가 소진폭이 되기 때문에 누설 전류 검출을 고속화할 수 있다.
또, 누설 전류 검출 회로의 부하에 의해, 게이트 전위를 외부 단자를 통해 칩의 외부에서 자유롭게 제어할 수 있는 MOS 트랜지스터를 이용하도록 한 본 발명에서는 누설 전류 검출 배율을 자유롭게 설정하는 것이 가능하게 된다.

Claims (74)

  1. 소스가 제 1 전원에 접속되고, 드레인 단자가 부하를 통해 제 2 전원에 접속된 제 1 의 제 1 도전형 MOS 트랜지스터와 ; 드레인이 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제 1 전원에 접속되며, 게이트가 전류원에 접속된 제 2 의 제 1 도전형 MOS 트랜지스터와 ; 소스가 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 전류원에 접속되며, 게이트가 드레인에 접속된 제 3 의 제 1 도전형 MOS 트랜지스터를 구비하며, 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 게이트의 전위와 상기 제 1 전원의 전위의 차의 절대치가 상기 제 2 및 제 3 의 제 1 도전형 MIOS 트랜지스터의 임계치전압과 같거나 또는 작아지도록 하여 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터를 부임계치 영역에서 구동하도록 한 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제 1 항에 있어서, 상기 제 1 도전형 MOS 트랜지스터는 N 채널 MOS 트랜지스터이고, 상기 제 1 전원은 저전위 전원이며, 상기 제 2 전원은 고전위 전원인 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제 2 항에 있어서, 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 기판 전위는 제 1 도전형과는 역도전형인 P 형 웰 전위인 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제 3 항에 있어서, 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자를 상기 제 3 의 제 1 도전힝 MOS 트랜지스터의 소스 단자에 접속한 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제 4 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 저항인 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제 5 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 N 채널 MOS 트랜지스터의 드레인과 접속된 제 1 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제 5 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 P 채널 MOS 트랜지스터의 드레인과 접속된 제 1 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제 6 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제 7 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  10. 제 6 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  11. 제 7 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  12. 제 6 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  13. 제 7 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  14. 제 2항에 있어서, 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자를 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 소스 단자에 접속한 것을 특징으로 하는 반도체 집적회로 장치.
  15. 제 14항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 저항인 것을 특징으로 하는 반도체 집적회로 장치.
  16. 제 15 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 N 채널 MOS 트랜지스터의 드레인과 접속된 제 1 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  17. 제 15 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 P 채널 MOS 트랜지스터의 드레인과 접속된 제 1 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  18. 제 16 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  19. 제 17 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  20. 제 16 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  21. 제 17 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  22. 제 16 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  23. 제 17 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  24. 제 2 항에 있어서, 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자에 상기 접지 전원의 전위 또는 접지 전원 이하의 전위를 제공하는 것을 특징으로 하는 반도체 집적회로 장치.
  25. 제 24 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 저항인 것을 특징으로 하는 반도체 집적회로 장치.
  26. 제 25 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 N 채널 MOS 트랜지스터의 드레인과 접속된 제 1 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도제 집적회로 장치.
  27. 제 25 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 P 채널 MOS 트랜지스터의 드레인과 접속된 제 1 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  28. 제 26 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  29. 제 27 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  30. 제 26 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  31. 제 27 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  32. 제 26 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  33. 제 27 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도제 집적회로 장치.
  34. 제 1 항에 있어서, 상기 제 1 도전형 MOS 트랜지스터는 P 채널 MOS 트랜지스터이고, 상기 제 1 전원은 고전위 전원이며, 상기 제 2 전원은 저전위 전원인 것을 특징으로 하는 반도체 집적회로 장치.
  35. 제 34 항에 있어서, 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 기판 전위는 제 1 도전형과는 역도전형인 N 형 웰 전위인 것을 특징으로 하는 반도제 집적회로 장치.
  36. 제 35 항에 있어서, 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자를 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 소스 단자에 접속한 것을 특징으로 하는 반도체 집적회로 장치.
  37. 제 36 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 저항인 것을 특징으로 하는 반도제 집적회로 장치.
  38. 제 37 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 N 채널 MOS 트랜지스터의 드레인과 접속된 제 1 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  39. 제 37 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 P 채널 MOS 트랜지스터의 드레인과 접속된 제 1 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  40. 제 38 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  41. 제 39 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  42. 제 38 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  43. 제 39 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  44. 제 38 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  45. 제 39 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  46. 제 4 항, 제 5 항, 제 9 항, 제 10 항 및 제 12 항중 어느 한 항에 있어서, 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자에 상기 전원의 전위 또는 그것보다도 높은 전위를 제공하는 것을 특징으로 하는 반도체 집적회로 장치.
  47. 제 46 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 저항인 것을 특징으로 하는 반도체 집적회로 장치.
  48. 제 47 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 N 채널 MOS 트랜지스터의 드레인과 접속된 제 1 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  49. 제 47 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 P 채널 MOS 트랜지스터의 드레인과 접속된 제 1 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  50. 제 48 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도제 집적회로 장치.
  51. 제 49 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  52. 제 48 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  53. 제 49 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  54. 제 48 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  55. 제 49 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  56. 소스가 제 1 전원에 접속된 제 1 의 제 1 도전형 MOS 트랜지스터와 ; 드레인이 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 소스가 상기 제 1 전원에 접속되머, 게이트가 전류원에 접속된 제 2 의 제 1 도전형 MOS 트랜지스터와 ; 소스가 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 게이트에 접속되고, 드레인이 상기 전류원에 접속되며, 게이트가 드레인에 접속된 제 3 의 제 1 도전형 MOS 트랜지스터와 ; 소스가 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 드레인에 접속되고, 드레인이 부하를 통해 제 2 전원에 접속되며, 게이트에 소정 전위가 제공되는 제 4 의 제 1 도전형 MOS 트랜지스터를 구비하며, 상기 제 2 의 제 1 도전형 MOS 트랜지스터의 게이트의 전위와 상기 제 1 전원의 전위의 차의 절대치가 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 임계 전압과 같거나 작아지도록 하여 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터를 부임계치 영역에서 구동하도록 하는 동시에, 상기 제 4 의 제 1 도전형 MOS트랜지스터의 채널폭을 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 채널폭보다도 작게한 것을 특징으로 하는 반도체 집적회로 장치.
  57. 제 56 항에 있어서, 상기 제 1 도전형 MOS 트랜지스터는 N 채널 MOS 트랜지스터이고, 상기 제 1 전원은 저전위 전원이며, 상기 제 2 전원은 고전위 전원인 것을 특징으로 하는 반도체 집적회로 장치.
  58. 제 57 항에 있어서, 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 기판 전위는 제 1 도전형과는 역도전형인 P형 웰 전위인 것을 특징으로 하는 반도체 집적회로 장치.
  59. 제 58 항에 있어서, 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자를 상기 제 3 의 제 1 도전형 MOS 트랜지스터의 소스 단자에 접속한 것을 특징으로 하는 반도체 집적회로 장치.
  60. 제 59 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 저항인 것을 특징으로 하는 반도체 집적회로 장치.
  61. 제 60 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 N 채널 MOS 트랜지스터의 드레인과 접속된 제 1 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  62. 제 60 항에 있어서, 상기 제 1 전류원 및 상기 제 2 전류원은 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 상기 제 3 또는 제 5 P 채널 MOS 트랜지스터의 드레인과 접속된 제 1 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  63. 제 61 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  64. 제 62 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  65. 제 61 항에 있어서, 상기 부하는 게이트가 접지 전원에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도제 집적회로 장치.
  66. 제 62 항에 있어서, 상기 부하는 게이트가 전원에 접속되고, 소스가 접지 전윈에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  67. 제 61 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 전원에 접속되며, 드레인이 제 1 또는 제 4 N 채널 MOS 트랜지스터의 드레인에 접속된 제 2 P 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  68. 제 62 항에 있어서, 상기 부하는 게이트가 외부 단자에 접속되고, 소스가 접지 전원에 접속되며, 드레인이 제 1 또는 제 4 P 채널 MOS 트랜지스터의 드레인에 접속된 제 2 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적회로 장치.
  69. 제 57 항에 있어서, 상기 소정 전위는 소스가 접지 전원에 접속되고, 드레인과 게이트가 제 2 전류원에 접속된 제 5 의 제 1 도전형 MOS 트랜지스터의 게이트 출력으로서 제공되는 것을 특징으로 하는 반도체 집적회로 장치.
  70. 제 57 항에 있어서, 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자에 상기 접지 전원의 전위 또는 그 이하의 전위를 제공하는 것을 특징으로 하는 반도체 집적회로 장치.
  71. 제 56 항에 있어서, 상기 제 1 도전형 MOS 트랜지스터는 P 채널 MOS 트랜지스터이고, 상기 제 1 전원은 고전위 전원이며, 상기 제 2 전원은 저전위 전원인 것을 특징으로 하는 반도체 집적회로 장치.
  72. 제 71 항에 있어서, 상기 제 1 의 제 1 도전형 MOS 트랜지스터의 기판 전위는 제 1 도전형과는 역도전형인 N형 웰 전위인 것을 특징으로 하는 반도체 집적회로 장치.
  73. 제 71 항에 있어서, 상기 소정 전위는 소스가 전원에 접속되고, 드레인과 게이트가 제 2 전류원에 접속된 제 5 의 제 1 도전형 MOS 트랜지스터의 게이트 출력으로서 제공되는 것을 특징으로 하는 반도체 집적회로 장치.
  74. 제 71 항에 있어서, 상기 제 2 및 제 3 의 제 1 도전형 MOS 트랜지스터의 기판 단자에 상기 전원의 전위 또는 그 이상의 전위를 제공하는 것을 특징으로 하는 반도체 집적회로 장치.
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