CN115104076A - 恒定电压生成电路 - Google Patents

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CN115104076A CN202180014654.8A CN202180014654A CN115104076A CN 115104076 A CN115104076 A CN 115104076A CN 202180014654 A CN202180014654 A CN 202180014654A CN 115104076 A CN115104076 A CN 115104076A
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Abstract

本发明提供一种输出电压精度高的恒定电压生成电路。恒定电压生成电路(1)具有：耗尽型的第一晶体管(M1)及增强型的第二晶体管(M2)，它们构成了ED型基准电压源；以及电阻(R1)，其连接在所述第一晶体管(M1)的栅极与源极之间。例如，所述第一晶体管(M1)和所述第二晶体管(M2)都是NMOSFET。此外，例如，所述第一晶体管(M1)的漏极与输入电压(VIN)的施加端连接，所述第二晶体管(M2)的源极与基准电位端连接，所述第一晶体管(M1)和所述第二晶体管(M2)各自的栅极以及所述第二晶体管(M2)的漏极都与恒定电压(VREF)的输出端连接。

Description

恒定电压生成电路
技术领域
本说明书中公开的发明涉及一种恒定电压生成电路。
背景技术
传统上，作为一种恒定电压生成电路，将耗尽型金属氧化物半导体场效应晶体管(NMOSFET)和增强型NMOSFET组合起来的ED型恒定电压源广为人知(例如参见专利文献1)。
文献列表
专利文献
专利文献1：日本特开2011-029912号公报
发明内容
技术问题
然而，上述传统的恒定电压生成电路在提高输出精度方面尚有余地。
鉴于本申请的发明人发现的上述课题，本说明书中公开的发明的目的在于，提供一种输出精度高的恒定电压生成电路。
技术方案
例如，本说明书中公开的恒定电压生成电路包括：耗尽型的第一晶体管及增强型的第二晶体管，它们构成了ED型基准电压源；以及电阻，该电阻连接在所述第一晶体管的栅极与源极之间。
此外，例如，本说明书中公开的恒定电压生成电路包括：耗尽型的第一晶体管及增强型的第二晶体管，它们构成了ED型基准电压源；以及耗尽型的第三晶体管，所述第三晶体管与所述第一晶体管的漏极连接，并且具有比所述第一晶体管大的W/L。
应注意的是，本发明的其他特征、要素、步骤、优点及特性将从下面给出的实施方式的描述和相关附图中变得更明显。
发明的有益效果
根据本说明书中公开的发明，可以提供一种输出精度高的恒定电压生成电路。
附图说明
图1是示出恒定电压生成电路的比较例的图。
图2是示出恒定电压生成电路的第一实施方式的图。
图3是示出通过追加电阻的漏极电流的变动抑制效果的图。
图4是示出恒定电压生成电路的第二实施方式的图。
图5是示出恒定电压生成电路的第三实施方式的图。
图6是示出恒定电压生成电路的第四实施方式的图。
图7是示出恒定电压生成电路的第五实施方式的图。
图8是示出恒定电压生成电路的第六实施方式的图。
图9是示出Vds(M1)-Id特性和VIN-VREF特性的图。
图10是示出恒定电压生成电路的第七实施方式的图。
图11是示出通过追加晶体管的漏极电流变动抑制效果的图。
图12是示出VIN-Vds(M1)特性的图。
图13是示出恒定电压生成电路的第八实施方式的图。
图14是示出恒定电压生成电路的第九实施方式的图。
图15是示出恒定电压生成电路的第十实施方式的图。
图16是示出恒定电压生成电路的第十一实施方式的图。
图17是示出恒定电压生成电路的第十二实施方式的图。
图18是示出恒定电压生成电路的第十三实施方式的图。
具体实施方式
<比较例>
图1是示出恒定电压生成电路的比较例(与后述实施方式进行比较的基本结构的一例)的图。本比较例的恒定电压生成电路1是所谓的ED型基准电压源，包括耗尽型的N沟道MOS场效应晶体管M1和增强型的N沟道MOS场效应晶体管M2。
应注意的是，耗尽型是指即使在栅源电压为0V时漏极电流也流过的类型。相比之下，增强型是指在栅源电压为0V时漏极电流不流过的类型。
晶体管M1的漏极与输入电压VIN(例如，5V)的施加端连接。晶体管M2的源极和背栅与接地端(即，基准电位端)连接。晶体管M1的栅极、源极和背栅以及晶体管M2的栅极和漏极均与恒定电压VREF的输出端连接。
在本比较例的恒定电压生成电路1中，晶体管M1的栅极和源极短路，因而晶体管M1的栅源电压Vgs(M1)为0V。因此，晶体管M1作为生成恒定漏极电流Id的恒定电流源发挥功能，并且恒定偏置电流(即，晶体管M1的漏极电流Id)在晶体管M2中流动。结果，生成对应于晶体管M2的栅源电压Vgs(M2)的恒定电压VREF。
<关于工艺变动的考虑>
众所周知，晶体管M1的导通阈值电压Vth(M1)容易受到工艺变动的影响。例如，如果导通阈值电压Vth(M1)向负侧偏移，漏极电流Id变得大于标准值Id0，因而恒定电压VREF偏离期望值。
这样，恒定电压生成电路1中的输出变动的主要因素是导通阈值电压Vth(M1)的工艺变动所致的漏极电流Id偏移得大。
在下面的描述中，鉴于上述考虑，提出一种能够抑制工艺变动所致的漏极电流Id的变动，从而能够提高恒定电压VREF的输出精度的新实施方式。
<第一实施方式>
图2是示出恒定电压生成电路的第一实施方式的图。本实施方式的恒定电压生成电路1以上述比较例(图1)为基础，并且还包括电阻R1。
电阻R1的第一端与晶体管M1的源极连接。电阻R1的第二端与晶体管M1的栅极和背栅以及恒定电压VREF的输出端连接。这样，电阻R1连接在晶体管M1的栅极与源极之间，以及晶体管M1的背栅与源极之间。
应注意的是，例如，优选采用具有正温度特性的基极电阻作为电阻R1。然而，电阻R1的类型不限于此，例如可以使用具有负温度特性的多晶硅电阻作为电阻R1。
图3是示出通过追加电阻R1的漏极电流Id的变动抑制效果的图。应注意的是，横轴表示晶体管M1的栅源电压Vgs(M1)，而纵轴表示流过晶体管M1的漏极电流Id。
如果未配置电阻R1(对应于上述比较例)，晶体管M1的栅源电压Vgs(M1)为0V。因此，如果晶体管M1的导通阈值电压Vth(M1)向负侧偏移，流过晶体管M1的漏极电流Id变得大于标准值Id0(Id由Id0偏移到Id1)。
相比之下，如果电阻R1与晶体管M1的源极连接(对应于第一实施方式)，则在电阻R1的两端之间产生对应于漏极电流Id的电位差(＝Id×R1)。因此，晶体管M1的栅源电压Vgs(M1)向负侧偏移(Vgs(M1)＝-Id×R1)。
换言之，当晶体管M1的导通阈值电压Vth(M1)向负侧偏移时，漏极电流Id越增大，晶体管M1的源极电位越升高。因此，晶体管M1的栅源电压Vgs(M1)更向负侧偏移。结果，晶体管M1的导通电阻值增加，因而可以抑制漏极电流Id的增大。
应注意的是，当流过晶体管M1的漏极电流Id为100nA以上且小于1μA(例如，100nA)时，例如，电阻R1的电阻值应为100kΩ以上且小于1MΩ(例如，100kΩ)。通过进行这种元件设计，可以将栅源电压Vgs(M1)的偏移量设定为约-100mV(对应于漏极电流Id的变动)。
另外，可以说电阻R1连接在晶体管M1的源极与背栅之间。因此，对应于漏极电流Id，也产生晶体管M1的源极电位与背栅电位之间的差，因而产生所谓的体效应(bodyeffect)。
应注意的是，上述体效应是MOSFET的器件特性之一，是指施加在源极与背栅之间的电压致使MOSFET的耗尽层区域增加，从而导通阈值电压变动的现象。
例如，当晶体管M1的导通阈值电压Vth(M1)向负侧偏移时，漏极电流Id越增大，晶体管M1的源极电位越升高。因此，上述体效应以使晶体管M1的导通阈值电压Vth(M1)向正侧偏移，即抑制导通阈值电压Vth(M1)向负侧的偏移的方式起作用。结果，晶体管M1的导通电阻值增加，因而可以抑制漏极电流Id的增大。
这样，在本实施方式的恒定电压生成电路1中，当漏极电流Id增大时，由于电阻R1的插入，栅源电压Vgs(M1)的负侧偏移效应和导通阈值电压Vth(M1)的正侧偏移效应(即，体效应)都起作用。因此，能够抑制漏极电流Id的增大(Id由Id1偏移到Id2)，并且能够提高恒定电压VREF的输出精度，进一步地，能够改善温度特性。
例如，如果未配置电阻R1，则恒定电压VREF的输出精度为±4％至6％。相比之下，如果配置有电阻R1，则恒定电压VREF的输出精度提高到约±1％。
相比之下，如果漏极电流Id偏移到小于标准值Id0，则在电阻R1的两端之间几乎不产生电压。因此，栅源电压Vgs(M1)的负侧偏移效应和导通阈值电压Vth(M1)的正侧偏移效应(即，体效应)均不起作用，因而追加电阻R1的影响实质上消失。
<第二实施方式>
图4是示出恒定电压生成电路的第二实施方式的图。本实施方式的恒定电压生成电路1以上述第一实施方式(图2)为基础，并且还包括增强型N沟道MOS场效应晶体管M4。
晶体管M4的漏极与输入电压VIN的施加端连接。晶体管M4的栅极与晶体管M1的栅极和背栅、晶体管M2的漏极、以及电阻R1的第二端连接。晶体管M4的源极和背栅与恒定电压VREF的输出端连接。应注意的是，晶体管M4作为被设置用于提高恒定电压生成电路1的电流能力的源极跟随器发挥功能。
换言之，在上述第一实施方式(图2)中，晶体管M1的栅极和背栅、晶体管M2的漏极、以及电阻R1的第二端直接与恒定电压VREF的输出端连接，而在第二实施方式(图4)中是通过源极跟随器与恒定电压的输出端连接的。
利用这种结构，能够在不影响ED基准电压源(晶体管M1、M2)的温度特性的情况下提高恒定电压生成电路1的电流能力。应注意的是，当然，作为晶体管M4，优选采用具有比晶体管M1或M2大的电流能力的元件。
<第三实施方式>
图5是示出恒定电压生成电路的第三实施方式的图。本实施方式的恒定电压生成电路1以第二实施方式(图4)为基础，并且追加设置有电阻R2和R3。
电阻R2的第一端与恒定电压VREF的输出端连接。电阻R2的第二端和电阻R3的第一端与晶体管M2的栅极连接。电阻R3的第二端与接地端连接。以这种方式连接的电阻R2和R3作为对恒定电压VREF进行分压并将分压后的电压施加至晶体管M2的栅极的电阻分压器发挥功能。
换言之，在上述第一实施方式(图2)和第二实施方式(图4)中，晶体管M2的栅极直接与恒定电压VREF的输出端连接，而在第三实施方式(图5)中是通过电阻分压器与恒定电压的输出端连接的。
利用这种结构，可以生成比第一实施方式(图2)或第二实施方式(图4)高的恒定电压VREF(＝Vgs(M2)×{(R2+R3)/R3)}。
应注意的是，本实施方式是以第二实施方式(图4)为基础的，但也可以以第一实施方式(图2)为基础，并且追加电阻R2和R3。
<第四实施方式>
图6是示出恒定电压生成电路的第四实施方式的图。本实施方式的恒定电压生成电路1以上述第三实施方式(图5)为基础，并且包括P沟道MOS场效应晶体管M5和M6以及电流源CS，而不是晶体管M4。
晶体管M5和M6的源极和背栅均与输入电压VIN的施加端连接。晶体管M5的栅极与晶体管M1的栅极和背栅、晶体管M2的漏极以及电阻R1的第二端连接。晶体管M6的栅极与晶体管M5的漏极和电流源CS的第一端连接。电流源CS的第二端与接地端连接。晶体管M6的漏极与恒定电压VREF的输出端连接。以这种方式连接的晶体管M5和M6以及电流源CS作为被设置用于提高恒定电压生成电路1的电流能力的源极跟随器发挥功能。
这样，将PMOSFET用作源极跟随器的结构可以在输入电压VIN比NMOSFET被用作源极跟随器的第二实施方式(图4)或第三实施方式(图5)低的状态(即，VIN-VREF更小)下动作。尤其，可以说这种结构在恒定电压VREF的输出目标值高时有效。
<第五实施方式>
图7是示出恒定电压生成电路的第五实施方式的图。本实施方式的恒定电压生成电路1以上述第三实施方式(图5)为基础，并且包括耗尽型的N沟道MOS场效应晶体管M7，而不是增强型的晶体管M4。
以这种方式将耗尽型NMOSFET用作源极跟随器的结构可以在刚施加输入电压VIN之后就跟随输入电压VIN而输出恒定电压VREF。
<第六实施方式>
图8是示出恒定电压生成电路的第六实施方式的图。本实施方式的恒定电压生成电路1具有与上述第一至第五实施方式相似的结构，其中，电阻R1被插入在形成ED基准电压源的晶体管M1的栅极与源极之间，并且被变形为通过由P沟道MOS场效应晶体管M8和M9构成的电流镜向晶体管M2供给漏极电流Id。
晶体管M1的漏极与晶体管M8的漏极(即，电流镜的输入端)连接。晶体管M1的源极与电阻R1的第一端连接。晶体管M1的栅极和背栅以及电阻R1的第二端均与接地端连接。
晶体管M8和M9各自的源极和背栅与输入电压VIN的施加端连接。晶体管M8和M9各自的栅极与晶体管M8的漏极连接。晶体管M9的漏极(即，电流镜的输出端)以及晶体管M2的漏极和栅极都与恒定电压VREF的输出端连接。晶体管M2的源极与接地端连接。
这样，即使是晶体管M1的漏极电流Id经由电流镜被供给至晶体管M2的电路形式，也可以获得如上所述的插入电阻R1的效果。
<关于输入电压特性的考虑>
图9是示出上述比较例(图1)中的Vds(M1)-Id特性和VIN-VREF特性的图。如上所述，在ED型基准电压源中，晶体管M1作为决定漏极电流Id的恒定电流源发挥作用，并且根据漏极电流Id流过的晶体管M2的栅源电压Vgs(M2)决定恒定电压VREF。
如果晶体管M1在饱和区域动作，则漏极电流Id实质上恒定，因此，理想地，恒定电压VREF理应恒定，而不依赖于输入电压VIN。然而，如Id∝(1+λ×Vds)所示，实际的漏极电流Id并非完全恒定，而是具有取决于沟道长度调制参数λ决定的Vds的微小斜率。
应注意的是，上述沟道长度调制参数λ是器件固有的特性，也根据元件尺寸而变动。因此，如果输入电压VIN(进而漏源电压Vds(M1))变动，则流过晶体管M1的漏极电流Id变动，进而恒定电压VREF可能会变动。
在下面的描述中，鉴于上述考虑，提出一种抑制输入电压变动所致的漏极电流Id的变动，从而能够提高恒定电压VREF的输出精度的新实施方式。
<第七实施方式>
图10是示出恒定电压生成电路的第七实施方式的图。本实施方式的恒定电压生成电路1以上述比较例(图1)为基础，并且还包括耗尽型的N沟道MOS场效应晶体管M3。
晶体管M3的漏极与输入电压VIN的施加端连接。晶体管M3的源极和背栅与晶体管M1的漏极连接。晶体管M3的栅极与晶体管M1的栅极连接。换言之，晶体管M1的漏极通过晶体管M3与输入电压VIN的施加端连接。
应注意的是，当在饱和区域使用晶体管M1时，应将晶体管M1的漏源电压Vds(M1)设定为0.2V以上，并且应将晶体管M3的尺寸决定为满足上述条件。因此，晶体管M3被设计成具有比晶体管M1充分大的W/L值(即，沟道宽度W与沟道长度L的比率)。例如，当晶体管M1的W/L用"a"表示，而晶体管M2的W/L用"b"表示时，优选设计为使b约为a的20至100倍。
图11是示出通过追加晶体管M3的漏极电流Id的变动减少效果的图。应注意的是，横轴表示栅源电压Vgs，纵轴表示漏极电流Id。
如上所述，晶体管M3的W/L被设计为充分大于晶体管M1的W/L。因此，晶体管M3的导通阈值电压Vth(M3)充分小于晶体管M1的导通阈值电压Vth(M1)。结果，晶体管M1在决定漏极电流Id方面比晶体管M3更占主导地位。换言之，当由晶体管M1决定的漏极电流用Id(M1)表示时，满足Id＝Id(M1)。
另外，晶体管M1和M3串联连接，因而如上所述决定的漏极电流Id也流过晶体管M3。结果，晶体管M3稳定在漏极电流Id(M1)流动的状态(满足Id＝Id(M1)＝Id(M3)的状态)。换言之，晶体管M3在生成负电压作为栅源电压Vgs(M3)的状态下被钳位。就这种情况下的钳位电压而言，由于应为晶体管M1处于饱和区域的范围内的电压，并且需要考虑元件的特性和尺寸的影响，约为0.2V以上。
图12是示出第七实施方式中的VIN-Vds(M1)特性的图。即使输入电压VIN变动，上述一系列动作也使得晶体管M1的漏源电压Vds(M1)实质上恒定。因此，能够抑制输入电压变动所致的漏极电流Id的变动，并且能够提高恒定电压VREF的输出精度。
<第八实施方式>
图13是示出恒定电压生成电路的第八实施方式的图。本实施方式的恒定电压生成电路1以上述第七实施方式(图10)的基础，并且还包括增强型的N沟道MOS场效应晶体管M4。
晶体管M4的漏极与输入电压VIN的施加端连接。晶体管M4的栅极与晶体管M1的栅极和背栅、晶体管M2的漏极、以及晶体管M3的栅极连接。晶体管M4的源极和背栅与恒定电压VREF的输出端连接。应注意的是，晶体管M4作为被设置用于提高恒定电压生成电路1的电流能力的源极跟随器发挥功能。
换言之，在上述第七实施方式(图10)中，晶体管M1的栅极和背栅、晶体管M2的漏极、以及晶体管M3的栅极直接与恒定电压VREF的输出端连接，而在第八实施方式中(图13)是通过源极跟随器与恒定电压的输出端连接的。
利用这种结构，能够在不影响ED基准电压源(晶体管M1和M2)的温度特性的情况下增强恒定电压生成电路1的电流能力。应注意的是，当然，作为晶体管M4，优选采用具有比晶体管M1或M2大的电流能力的元件。
<第九实施方式>
图14是示出恒定电压生成电路的第九实施方式的图。本实施方式的恒定电压生成电路1以第八实施方式(图13)为基础，并且追加设置有电阻R2和R3。
电阻R2的第一端与恒定电压VREF的输出端连接。电阻R2的第二端和电阻R3的第一端与晶体管M2的栅极连接。电阻R3的第二端与接地端连接。以这种方式连接的电阻R2和R3作为对恒定电压VREF进行分压并将分压后的电压施加至晶体管M2的栅极的电阻分压器发挥功能。
换言之，在上述第七实施方式(图10)和第八实施方式(图13)中，晶体管M2的栅极直接与恒定电压VREF的输出端连接，而在第九实施方式(图14)中是通过电阻分压器与恒定电压的输出端连接的。
利用这种结构，可以生成比如上所述的第七实施方式(图10)或第八实施方式(图13)更高的恒定电压VREF(＝Vgs(M2)×{(R2+R3)/R3)}。
应注意的是，本实施方式以第八实施方式(图13)为基础，但也可以以第七实施方式(图10)为基础，并且追加电阻R2和R3。
<第十实施方式>
图15是示出恒定电压生成电路的第十实施方式的图。本实施方式的恒定电压生成电路1以上述第九实施方式(图14)为基础，并且包括P沟道MOS场效应晶体管M5和M6、以及电流源CS，而不是晶体管M4。
晶体管M5和M6的源极和背栅均与输入电压VIN的施加端连接。晶体管M5的栅极与晶体管M1的栅极和背栅、晶体管M2的漏极、以及晶体管M3的栅极连接。晶体管M6的栅极与晶体管M5的漏极和电流源CS的第一端连接。电流源CS的第二端与接地端连接。晶体管M6的漏极与恒定电压VREF的输出端连接。以这种方式连接的晶体管M5和M6以及电流源CS作为被设置用于提高恒定电压生成电路1的电流能力的源极跟随器发挥功能。
这样，将PMOSFET用作源极跟随器的结构可以在输入电压VIN比将NMOSFET用作源极跟随器的第八实施方式(图13)或第九实施方式(图14)更低的状态(即，VIN-VREF更小的状态)下动作。尤其，可以说这种结构在恒定电压VREF的输出目标值高时有效。
<第十一实施方式>
图16是示出恒定电压生成电路的第十一实施方式的图。本实施方式的恒定电压生成电路1以第九实施方式(图14)为基础，并且包括耗尽型的N沟道MOS场效应晶体管M7，而不是增强型的晶体管M4。
这样，将耗尽型的NMOSFET用作源极跟随器的结构可以在刚施加输入电压VIN之后就跟随输入电压VIN而输出恒定电压VREF。
<第十二实施方式>
图17是示出恒定电压生成电路的第十二实施方式的图。类似于上述第七至第十一实施方式，本实施方式的恒定电压生成电路1具有晶体管M3与构成ED基准电压源的晶体管M1的漏极连接的结构，并且被变形为通过由P沟道MOS场效应晶体管M8和M9构成的电流镜向晶体管M2供给漏极电流Id。
晶体管M3的漏极与晶体管M8的漏极(即，所述电流镜的输入端)连接。晶体管M3的源极和背栅与晶体管M1的漏极连接。换言之，晶体管M1的漏极通过晶体管M3与电流镜的输入端连接。晶体管M1的栅极和背栅以及晶体管M3的栅极与接地端连接。
晶体管M8和M9各自的源极和背栅与输入电压VIN的施加端连接。晶体管M8和M9各自的栅极与晶体管M8的漏极连接。晶体管M9的漏极(即，电流镜的输出端)以及晶体管M2的漏极和栅极与恒定电压VREF的输出端连接。晶体管M2的源极与接地端连接。
这样，即使是晶体管M1的漏极电流Id经由电流镜被供给至晶体管M2的电路形式，也可以获得如上所述的插入晶体管M3的效果。
<第十三实施方式>
图18是示出恒定电压生成电路的第十三实施方式的图。本实施方式的恒定电压生成电路1以上述第七实施方式(图10)为基础，并且还包括电阻R1。
电阻R1的第一端与晶体管M1的源极连接。电阻R1的第二端与晶体管M1的栅极和背栅以及恒定电压VREF的输出端连接。这样，电阻R1连接在晶体管M1的栅极与源极之间、以及晶体管M1的背栅与源极之间。
本实施方式通过插入电阻R1可以获得漏极电流Id的变动抑制效果。因此，不仅能够抑制输入电压变动所致的漏极电流Id的变动，而且还能够抑制工艺变动所致的漏极电流Id的变动，因而能够进一步提高恒定电压VREF的输出精度。
应注意的是，本实施方式以第七实施方式(图10)为基础，但可以以第八至第十二实施方式为基础，使得电阻R1被插入在晶体管M1的栅极与源极之间。
<总结>
在下面的描述中，对本说明书中公开的各种实施方式进行总结和说明。
例如，本说明书中公开的恒定电压生成电路包括：耗尽型的第一晶体管及增强型的第二晶体管，它们构成了ED型基准电压源；以及电阻，该电阻连接在所述第一晶体管的栅极与源极之间(第一结构)。
应注意的是，具有上述第一结构的恒定电压生成电路可以具有如下结构，即，所述第一晶体管和所述第二晶体管是NMOSFET(第二结构)。
另外，具有上述第二结构的恒定电压生成电路可以具有如下结构，即，所述第一晶体管的漏极与输入电压的施加端连接，所述第二晶体管的源极与基准电位端连接，所述第一晶体管的栅极和所述第二晶体管的漏极直接或通过源极跟随器与恒定电压的输出端连接，并且所述第二晶体管的栅极直接或通过电阻分压器与所述恒定电压的输出端连接(第三结构)。
另外，具有上述第三结构的恒定电压生成电路可以具有如下结构，即，所述源极跟随器包括NMOSFET，该NMOSFET的漏极与所述输入电压的施加端连接，栅极与所述第一晶体管的栅极和所述第二晶体管的漏极连接，并且源极与所述恒定电压的输出端连接(第四结构)。
另外，具有上述第四结构的恒定电压生成电路可以具有如下结构，即，所述NMOSFET是耗尽型(第五结构)。
另外，具有上述第三结构的恒定电压生成电路可以具有如下结构，即，所述源极跟随器包括：第一PMOSFET，其源极与所述输入电压的施加端连接，栅极与所述第一晶体管的栅极和所述第二晶体管的漏极连接；第二PMOSFET，其源极与所述输入电压的施加端连接，栅极与所述第一PMOSFET的漏极连接，并且漏极与所述恒定电压的输出端连接；以及电流源，其连接在所述第一PMOSFET的漏极和所述第二PMOSFET的栅极与所述基准电位端之间(第六结构)。
另外，具有上述第二结构的恒定电压生成电路可以具有如下结构，即，所述第一晶体管的漏极与电流镜的输入端连接，所述电流镜的输出端和所述第二晶体管的漏极和栅极与所述恒定电压的输出端连接，并且所述第一晶体管的栅极和所述第二晶体管的源极与所述基准电位端连接(第七结构)。
另外，具有上述第一至第七结构中任一结构的恒定电压生成电路可以具有如下结构，即，所述电阻是具有正温度特性的基极电阻(第八结构)。
另外，具有上述第一至第七结构中任一结构的恒定电压生成电路可以具有如下结构，即，所述电阻是具有负温度特性的多晶硅电阻(第九结构)。
另外，具有上述第一至第九结构中任一结构的恒定电压生成电路可以具有如下结构，即，在所述第一晶体管中流动的漏极电流为100nA以上且小于1μA，并且所述电阻的电阻值为100kΩ以上且小于1MΩ(第十结构)。
此外，例如，本说明书中公开的另一恒定电压生成电路包括：耗尽型的第一晶体管及增强型的第二晶体管，它们构成了ED型基准电压源；以及耗尽型的第三晶体管，其与所述第一晶体管的漏极连接，并且具有比所述第一晶体管大的W/L(第十一结构)。
应注意的是，具有上述第十一结构的恒定电压生成电路可以具有如下结构，即，所述第一晶体管、所述第二晶体管以及所述第三晶体管都是NMOSFET(第十二结构)。
另外，具有上述第十二结构的恒定电压生成电路可以具有如下结构，即，所述第一晶体管的漏极通过所述第三晶体管与输入电压的施加端连接，所述第二晶体管的源极与基准电位端连接，所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的漏极直接或通过源极跟随器与恒定电压的输出端连接，并且所述第二晶体管的栅极直接或通过电阻分压器与所述恒定电压的输出端连接(第十三结构)。
具有上述第十三结构的恒定电压生成电路可以具有如下结构，即，所述源极跟随器包括NMOSFET，该NMOSFET的漏极与所述输入电压的施加端连接，栅极与所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的漏极连接，并且源极与所述恒定电压的输出端连接(第十四结构)。
另外，具有上述第十四结构的恒定电压生成电路可以具有如下结构，即，所述NMOSFET是耗尽型(第十五结构)。
另外，具有上述第十三结构的恒定电压生成电路可以具有如下结构，即，所述源极跟随器包括：第一PMOSFET，其源极与所述输入电压的施加端连接，栅极与所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的漏极连接；第二PMOSFET，其源极与所述输入电压的施加端连接，栅极与所述第一PMOSFET的漏极连接，并且漏极与所述恒定电压的输出端连接；以及电流源，其连接在所述第一PMOSFET的漏极和所述第二PMOSFET的栅极与所述基准电位端之间(第十六结构)。
另外，具有上述第十二结构的恒定电压生成电路可以具有如下结构，即，所述第一晶体管的漏极通过所述第三晶体管与电流镜的输入端连接，所述电流镜的输出端和所述第二晶体管的漏极和栅极与所述恒定电压的输出端连接，并且所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的源极与所述基准电位端连接(第十七结构)。
具有上述第十一至第十七结构中任一结构的恒定电压生成电路可以具有如下结构，即还包括：电阻，其连接在所述第一晶体管的栅极与源极之间(第十八结构)。
另外，具有上述第十八结构的恒定电压生成电路可以具有如下结构，即，所述电阻是具有正温度特性的基极电阻(第十九结构)。
另外，具有上述第十八结构的恒定电压生成电路可以具有如下结构，即，所述电阻是具有负温度特性的多晶硅电阻(第二十结构)。
<其他变形例>
应注意的是，除了上述实施方式，本说明书中公开的各种技术特征可以在不脱离技术创作的精神的情况下被多样地变更。换言之，上述实施方式在各个方面仅仅是示例，不应被解释为是限制。本发明的技术范围不限于上述实施方式，而应被理解为包括与权利要求等同的含义和范围内的所有变更。
工业上的可利用性
本说明书中公开的恒定电压生成电路例如可以适当地用作被设置为在半导体器件中生成基准电压或阈值电压的装置。
附图标记列表
1：恒定电压生成电路，CS：电流源，M1：NMOSFET(对应于耗尽型的第一晶体管)，M2：NMOSFET(对应于增强型的第二晶体管)，M3：NMOSFET(对应于耗尽型的第三晶体管)，M4：NMOSFET(增强型)，M5、M6：PMOSFET，M7：NMOSFET(耗尽型)，M8、M9：PMOSFET，R1、R2、R3：电阻。

Claims (20)

1.一种恒定电压生成电路，包括：
耗尽型的第一晶体管以及增强型的第二晶体管，它们构成了ED型基准电压源；以及
电阻，其连接在所述第一晶体管的栅极与源极之间。
2.根据权利要求1所述的恒定电压生成电路，其中，
所述第一晶体管和所述第二晶体管都是NMOSFET。
3.根据权利要求2所述的恒定电压生成电路，其中，
所述第一晶体管的漏极与输入电压的施加端连接，
所述第二晶体管的源极与基准电位端连接，
所述第一晶体管的栅极和所述第二晶体管的漏极直接或通过源极跟随器与恒定电压的输出端连接，并且
所述第二晶体管的栅极直接或通过电阻分压器与所述恒定电压的输出端连接。
4.根据权利要求3所述的恒定电压生成电路，其中，
所述源极跟随器包括NMOSFET，所述NMOSFET的漏极与所述输入电压的施加端连接，所述NMOSFET的栅极与所述第一晶体管的栅极和所述第二晶体管的漏极连接，并且所述NMOSFET的源极与所述恒定电压的输出端连接。
5.根据权利要求4所述的恒定电压生成电路，其中，
所述NMOSFET是耗尽型。
6.根据权利要求3所述的恒定电压生成电路，其中，
所述源极跟随器包括：
第一PMOSFET，所述第一PMOSFET的源极与所述输入电压的施加端连接，所述第一PMOSFET的栅极与所述第一晶体管的栅极和所述第二晶体管的漏极连接；
第二PMOSFET，所述第二PMOSFET的源极与所述输入电压的施加端连接，所述第二PMOSFET的栅极与所述第一PMOSFET的漏极连接，并且所述第二PMOSFET的漏极与所述恒定电压的输出端连接；以及
电流源，其连接在所述第一PMOSFET的漏极和所述第二PMOSFET的栅极与所述基准电位端之间。
7.根据权利要求2所述的恒定电压生成电路，其中，
所述第一晶体管的漏极与电流镜的输入端连接，
所述电流镜的输出端以及所述第二晶体管的漏极和栅极都与所述恒定电压的输出端连接，并且
所述第一晶体管的栅极和所述第二晶体管的源极都与所述基准电位端连接。
8.根据权利要求1至7中任一项所述的恒定电压生成电路，其中，
所述电阻是具有正温度特性的基极电阻。
9.根据权利要求1至7中任一项所述的恒定电压生成电路，其中，
所述电阻是具有负温度特性的多晶硅电阻。
10.根据权利要求1至9中任一项所述的恒定电压生成电路，其中，
在所述第一晶体管中流动的漏极电流为100nA以上且小于1μA，并且
所述电阻的电阻值为100kΩ以上且小于1MΩ。
11.一种恒定电压生成电路，包括：
耗尽型的第一晶体管及增强型的第二晶体管，它们构成了ED型基准电压源；以及
耗尽型的第三晶体管，其与所述第一晶体管的漏极连接，并且具有比所述第一晶体管大的W/L。
12.根据权利要求11所述的恒定电压生成电路，其中，
所述第一晶体管、所述第二晶体管以及所述第三晶体管都是NMOSFET。
13.根据权利要求12所述的恒定电压生成电路，其中，
所述第一晶体管的漏极通过所述第三晶体管与输入电压的施加端连接，
所述第二晶体管的源极与基准电位端连接，
所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的漏极直接或通过源极跟随器与恒定电压的输出端连接，并且
所述第二晶体管的栅极直接或通过电阻分压器与所述恒定电压的输出端连接。
14.根据权利要求13所述的恒定电压生成电路，其中，
所述源极跟随器包括NMOSFET，所述NMOSFET的漏极与所述输入电压的施加端连接，所述NMOSFET的栅极与所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的漏极连接，并且所述NMOSFET的源极与所述恒定电压的输出端连接。
15.根据权利要求14所述的恒定电压生成电路，其中，
所述NMOSFET是耗尽型。
16.根据权利要求13所述的恒定电压生成电路，其中，
所述源极跟随器包括：
第一PMOSFET，所述第一PMOSFET的源极与所述输入电压的施加端连接，所述第一PMOSFET的栅极与所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的漏极连接；
第二PMOSFET，所述第二PMOSFET的源极与所述输入电压的施加端连接，所述第二PMOSFET的栅极与所述第一PMOSFET的漏极连接，并且所述第二PMOSFET的漏极与所述恒定电压的输出端连接；以及
电流源，其连接在所述第一PMOSFET的漏极和所述第二PMOSFET的栅极与所述基准电位端之间。
17.根据权利要求12所述的恒定电压生成电路，其中，
所述第一晶体管的漏极通过所述第三晶体管与电流镜的输入端连接，
所述电流镜的输出端和所述第二晶体管的漏极和栅极都与所述恒定电压的输出端连接，并且
所述第一晶体管和所述第三晶体管各自的栅极以及所述第二晶体管的源极都与所述基准电位端连接。
18.根据权利要求11至17中任一项所述的恒定电压生成电路，还包括：
电阻，其连接在所述第一晶体管的栅极与源极之间。
19.根据权利要求18所述的恒定电压生成电路，其中，
所述电阻是具有正温度特性的基极电阻。
20.根据权利要求18所述的恒定电压生成电路，其中，
所述电阻是具有负温度特性的多晶硅电阻。
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