JP2014036093A - 半導体装置、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】同一基板にゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを混載することができる半導体装置、及びその製造方法を提供する。
【解決手段】本願発明は、ゲート低耐圧半導体素子３６とゲート高耐圧半導体素子３８とポリ抵抗素子１４とを同一基板に混載した半導体装置１００の製造方法であって、低耐圧ゲート酸化膜形成領域２と高耐圧ゲート酸化膜形成領域３と抵抗素子形成領域４とを有する半導体基板１の抵抗素子形成領域４にポリ抵抗素子１４を形成するポリ抵抗素子形成工程と、高耐圧ゲート酸化膜形成領域３は露出し、かつ、少なくともポリ抵抗素子１４を覆う耐酸化性膜１８を形成する工程と、高耐圧ゲート酸化膜形成領域３の半導体基板１を酸化して、高耐圧ゲート酸化膜形成領域３に高耐圧ゲート酸化膜２２を形成する工程と、を備えている。
【選択図】図２

Description

本発明は、半導体装置、及び半導体装置の製造方法、特にゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを同一基板に混載した半導体装置、及びその製造方法に関する。

ゲート電極に高電圧が印加されるＭＯＳトランジスタ、いわゆるゲート高耐圧ＭＯＳトランジスタと、ゲート高耐圧ＭＯＳトランジスタと比較してゲート電極に印加される電圧が低い、いわゆるゲート低耐圧ＭＯＳトランジスタの２種類の素子を同一基板に混載した半導体装置及びその製造方法の従来技術として、例えば特許文献１に開示されたものがある。以下、便宜的にゲート低耐圧ＭＯＳトランジスタを「ゲート低耐圧半導体素子」ともいう。また、ゲート高耐圧ＭＯＳトランジスタを「ゲート高耐圧半導体素子」ともいう。

特開２００１−２７４２６０号公報

上述の従来技術を用いて、ゲート低耐圧半導体素子とゲート高耐圧半導体素子と抵抗素子（例えば、ポリシリコンで形成された抵抗素子。以下、単に「ポリ抵抗素子」ともいう。）の３種類の素子を同一基板に混載した半導体装置を製造した場合には、ポリ抵抗素子の本来の機能が失われるといった不都合が生じることを発明者は見出した。以下、発明者が見出した上記不都合な点について、図７（ａ）、（ｂ）を参照しつつ説明する。

図７（ａ）には、ゲート低耐圧半導体素子の低耐圧ゲート酸化膜（以下、単に「ＬＶゲート酸化膜」ともいう。）が形成される低耐圧ゲート酸化膜形成領域２と、ゲート高耐圧半導体素子の高耐圧ゲート酸化膜（以下、単に「ＨＶゲート酸化膜」ともいう。）が形成される高耐圧ゲート酸化膜形成領域３と、ポリ抵抗素子が形成される抵抗素子形成領域４と、を有する半導体基板１が示されている。

ここで、抵抗素子形成領域４に抵抗素子（例えば、ポリ抵抗素子）１４を形成したと仮定する（図７（ａ）を参照）。その後、上述の従来技術を用いて、例えば熱酸化によってＨＶゲート酸化膜形成領域３にＨＶゲート酸化膜２２を形成したとする（図７（ｂ）を参照）。そうすると、この熱酸化によって、抵抗素子形成領域４に形成されたポリ抵抗素子１４は酸化されてしまい、ポリ抵抗素子の本来の機能が失われる場合がある。なお、図７（ｂ）中の「１４ａ」は、酸化されたポリ抵抗素子１４を示すものである。

また、ポリ抵抗素子１４に代えて（あるいはポリ抵抗素子１４とともに）、容量素子の下部電極（図示せず）を形成した場合にも同様の不都合が生じる場合があった。
本発明は、このような事情に鑑みてなされたものであって、ゲート高耐圧半導体素子の高耐圧ゲート酸化膜の形成時に導電体が酸化されるのを防止することができ、同一基板にゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを混載することができる半導体装置の製造方法を提供することを目的とする。

上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、ゲート低耐圧半導体素子と、ゲート高耐圧半導体素子と、導電体と、を同一基板に混載した半導体装置の製造方法であって、前記ゲート低耐圧半導体素子の低耐圧ゲート酸化膜が形成される低耐圧ゲート酸化膜形成領域と、前記ゲート高耐圧半導体素子の高耐圧ゲート酸化膜が形成される高耐圧ゲート酸化膜形成領域と、前記導電体が形成される導電体形成領域と、を有する半導体基板の前記導電体形成領域に前記導電体を形成する導電体形成工程と、前記導電体形成工程後に、前記高耐圧ゲート酸化膜形成領域は露出し、かつ、少なくとも前記導電体を覆う耐酸化性膜を形成する耐酸化性膜形成工程と、前記耐酸化性膜形成工程後に、前記高耐圧ゲート酸化膜形成領域の前記半導体基板を酸化して、前記高耐圧ゲート酸化膜形成領域に前記高耐圧ゲート酸化膜を形成する高耐圧ゲート酸化膜形成工程と、を備えることを特徴とする。

このような製造方法であれば、導電体は高耐圧ゲート酸化膜が形成される前に耐酸化性膜で覆われるため、高耐圧ゲート酸化膜形成工程において導電体が酸化されるのを防止することができる。よって、高耐圧ゲート酸化膜を形成した後であっても、導電体の特性が変動するのを防止することができる。ゆえに、ゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを同一基板に混載した半導体装置を製造することができる。

また、上記の半導体装置の製造方法において、前記耐酸化性膜形成工程では、前記導電体を覆い、かつ、前記低耐圧ゲート酸化膜形成領域を覆う前記耐酸化性膜を形成することとしてもよい。
このような製造方法であれば、低耐圧ゲート酸化膜形成領域も耐酸化性膜で覆われるので、高耐圧ゲート酸化膜形成工程において、低耐圧ゲート酸化膜形成領域が酸化されるのを防止することができる。このため、例えば、低耐圧ゲート酸化膜形成領域下に形成されるチャネル領域の特性が変動するのを防止することができる。

また、上記の半導体装置の製造方法において、前記導電体は、抵抗素子と容量素子を構成する電極とのうち少なくとも一方であることとしてもよい。
このような製造方法であれば、抵抗素子と容量素子を構成する電極とのうち少なくとも一方を基板上に形成することができ、高耐圧ゲート酸化膜を形成した後であっても、それらの特性が変動するのを防止することができる。このため、特性の変動を低減した抵抗素子及び容量素子のうち少なくとも一方と、ゲート低耐圧半導体素子と、ゲート高耐圧半導体素子とを同一基板に混載した半導体装置を製造することができる。

また、上記の半導体装置の製造方法において、前記導電体形成工程では、前記抵抗素子と前記容量素子を構成する電極とを同一の材料を用いて同時に形成することとしてもよい。
このような製造方法であれば、抵抗素子と容量素子を構成する電極とを同一の材料を用いて同時に形成するので、抵抗素子及び容量素子を製造する際の工程数を低減することができる。

また、上記の半導体装置の製造方法において、前記低耐圧ゲート酸化膜形成領域の前記半導体基板表面には犠牲酸化膜が形成されており、前記耐酸化性膜形成工程では、前記犠牲酸化膜上に前記耐酸化性膜を形成することとしてもよい。
このような製造方法であれば、犠牲酸化膜上に耐酸化性膜を形成するので、例えばパターン形成の際に用いられるレジスト膜に含まれる有機物による汚染から低耐圧ゲート酸化膜形成領域を保護することができる。また、この犠牲酸化膜によって、例えば半導体基板の洗浄時にナトリウムやカリウム等のアルカリ金属による汚染から低耐圧ゲート酸化膜形成領域を保護することができる。このため、例えば、低耐圧ゲート酸化膜形成領域下に形成されるチャネル領域の特性が変動するのを防止することができる。

また、上記の半導体装置の製造方法において、前記耐酸化性膜がシリコン窒化膜であることとしてもよい。
このような製造方法であれば、耐酸化性膜がシリコン窒化膜であるので、高耐圧ゲート酸化膜形成工程において、抵抗素子が酸化されるのをより確実に防止することができる。
また、上記の半導体装置の製造方法において、前記導電体の材質は、ポリシリコンであることとしてもよい。
このような製造方法であれば、導電体の材質がポリシリコンであるので、容易に導電体を製造することができる。

また、本発明の一態様に係る半導体装置は、ウェル領域と、前記ウェル領域内に形成された第１のソース・ドレイン領域と、前記ウェル領域内に形成された第２のソース・ドレイン領域と、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間に形成された第１のチャネル領域と、前記第１のチャネル領域の直上を覆うように形成された低耐圧ゲート酸化膜と、前記低耐圧ゲート酸化膜の直上を覆うように形成された第１のゲート電極と、前記ウェル領域内に形成された第１のドリフト領域と、前記ウェル領域内に形成された第２のドリフト領域と、前記第１のドリフト領域と前記第２のドリフト領域との間に形成された第２のチャネル領域と、前記第２のチャネル領域の直上を覆うように形成された高耐圧ゲート酸化膜と、前記高耐圧ゲート酸化膜の直上を覆うように形成された第２のゲート電極と、前記低耐圧ゲート酸化膜の端部及び前記高耐圧ゲート酸化膜の端部に形成された素子分離層と、前記素子分離層上に形成された導電体と、を備えていることを特徴とする。

これにより、ゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを同一基板に混載した構成とすることができる。
また、上記の半導体装置において、前記導電体は、抵抗素子と容量素子を構成する電極とのうち少なくとも一方であることとしてもよい。
これにより、抵抗素子と容量素子とのうち少なくとも一方とともに、ゲート低耐圧半導体素子とゲート高耐圧半導体素子とを同一基板に混載した構成とすることができる。

本発明によれば、ゲート高耐圧半導体素子の高耐圧ゲート酸化膜を形成する前に、耐酸化性膜で導電体を覆っているので、高耐圧ゲート酸化膜形成工程において導電体が酸化されるのを防止することができる。このため、高耐圧ゲート酸化膜を形成した場合であっても、導電体としての機能を維持することができる。よって、ゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを同一基板に混載した半導体装置を製造することができる。

本発明の実施形態１に係る半導体装置の製造方法の一例を示す図（その１）。 本発明の実施形態１に係る半導体装置の製造方法の一例を示す図（その２）。 本発明の実施形態１に係る半導体装置の製造方法の一例を示す図（その３）。 本発明の実施形態２に係る半導体装置の製造方法の一例を示す図（その１）。 本発明の実施形態２に係る半導体装置の製造方法の一例を示す図（その２）。 本発明の実施形態２に係る半導体装置の製造方法の一例を示す図（その３）。 ポリ抵抗素子の酸化を示す図。

≪実施形態１≫
以下、本発明の実施形態１に係る半導体装置の製造方法及び効果について、図１〜３を参照しつつ説明する。
<製造方法>
本実施形態に係る半導体装置１００の製造方法の各工程を図１〜３に模式的に示す。
まず、図１（ａ）を参照する。図１（ａ）は、本実施形態に係る半導体装置１００の製造方法で用いられる半導体基板１を例示するものである。この半導体基板１は、ゲート低耐圧ＭＯＳトランジスタ３６の低耐圧ゲート酸化膜２４が形成される低耐圧ゲート酸化膜形成領域２と、ゲート高耐圧ＭＯＳトランジスタ３８の高耐圧ゲート酸化膜２２が形成される高耐圧ゲート酸化膜形成領域３と、ポリ抵抗素子１４が形成される抵抗素子形成領域４と、の少なくとも３つの領域を有している。まず、この３つの領域について説明する。

低耐圧ゲート酸化膜形成領域２の半導体基板表面には、例えばリボン酸化膜６が形成されている。そして、このリボン酸化膜６下には、ウェル領域８が形成されている。また、低耐圧ゲート酸化膜形成領域２の周囲にはＬＯＣＯＳ１０が形成されており、このＬＯＣＯＳ１０によって低耐圧ゲート酸化膜形成領域２は素子分離されている。
高耐圧ゲート酸化膜形成領域３の半導体基板表面には、低耐圧ゲート酸化膜形成領域２の場合と同様に、例えばリボン酸化膜６が形成されている。そして、このリボン酸化膜６下にはウェル領域８及びドリフト領域１２が形成されており、ウェル領域８はドリフト領域１２によって挟まれている。また、高耐圧ゲート酸化膜形成領域３の周囲にはＬＯＣＯＳ１０が形成されており、このＬＯＣＯＳ１０によって高耐圧ゲート酸化膜形成領域３は素子分離されている。

抵抗素子形成領域４は、例えば低耐圧ゲート酸化膜形成領域２と高耐圧ゲート酸化膜形成領域３との間に形成されている。そして、この抵抗素子形成領域４は、例えばＬＯＣＯＳ１０上に形成されている。
以下、本実施形態に係る半導体装置１００の製造方法の各工程について説明する。
まず、上述の半導体基板１の抵抗素子形成領域４にポリ抵抗素子１４を形成する。図１（ａ）は、ＬＯＣＯＳ１０上にポリ抵抗素子１４を形成した場合を例示するものである。このポリ抵抗素子１４は、例えば半導体基板１を覆うようにしてポリシリコン膜を形成した後、そのポリシリコン膜をエッチングすることによって形成される。

次に、ポリ抵抗素子１４と低耐圧ゲート酸化膜形成領域２と高耐圧ゲート酸化膜形成領域３を覆うようにして、いわゆるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜１６を形成する。図１（ｂ）は、ポリ抵抗素子１４と低耐圧ゲート酸化膜形成領域２と高耐圧ゲート酸化膜形成領域３を覆うようにして、ＣＶＤ酸化膜１６を形成した様子を例示するものである。

次に、ＣＶＤ酸化膜１６を覆うようにして耐酸化性膜１８を形成する。図１（ｃ）は、上述のＣＶＤ酸化膜１６上に耐酸化性膜１８を形成した様子を例示するものである。この耐酸化性膜１８としては、例えばシリコン窒化膜（ＳｉＮ膜）を用いることができる。
次に、高耐圧ゲート酸化膜形成領域３に形成されたリボン酸化膜６、ＣＶＤ酸化膜１６、耐酸化性膜１８を除去して、高耐圧ゲート酸化膜形成領域３の半導体基板表面２０を露出させる。図２（ａ）は、高耐圧ゲート酸化膜形成領域３の半導体基板表面２０を露出させた様子を例示するものである。なお、半導体基板表面２０を露出させる際、リボン酸化膜６、ＣＶＤ酸化膜１６、耐酸化性膜１８を例えばエッチングで除去してもよい。つまり、耐酸化性膜１８を覆うように、レジストを塗布し、フォトリソグラフィ工程により、高耐圧ゲート酸化膜形成領域３のレジストを硬化して除去する。そして、エッチングをすることで、高耐圧ゲート酸化膜形成領域３の半導体基板表面２０を露出できる。

次に、高耐圧ゲート酸化膜形成領域３に高耐圧ゲート酸化膜２２を形成する。図２（ｂ）は、高耐圧ゲート酸化膜形成領域３に高耐圧ゲート酸化膜２２を形成した様子を例示するものである。この高耐圧ゲート酸化膜２２は、例えば高耐圧ゲート酸化膜形成領域３の露出した半導体基板表面２０を酸化することで形成される。なお、この高耐圧ゲート酸化膜２２を形成する際には、図２（ｂ）に示すように、ポリ抵抗素子１４及び低耐圧ゲート酸化膜形成領域２は耐酸化性膜１８で覆われている。このため、高耐圧ゲート酸化膜２２の形成時にポリ抵抗素子１４及び低耐圧ゲート酸化膜形成領域２が酸化されるのを防止できる。低耐圧ゲート酸化膜形成領域２の酸化を防止することで、例えば、低耐圧ゲート酸化膜形成領域２の下層に形成されるチャネル領域の特性変動を防止することができる。

次に、半導体基板１上に形成された耐酸化性膜１８を除去する。図２（ｃ）は、半導体基板１上に形成された耐酸化性膜１８を除去した様子を例示するものである。耐酸化性膜１８の除去には、公知の技術を用いることができる。例えば、リン酸を含むエッチング液を用いて除去してもよい。

次に、半導体基板１上を覆うようにレジストを塗布し、その後、フォトリソグラフィ工程により、高耐圧ゲート酸化膜２２及び高耐圧ゲート酸化膜２２に隣接するＬＯＣＯＳ１０を覆うようにしてマスク２５を形成する。また、ポリ抵抗素子１４が形成されたＬＯＣＯＳ１０を覆うようにしてマスク２５を形成する。図３（ａ）は、高耐圧ゲート酸化膜２２上及びＬＯＣＯＳ１０上にマスク２５を形成した様子を例示するものである。

次に、マスク２５で覆われていない部分のＣＶＤ酸化膜１６及びリボン酸化膜６を例えばエッチングにより除去する。こうして、低耐圧ゲート酸化膜形成領域２のウェル領域８の表面及びドリフト領域１２の表面を露出させる（図３（ａ）参照）。

その後、マスク２５を半導体基板１上から除去し、ＣＶＤ酸化膜１６で覆われていない部分を酸化する。こうして、低耐圧ゲート酸化膜形成領域２に酸化膜２４を形成する。また、ドリフト領域１２に酸化膜２４を形成する。図３（ｂ）は、半導体基板１上に酸化膜２４を形成した様子を例示するものである。酸化膜２４の形成には、公知の技術を用いることができる。例えば、酸化反応により酸化膜２４を形成してもよい。

その後、低耐圧ゲート酸化膜２４上にゲート電極２６を形成し、高耐圧ゲート酸化膜２２上にゲート電極２８を形成する。図３（ｂ）は、低耐圧ゲート酸化膜２４上にゲート電極２６を形成し、高耐圧ゲート酸化膜２２上にゲート電極２８を形成した様子を例示するものである。
なお、本実施形態では、ゲート電極２６とゲート電極２８を同時に形成してもよいし、別々に形成してもよい。また、別々に形成する場合には、形成する順序を問わない。そして、ゲート電極２６、２８の形成には、公知の技術であるパターニング技術を用いることができる。また、ゲート電極２６、２８の形成には、同一の部材を用いてもよいし、別の部材を用いてもよい。

ゲート電極２６、２８を形成した後に、公知の技術を用いて、ゲート低耐圧ＭＯＳトランジスタ３６及びゲート高耐圧ＭＯＳトランジスタ３８を製造する。ゲート低耐圧ＭＯＳトランジスタ３６は、例えば、サイドウォール３０やソース・ドレイン領域３２を含んで構成されるものである。そして、最後に、ポリ抵抗素子１４、ゲート低耐圧ＭＯＳトランジスタ３６、ゲート高耐圧ＭＯＳトランジスタ３８を、例えば保護膜３４で覆う。図３（ｃ）は、本実施形態に係る製造方法により製造した、ゲート低耐圧ＭＯＳトランジスタゲート３６と高耐圧ＭＯＳトランジスタ３８とポリ抵抗素子１４とを同一基板に混載した半導体装置１００を例示するものである。なお、ここでは公知技術に係るゲート高耐圧ＭＯＳトランジスタ及びゲート低耐圧ＭＯＳトランジスタの製造方法の説明については省略する。

本実施形態の製造方法により製造された半導体装置１００は、ウェル領域８と、ウェル領域８内に形成された第１及び第２のソース・ドレイン領域３２と、第１及び第２のソース・ドレイン領域３２の間に形成された第１のチャネル領域３３と、第１のチャネル領域３３の直上を覆うように形成された低耐圧ゲート酸化膜２４と、低耐圧ゲート酸化膜２４の直上を覆うように形成された第１のゲート電極２６と、ウェル領域８内に形成された第１及び第２のドリフト領域１２と、第１及び第２のドリフト領域１２の間に形成された第２のチャネル領域１３と、第２のチャネル領域１３の直上を覆うように形成された高耐圧ゲート酸化膜２２と、高耐圧ゲート酸化膜２２の直上を覆うように形成された第２のゲート電極２８と、ＬＯＣＯＳ１０と、ポリ抵抗素子１４と、を備えた構成となる。
そして、ＬＯＣＯＳ１０は、低耐圧ゲート酸化膜２４の端部２４ａ、及び高耐圧ゲート酸化膜２２の端部２２ａに形成され、ポリ抵抗素子１４は、ＬＯＣＯＳ１０上に形成されている。

<効果>
本実施形態に係る半導体装置１００の製造方法であれば、ポリ抵抗素子１４は高耐圧ゲート酸化膜２２が形成される前に耐酸化性膜１８で覆われるため、高耐圧ゲート酸化膜２２の形成工程においてポリ抵抗素子１４が酸化されるのを防止することができる。よって、高耐圧ゲート酸化膜２２を形成した後であっても、ポリ抵抗素子１４の特性が変動するのを防止することができる。ゆえに、ゲート低耐圧半導体素子３６とゲート高耐圧半導体素子３８とポリ抵抗素子１４とを同一基板に混載した半導体装置１００を製造することができる。

また、本実施形態に係る半導体装置１００の製造方法であれば、低耐圧ゲート酸化膜形成領域２も耐酸化性膜１８で覆われるので、高耐圧ゲート酸化膜２２の形成工程において、低耐圧ゲート酸化膜形成領域２が酸化されるのを防止することができる。よって、例えば低耐圧ゲート酸化膜形成領域２下に形成されるチャネル領域の特性が変動するのを防止することができる。

また、本実施形態に係る半導体装置１００の製造方法であれば、リボン酸化膜６上に耐酸化性膜１８を形成するので、例えばパターン形成の際に用いられるレジスト膜に含まれる有機物による汚染から低耐圧ゲート酸化膜形成領域２を保護することができる。また、このリボン酸化膜６によって、例えば半導体基板１の洗浄時にナトリウムやカリウム等のアルカリ金属による汚染から低耐圧ゲート酸化膜形成領域２を保護することができる。このため、例えば、低耐圧ゲート酸化膜形成領域２下に形成されるチャネル領域の特性が変動するのを防止することができる。

また、本実施形態に係る半導体装置１００の製造方法であれば、耐酸化性膜１８としてシリコン窒化膜を用いることができる。この場合には、高耐圧ゲート酸化膜２２の形成工程において、ポリ抵抗素子１４が酸化されるのをより確実に防止することができる。
なお、上述の実施形態では、高耐圧ゲート酸化膜２２の形成工程において、ポリ抵抗素子１４と共に低耐圧ゲート酸化膜形成領域２が耐酸化性膜１８で保護されている場合について説明したが、これに限定されるものではない。例えば、高耐圧ゲート酸化膜２２の形成工程において、ポリ抵抗素子１４のみが耐酸化性膜１８で保護されており、低耐圧ゲート酸化膜形成領域２は保護されていなくてもよい。この場合であっても、本願の課題を解決することは可能である。

また、上述の実施形態では、半導体基板１上にリボン酸化膜６が形成されている場合について説明したが、これに限定されるものではない。例えば、このリボン酸化膜６が形成されていない場合であっても上述した作用効果と同様の作用効果を得ることができる。
また、本実施形態では、ＣＶＤ酸化膜１６が形成されている場合について説明したが、これに限定されるものではない。例えば、このＣＶＤ酸化膜１６が形成されていない場合であっても上述した作用効果と同様の作用効果を得ることができる。

また、本実施形態では、高耐圧ゲート酸化膜形成領域３を耐酸化性膜１８で覆った後に、エッチングによって高耐圧ゲート酸化膜形成領域３の半導体基板表面２０を露出させる場合について説明したが、これに限定されるものではない。例えば、耐酸化性膜１８を形成する際、予め高耐圧ゲート酸化膜形成領域３を覆うようにしてマスク（図示せず）を設けておく。その後、低耐圧ゲート酸化膜形成領域２及びポリ抵抗素子１４を覆うようにして半導体基板１上に耐酸化性膜１８を形成してもよい。このようにすることで、エッチングで高耐圧ゲート酸化膜形成領域３の半導体基板表面２０を露出させる工程を省略することができる。

≪実施形態２≫
以下、本実施形態に係る半導体装置１１０の製造方法及び効果について、図４〜６を参照しつつ説明する。
本実施形態に係る半導体装置１１０の製造方法は、ポリ抵抗素子１４と容量素子４０を構成する下部電極４２とを形成する点で、上述の実施形態１の製造方法と異なるが、それ以外の工程については概ね同じである。よって、上述の実施形態１の製造方法と重複する部分についての説明は省略する。なお、本実施形態では、上述の半導体装置１００と同じ部分、同じ領域については、同じ符号を付して説明する。

<製造方法>
本実施形態に係る半導体装置１１０の製造方法の各工程を図４〜６に模式的に示す。
まず、半導体基板１のＬＯＣＯＳ１０上にポリ抵抗素子１４と容量素子４０を構成する下部電極４２とを同一工程により同時に形成する。この下部電極４２は、例えばポリシリコン膜で形成された電極である。ポリ抵抗素子１４と容量素子４０を構成する下部電極４２とを同一工程で形成する際には、公知の技術であるパターニングの手法を用いることができる。図４（ａ）は、ＬＯＣＯＳ１０上にポリ抵抗素子１４と下部電極４２とを形成した様子を例示するものである。

なお、下部電極４２とポリ抵抗素子１４を同一の材料を用いて同時に形成してもよいし、別々に形成してもよい。下部電極４２とポリ抵抗素子１４とを別々に形成する場合には、下部電極４２とポリ抵抗素子１４の形成の順序は問わない。つまり、下部電極４２を形成した後にポリ抵抗素子１４を形成してもよいし、ポリ抵抗素子１４を形成した後に下部電極４２を形成してもよい。以下、容量素子４０として、「ポリシリコン−絶縁膜−ポリシリコン」構造をした素子を形成する場合について説明する。

次に、ポリ抵抗素子１４と下部電極４２と低耐圧ゲート酸化膜形成領域２と高耐圧ゲート酸化膜形成領域３を覆うようにして、ＣＶＤ酸化膜１６を形成する（図４（ｂ）を参照）。このＣＶＤ酸化膜１６は、実施形態１の場合と同様にして形成される。
次に、実施形態１の場合と同様に、ＣＶＤ酸化膜１６を覆うようにして耐酸化性膜１８を形成する（図４（ｃ）を参照）。そして、高耐圧ゲート酸化膜形成領域３に形成されたリボン酸化膜６、ＣＶＤ酸化膜１６、耐酸化性膜１８を除去して、高耐圧ゲート酸化膜形成領域３の半導体基板表面２０を露出させる（図５（ａ）を参照）。この半導体基板表面２０を露出させる工程も、実施形態１の場合と同様である。

次に、実施形態１の場合と同様に、高耐圧ゲート酸化膜形成領域３に高耐圧ゲート酸化膜２２を形成する（図５（ｂ）を参照）。その後、半導体基板１上から耐酸化性膜１８のみを除去する（図５（ｃ）を参照）。
次に、半導体基板１上を覆うようにレジストを塗布し、その後、フォトリソグラフィ工程により、高耐圧ゲート酸化膜２２及び高耐圧ゲート酸化膜２２に隣接するＬＯＣＯＳ１０を覆うようにしてマスク２５を形成する。また、ポリ抵抗素子１４及び下部電極４２が形成されたＬＯＣＯＳ１０を覆うようにしてマスク２５を形成する。なお、下部電極４２をマスク２５で覆う際、下部電極４２上に開口部２５ａを設けるようにしてマスク２５を形成する。図６（ａ）は、高耐圧ゲート酸化膜２２上及びＬＯＣＯＳ１０上にマスク２５を形成した様子を例示するものである。

次に、マスク２５で覆われていない部分のＣＶＤ酸化膜１６及びリボン酸化膜６を例えばエッチングにより除去する。こうして、低耐圧ゲート酸化膜形成領域２のウェル領域８の表面、下部電極４２の表面の一部及びドリフト領域１２の表面を露出させる（図６（ａ）参照）。
その後、マスク２５を半導体基板１上から除去し、ＣＶＤ酸化膜１６で覆われていない部分を酸化する。こうして、低耐圧ゲート酸化膜形成領域２に低耐圧ゲート酸化膜２４を形成するとともに、下部電極４２の一部に絶縁膜４４を形成する。また、ドリフト領域１２に酸化膜２４を形成する。酸化膜２４及び絶縁膜４４の形成には、実施形態１の場合と同様に、公知の技術である、基板表面における酸化反応を用いることができる。
また、絶縁膜４４は例示した酸化膜だけでなく他の絶縁膜（例えば窒化膜）を用いて形成しても良い。

その後、低耐圧ゲート酸化膜２４上にゲート電極２６を形成し、高耐圧ゲート酸化膜２２上にゲート電極２８を形成する。さらに、絶縁膜４４上にゲート電極４６を形成する。こうして、下部電極４２、絶縁膜４４及びゲート電極４６を含む容量素子４０を形成する。図６（ｂ）は、ゲート電極２６、２８及び容量素子４０を形成した様子を例示するものである。

なお、本実施形態では、ゲート電極２６、２８及びゲート電極４６を同時に形成してもよいし、別々に形成してもよい。別々に形成する場合には、形成の順序を問わない。また、ゲート電極２６、２８及びゲート電極４６の形成には、公知の技術であるパターニング技術を用いることができる。

ゲート電極２６、２８及びゲート電極４６を形成した後に、実施形態１の場合と同様に、公知の技術を用いて、ゲート低耐圧ＭＯＳトランジスタ３６及びゲート高耐圧ＭＯＳトランジスタ３８を製造する。そして、最後に、ポリ抵抗素子１４、容量素子４０、ゲート低耐圧ＭＯＳトランジスタ３６、ゲート高耐圧ＭＯＳトランジスタ３８を、例えば保護膜３４で覆う。図６（ｃ）は、本実施形態に係る製造方法により製造した、ゲート低耐圧ＭＯＳトランジスタゲート３６と高耐圧ＭＯＳトランジスタ３８とポリ抵抗素子１４と容量素子４０とを同一基板に混載した半導体装置１１０を例示するものである。

本実施形態の製造方法により製造された半導体装置１１０は、ウェル領域８と、ウェル領域８内に形成された第１及び第２のソース・ドレイン領域３２と、第１及び第２のソース・ドレイン領域３２の間に形成された第１のチャネル領域３３と、第１のチャネル領域３３の直上を覆うように形成された低耐圧ゲート酸化膜２４と、低耐圧ゲート酸化膜２４の直上を覆うように形成された第１のゲート電極２６と、ウェル領域８内に形成された第１及び第２のドリフト領域１２と、第１及び第２のドリフト領域１２の間に形成された第２のチャネル領域１３と、第２のチャネル領域１３の直上を覆うように形成された高耐圧ゲート酸化膜２２と、高耐圧ゲート酸化膜２２の直上を覆うように形成された第２のゲート電極２８と、低耐圧ゲート酸化膜２４の端部２４ａ、及び高耐圧ゲート酸化膜２２の端部２２ａに形成されたＬＯＣＯＳ１０と、ＬＯＣＯＳ１０上に形成されたポリ抵抗素子１４と、ＬＯＣＯＳ１０上にポリ抵抗素子１４と離れて形成された下部電極４２と、下部電極４２上に形成された絶縁膜４４と、絶縁膜４４上に形成されたゲート電極４６と、を備えた構成となる。

<効果>
本実施形態に係る半導体装置１１０の製造方法であれば、ポリ抵抗素子１４及び下部電極４２は高耐圧ゲート酸化膜２２が形成される前に耐酸化性膜１８で覆われるため、高耐圧ゲート酸化膜２２の形成工程においてポリ抵抗素子１４及び下部電極４２が酸化されるのを防止することができる。よって、高耐圧ゲート酸化膜２２を形成した後であっても、ポリ抵抗素子１４及び下部電極４２の特性が変動するのを防止することができる。ゆえに、ゲート低耐圧半導体素子３６とゲート高耐圧半導体素子３８とポリ抵抗素子１４と容量素子４０とを同一基板に混載した半導体装置１１０を製造することができる。

なお、上述の実施形態では、ポリ抵抗素子１４と下部電極４２とを同時に形成した場合について説明したが、これに限定されるものではない。例えば、ポリ抵抗素子１４を形成することなく、下部電極４２のみを形成してもよい。この場合には、ゲート低耐圧半導体素子３６とゲート高耐圧半導体素子３８と容量素子４０とを同一基板に混載した半導体装置を製造することができる。

また、ポリ抵抗素子１４と下部電極４２とをポリシリコンで形成する場合について説明したが、これに限定されるものではない。本実施形態に係る発明は、例えばポリシリコン以外の酸化され易い材料にも適用可能である。

１ 半導体基板
２ 低耐圧ゲート酸化膜形成領域
３ 高耐圧ゲート酸化膜形成領域
４ 抵抗素子形成領域
６ リボン酸化膜
８ ウェル領域
１０ ＬＯＣＯＳ
１２ ドリフト領域
１３ 第２のチャネル領域
１４ ポリ抵抗素子
１４ａ ポリ抵抗素子
１６ ＣＶＤ酸化膜
１８ 耐酸化性膜
２０ 半導体基板表面
２２ 高耐圧ゲート酸化膜
２２ａ 端部
２３ 酸化膜
２４ 低耐圧ゲート酸化膜
２４ａ 端部
２５ マスク
２６ ゲート電極
２８ ゲート電極
３０ サイドウォール
３２ ソース・ドレイン領域
３３ 第１のチャネル領域
３４ 保護膜
３６ ゲート低耐圧ＭＯＳトランジスタ
３８ ゲート高耐圧ＭＯＳトランジスタ
４０ 容量素子
４２ 下部電極
４４ 絶縁膜
４６ ゲート電極
１００ 半導体装置
１１０ 半導体装置

Claims (9)

1. ゲート低耐圧半導体素子と、ゲート高耐圧半導体素子と、導電体と、を同一基板に混載した半導体装置の製造方法であって、
   前記ゲート低耐圧半導体素子の低耐圧ゲート酸化膜が形成される低耐圧ゲート酸化膜形成領域と、前記ゲート高耐圧半導体素子の高耐圧ゲート酸化膜が形成される高耐圧ゲート酸化膜形成領域と、前記導電体が形成される導電体形成領域と、を有する半導体基板の前記導電体形成領域に前記導電体を形成する導電体形成工程と、
   前記導電体形成工程後に、前記高耐圧ゲート酸化膜形成領域は露出し、かつ、少なくとも前記導電体を覆う耐酸化性膜を形成する耐酸化性膜形成工程と、
   前記耐酸化性膜形成工程後に、前記高耐圧ゲート酸化膜形成領域の前記半導体基板を酸化して、前記高耐圧ゲート酸化膜形成領域に前記高耐圧ゲート酸化膜を形成する高耐圧ゲート酸化膜形成工程と、を備えることを特徴とする半導体装置の製造方法。
2. 前記耐酸化性膜形成工程では、前記導電体を覆い、かつ、前記低耐圧ゲート酸化膜形成領域を覆う前記耐酸化性膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記導電体は、抵抗素子と容量素子を構成する電極とのうち少なくとも一方であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記導電体形成工程では、前記抵抗素子と前記容量素子を構成する電極とを同一の材料を用いて同時に形成することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記低耐圧ゲート酸化膜形成領域の前記半導体基板表面には犠牲酸化膜が形成されており、
   前記耐酸化性膜形成工程では、前記犠牲酸化膜上に前記耐酸化性膜を形成することを特徴とする請求項２から請求項４のいずれか一項に記載の半導体装置の製造方法。
6. 前記耐酸化性膜は、シリコン窒化膜であることを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
7. 前記導電体の材質は、ポリシリコンであることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置の製造方法。
8. ウェル領域と、
   前記ウェル領域内に形成された第１のソース・ドレイン領域と、
   前記ウェル領域内に形成された第２のソース・ドレイン領域と、
   前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間に形成された第１のチャネル領域と、
   前記第１のチャネル領域の直上を覆うように形成された低耐圧ゲート酸化膜と、
   前記低耐圧ゲート酸化膜の直上を覆うように形成された第１のゲート電極と、
   前記ウェル領域内に形成された第１のドリフト領域と、
   前記ウェル領域内に形成された第２のドリフト領域と、
   前記第１のドリフト領域と前記第２のドリフト領域との間に形成された第２のチャネル領域と、
   前記第２のチャネル領域の直上を覆うように形成された高耐圧ゲート酸化膜と、
   前記高耐圧ゲート酸化膜の直上を覆うように形成された第２のゲート電極と、
   前記低耐圧ゲート酸化膜の端部及び前記高耐圧ゲート酸化膜の端部に形成された素子分離層と、
   前記素子分離層上に形成された導電体と、を備えていることを特徴とする半導体装置。
9. 前記導電体は、抵抗素子と容量素子を構成する電極とのうち少なくとも一方であることを特徴とする請求項８に記載の半導体装置。

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