JP2015204307A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ドリフト層及びボディ層の少なくともいずれか一方に対するゲート電極の相対的な位置ずれを低減することで、半導体装置の特性ばらつきを低減した半導体素子の製造方法を提供する。
【解決手段】本発明に係る半導体装置１００の製造方法は、第１導電型の半導体基板１における第１の領域にドリフト層２１を形成する工程と、ドリフト層２１の一部に素子分離膜３を形成する工程と、ドリフト層２１と素子分離膜３とを形成した半導体基板１を覆うようにゲート酸化膜５とポリシリコン膜７ａとをこの順に積層する工程と、半導体基板１の第２の領域に形成したポリシリコン膜７ａとゲート酸化膜５とを除去して第２の領域を露出させる工程と、露出させた第２の領域に第２の不純物層３１ａを形成する工程と、少なくとも、ドリフト層２１に形成したポリシリコン膜７ａとゲート酸化膜５とを除去する工程と、ボディ層３１を形成する工程と、を有する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。
従来から、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタが知られている。例えば、特許文献１には、ｎ型のウェル拡散層内に、ｎ型のソース及びドレインと、ｐ型のボディ層と、ｐ型の埋め込み層とが形成されたＬＤＭＯＳトランジスタ及びその製造方法が開示されている。
米国特許第６９５８５１５号明細書
以下、特許文献１に開示されている半導体装置の製造方法について、図９から図１１を参照しつつ、簡単に説明する。
特許文献１に開示されている半導体装置（以下、「従来技術に係る半導体装置」ともいう。）の製造方法では、まず、第１導電型（例えば、ｐ型）の半導体基板１上に、シリコン酸化膜４１を介して、レジストパターン４３を形成する。次に、レジストパターン４３をマスクにして、ドリフト層２１を形成するための第２導電型（例えば、ｎ型）の不純物を半導体基板１に注入する（図９（ａ）を参照）。なお、図９（ａ）では、この第２導電型の不純物が注入された部分（層）を「第１の不純物層２１ａ」と表記している。
次に、レジストパターン４３とシリコン酸化膜４１と順次除去し、第１の不純物層２１ａを熱拡散させて形成したドリフト層２１内に素子分離膜３を形成する（図９（ｂ）を参照）。続いて、少なくともドリフト層２１を覆うように、半導体基板１上にレジストパターン４４を形成する。そして、そのレジストパターン４４をマスクにして、後述するボディ層３１及びボディ埋め込み層３３を形成するための第１導電型の不純物を半導体基板１にそれぞれ注入する（図１０（ａ）を参照）。なお、図１０（ａ）では、ボディ層３１を形成するための第１導電型の不純物が注入された部分（層）を「第２の不純物層３１ａ」と表記し、ボディ埋め込み層３３を形成するための第１導電型の不純物が注入された部分（層）を「第３の不純物層３３ａ」と表記している。
その後、レジストパターン４４を除去し、半導体基板１に注入した第１導電型の不純物を熱拡散させることで、ボディ層３１及びボディ埋め込み層３３を形成する（図１０（ｂ）を参照）。
次に、半導体基板１にゲート酸化膜５とポリシリコン膜７ａとをこの順に形成して積層する。その後、ポリシリコン膜７ａ上にレジストパターン４６を形成し、このレジストパターン４６をマスクにして、ポリシリコン膜７ａとゲート酸化膜５とを順次パターニングする（図１１（ａ）を参照）。こうして、半導体基板１上に、ゲート酸化膜５と、ポリシリコン膜７ａからなるゲート電極７とを形成する。
その後、レジストパターン４６を除去し、第２導電型のソース１１及びドレイン１３、第１導電型のピックアップ層２３、層間絶縁膜６０、コンタクト電極７１、７２、配線層８１、８２、保護膜９０を順次形成する。こうして、従来技術に係る半導体装置２００は製造される（図１１（ｂ）を参照）。
ところで、上記製造方法で半導体装置２００を製造すると、ドリフト層２１またはボディ層３１に対するゲート電極７の位置が相対的にずれる（いわゆる、位置ずれが生じる）ことがある。より詳しくは、図１２（ａ）及び図１２（ｂ）に示すように、第２の不純物層３１ａ及び第３の不純物層３３ａの位置が、図１０（ａ）に示した場合と比較してドリフト層２１から離れる方向（図面左方向）にずれる場合やドリフト層２１に近づく方向（図面右方向）にずれる場合がある。このずれは、フォトレジスト４４の位置ずれ（いわゆる、製造ばらつき）に起因するものである。なお、図中の破線は、図１０（ａ）に示したフォトレジスト４４、第２の不純物層３１ａ及び第３の不純物層３３ａの位置をそれぞれ示している。
同様に、図１３（ａ）及び図１３（ｂ）に示すように、ゲート電極７が、図１１（ａ）に示した場合と比較してボディ層３１との重なりがより大きくなるように（図面左方向に向かって）ずれる場合や素子分離膜３との重なりがより大きくなるように（図面右方向に向かって）ずれる場合がある。このずれは、フォトレジスト４６の製造ばらつきに起因するものである。なお、図中の破線は、図１１（ａ）に示したゲート酸化膜５、ゲート電極７及びフォトレジスト４６の位置をそれぞれ示している。
上述のように、ドリフト層２１またはボディ層３１に対するゲート電極７の位置が相対的にずれると、図１４（ａ）に示すように、チャネル長Ｌｃが予定値（つまり、予め設定した最適値）よりも長くなり、且つはみ出し幅Ｌａが予定値よりも狭くなる場合がある。この場合には、短チャンネル効果により、半導体装置の閾値電圧（Ｖｔｈ）が上昇することがある。また、はみ出し幅Ｌａが狭くなると、チャネル領域からドリフト層２１への電流の流れ込みが抑制されて、いわゆるオン抵抗が上昇することがある。さらには、ドリフト層２１において局所的に電流密度が高くなり、いわゆるオン耐圧の低下やホットキャリア寿命が悪化することがある。
これとは逆に、図１４（ｂ）に示すように、チャネル長Ｌｃが予定値よりも短くなり、且つはみ出し幅Ｌａが予定値よりも広くなる場合がある。この場合には、短チャンネル効果により、Ｖｔｈが下降することがある。また、はみ出し幅Ｌａが広くなると、チャネル領域からドリフト層２１への電流の流れ込みが促進されて、オン抵抗が下降することがある。さらには、電流量自体が増加することで、オン耐圧の低下やホットキャリア寿命が悪化することがある。
このように、従来技術に係る半導体装置の製造方法には、ドリフト層２１及びボディ層３１の少なくともいずれか一方に対するゲート電極７の相対的な位置ずれに起因して、製造した半導体装置の特性にばらつき（いわゆる、特性ばらつき）が生じることがあるといった課題がある。
そこで、本発明は、このような事情に鑑みてなされたものであって、ドリフト層及びボディ層の少なくともいずれか一方に対するゲート電極の相対的な位置ずれを低減することで、半導体装置の特性ばらつきを低減した半導体素子の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、第１導電型の半導体基板における第１の領域に、第２導電型の第１の不純物を注入して第１の不純物層を形成する工程と、前記第１の不純物を熱拡散させてドリフト層を形成する工程と、前記第１の不純物層または前記ドリフト層の一部に素子分離膜を形成する工程と、前記ドリフト層と前記素子分離膜とを形成した前記半導体基板を覆うように、ゲート酸化膜とポリシリコン膜とを順に形成して積層する工程と、前記半導体基板の前記第１の領域から離れて位置する第２の領域に形成した前記ポリシリコン膜と前記ゲート酸化膜とを除去して前記第２の領域を露出させる工程と、露出させた前記第２の領域に、第１導電型の第２の不純物を注入して第２の不純物層を形成する工程と、前記第２の不純物層を形成する工程後に、少なくとも、前記ドリフト層の前記素子分離膜を形成した領域以外の領域であって前記素子分離膜を挟んで前記第２の領域とは反対側の領域に形成した前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程と、前記ドリフト層の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程後に、前記第２の不純物を熱拡散させてボディ層を形成する工程と、を有することを特徴とする。
また、上記半導体装置の製造方法において、前記第２の領域を露出させる工程では、前記ポリシリコン膜上に形成したレジストパターンをマスクにして、前記ポリシリコン膜と前記ゲート酸化膜とを除去し、前記第２の不純物層を形成する工程では、前記レジストパターンを前記ポリシリコン膜上に備えた状態で、前記第２の不純物を注入することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第２の不純物層を形成する工程後であって前記ドリフト層の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、前記第２の不純物層下で接する第３の不純物層を形成する工程をさらに有し、前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層下に前記ボディ層よりも不純物濃度が高いボディ埋め込み層を形成することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第２の領域を露出させる工程後であって前記第２の不純物層を形成する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、第３の不純物層を形成する工程をさらに有し、前記第２の不純物層を形成する工程では、前記第３の不純物層上に前記第２の不純物層を形成し、前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層下に前記ボディ層よりも不純物濃度が高いボディ埋め込み層を形成することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第２の不純物層を形成する工程後であって前記ドリフト層の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、前記第２の不純物層内に埋め込まれる第３の不純物層を形成する工程をさらに有し、前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層よりも不純物濃度が高いボディ埋め込み層を前記ボディ層内に形成することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第２の領域を露出させる工程後であって前記第２の不純物層を形成する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、第３の不純物層を形成する工程をさらに有し、前記第２の不純物層を形成する工程では、前記第３の不純物層を囲むように前記第２の不純物層を形成し、前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層よりも不純物濃度が高いボディ埋め込み層を前記ボディ層内に形成することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第３の不純物層を形成する工程では、前記レジストパターンを前記ポリシリコン膜上に備えた状態で、前記第３の不純物を注入することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第２の不純物層を形成する工程後に、前記ドリフト層の前記素子分離膜を形成した領域以外の領域であって前記素子分離膜を挟んで前記第２の領域とは反対側の領域及び前素子分離膜の前記第２の領域とは反対側の一部上面に形成した前記ポリシリコン膜と前記ゲート酸化膜とを除去することを特徴としてもよい。
また、上記半導体装置の製造方法において、前記第２の不純物層を形成する工程後に前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程では、前記素子分離膜上に形成したレジストパターンをマスクにして、前記ポリシリコン膜と前記ゲート酸化膜とを除去することを特徴としてもよい。
また、本発明の別の態様に係る半導体装置の製造方法は、第１導電型の半導体基板における第１の領域に、第２導電型の第１の不純物を注入して第１の不純物層を形成する工程と、前記第１の不純物を熱拡散させてドリフト層を形成する工程と、前記第１の不純物層または前記ドリフト層の一部に素子分離膜を形成する工程と、前記ドリフト層と前記素子分離膜とを形成した前記半導体基板を覆うように、ゲート酸化膜とポリシリコン膜とを順に形成して積層する工程と、ソース側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程と、前記ソース側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程後に、ソース領域に、第１導電型の第２の不純物を注入して第２の不純物層を形成する工程と、前記第２の不純物層を形成する工程後に、前記素子分離膜上においてドレイン側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程と、前記ドレイン側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程後に、前記第２の不純物を熱拡散させてボディ層を形成する工程と、を有することを特徴とする。
また、上記半導体装置の製造方法において、前記ボディ層の不純物濃度は、前記ドリフト層の不純物濃度よりも高いことを特徴としてもよい。
また、上記半導体装置の製造方法において、前記素子分離膜は、ＬＯＣＯＳ法を用いて形成した酸化膜であることを特徴としてもよい。
本発明の一態様によれば、ドリフト層及びボディ層の少なくともいずれか一方に対するゲート電極の相対的な位置ずれを低減し、半導体装置の特性ばらつきを低減することができる。
本発明の第１実施形態に係る半導体装置の構成例を示す断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 本発明の第２実施形態に係る半導体装置の構成例を示す断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 本発明の実施形態の効果を説明するための図である。 従来技術に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 従来技術に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 従来技術に係る半導体装置の製造方法を工程順に示す製造工程断面図である。 レジストパターン４４の製造ばらつきを説明するための図である。 レジストパターン４６の製造ばらつきを説明するための図である。 従来技術に係る半導体装置の製造方法の課題を説明するための図である。
（第１実施形態）
以下、本発明に係る第１実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（構造）
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、例えば、ｐ型のシリコン基板（ｐ−ｓｕｂ）１と、このシリコン基板１に形成されたｎチャネル型のＬＤＭＯＳトランジスタ５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ５０を覆う層間絶縁膜６０と、層間絶縁膜６０を貫いてＬＤＭＯＳトランジスタ５０に接続するコンタクト電極７１、７２と、層間絶縁膜６０上に配置されてコンタクト電極７１、７２に接続する配線層８１、８２と、層間絶縁膜６０上に配置されて配線層８１、８２を覆う保護膜９０と、を備えている。
ＬＤＭＯＳトランジスタ５０は、シリコン基板１上に形成された素子分離膜３と、シリコン基板１上に配置されたゲート絶縁膜５と、ゲート絶縁膜５上から素子分離膜３上にかけて配置されたゲート電極７と、ゲート電極７の両側下のシリコン基板１に配置されたｎ型のソース（ｎ＋）１１及びドレイン（ｎ＋）１３と、シリコン基板１のうちのチャネル領域１５とドレイン１３との間に配置されたｎ型のドリフト層（ｎ ｄｒｉｆｔ）２１と、シリコン基板１に配置されたピックアップ層（ｐ＋）２３と、ソース１１とドリフト層２１との間に配置されたｐ型のボディ層３１（ｐｂｏｄｙ）と、ボディ層３１下に配置されたｐ型のボディ埋め込み層３３（ｐ＋ｂｏｄｙ）とを有する。
より詳しくは、ＬＤＭＯＳトランジスタ５０は、シリコン基板１の一部に形成されたｎ型のドリフト層２１を備えている。このドリフト層２１には、シリコン基板１とドリフト層２１との境界部から離れて位置する素子分離膜３と、その境界部から離れて素子分離膜３と接するｎ型のドレイン１３とが形成されている。ここで、素子分離膜３は、フィールド酸化膜とも呼ばれる膜であり、例えばＬＯＣＯＳ法を用いて形成された酸化膜である。
また、シリコン基板１の一部には、ドリフト層２１に接するｐ型のボディ層３１と、ボディ層３１下に位置するｐ型のボディ埋め込み層３３とが形成されている。ボディ層３１の一部には、ドリフト層２１側に形成されたｎ型のソース１１と、ドリフト層２１とは反対側でソース１１と接するｐ型のピックアップ層２３とが形成されている。そして、このソース１１及びピックアップ層２３は、ボディ埋め込み層３３とオーミックにそれぞれ接続されている。つまり、ボディ埋め込み層３３は、ソース１１の下部及びピックアップ層２３の下部で電気的に接触している。なお、ボディ埋め込み層３３は、ボディ層３１よりも不純物濃度が高い層である。
シリコン基板１上にはゲート絶縁膜５が形成されており、このゲート絶縁膜５は、ソース１１のボディ層３１側の端部と、ボディ層３１と、ドリフト層２１のボディ層３１側の端部とを連続的に覆っている。そして、このゲート絶縁膜５上から素子分離膜３上にかけてゲート電極７が形成されている。
（製造方法）
次に、半導体装置１００の製造方法について、図２から図４を参照しつつ説明する。
図２から図４は、本発明の実施形態に係る半導体装置１００の製造方法を工程順に示す製造工程断面図である。
図２（ａ）に示すように、まず始めに、ｐ型のシリコン基板１を例えば熱酸化して、その表面上にシリコン酸化膜４１を形成する。次に、フォトリソグラフィ技術を用いて、ドリフト層２１を形成する領域（第１の領域）の上方を開口し、それ以外の領域を覆う形状のレジストパターン４３をシリコン酸化膜４１上に形成する。そして、このレジストパターン４３をマスクに、シリコン基板１に例えばリン等のｎ型不純物（第１の不純物）をイオン注入する。このイオン注入工程は、図１に示したｎ型のドリフト層２１を形成するための、ドリフト・イオン注入工程である。こうして、シリコン基板１にｎ型不純物を含んだ第１の不純物層２１ａを形成する。
その後、レジストパターン４３とシリコン酸化膜４１とを順次除去する。なお、このドリフト・イオン注入工程の前またはその後に、シリコン基板１にウェル拡散層を形成するためのイオン注入を行ってもよい。好ましくは、ウェル拡散層を形成後に、ドリフト・イオン注入を行う。
次に、図２（ｂ）に示すように、例えばＬＯＣＯＳ法を用いて、第１の不純物層２１ａの一部に、素子分離膜３を形成する。より詳しくは、第１の不純物層２１ａであって、シリコン基板１と第１の不純物層２１ａとの境界部（つまり、界面）から離れた領域に素子分離膜３を形成する。この素子分離膜３の形成と同時またはその前後に、シリコン基板１に熱処理を施して、シリコン基板１中でｎ型不純物を拡散させる。これにより、シリコン基板１にドリフト層２１や、図示しないウェル拡散層を形成する。
次に、図２（ｃ）に示すように、シリコン基板１を例えば熱酸化して、素子分離膜３下から露出しているシリコン基板１の表面に、ゲート絶縁膜５を形成する。続いて、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜５上にポリシリコン膜７ａを形成する。つまり、ドリフト層２１と素子分離膜３とを形成した半導体基板１を覆うように、ゲート酸化膜５とポリシリコン膜７ａとをこの順に形成して積層する。
次に、図３（ａ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜７ａ上にレジストパターン４４を形成する。より詳しくは、フォトリソグラフィ技術を用いて、ボディ層３１及びボディ埋め込み層３３を形成する領域（第２の領域）の上方を開口し、それ以外の領域を覆う形状のレジストパターン４４を形成する。そして、このレジストパターン４４をマスクに、ポリシリコン膜７ａ及びゲート絶縁膜５を順次エッチングして除去する。こうして、ボディ層３１及びボディ埋め込み層３３を形成する領域を露出させる。
次に、レジストパターン４４、ポリシリコン膜７ａ及びゲート絶縁膜５をマスクに用いて、シリコン基板１のうちのボディ層３１を形成する領域に、ボロン等のｐ型不純物（第２の不純物）をイオン注入する（ボディ・イオン注入工程）。続いて、ポリシリコン膜７ａ及びゲート絶縁膜５をマスクに用いるとともに、ボディ・イオン注入工程で用いたレジストパターン４４をそのままマスクに用いて（つまり、レジストパターン４４を残存させた状態で）、シリコン基板１のうちのボディ埋め込み層３３を形成する領域に、ボロン等のｐ型不純物（第３の不純物）をイオン注入する（高濃度ボディ埋め込み・イオン注入工程）。こうして、シリコン基板１に第２の不純物層３１ａ及び第３の不純物層３３ａを形成する。なお、ボディ・イオン注入工程でのｐ型不純物（第２の不純物）のドーズ量をＤ１、注入エネルギーをＥ１とし、高濃度ボディ埋め込み・イオン注入工程でのｐ型不純物（第３の不純物）のドーズ量をＤ２、注入エネルギーをＥ２としたとき、Ｄ１＜Ｄ２、且つＥ１＜Ｅ２とする。
なお、ボディ・イオン注入工程と、高濃度ボディ埋め込み・イオン注入工程は、その実行する順を逆にしてもよい（即ち、高濃度ボディ埋め込み・イオン注入工程を先に行い、その後で、ボディ・イオン注入工程を行ってもよい。）。
上述のボディ・イオン注入工程と、高濃度ボディ埋め込み・イオン注入工程とを行った後、レジストパターン４４を除去する。
次に、図３（ｂ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜７ａ上にレジストパターン４５を形成する。より詳しくは、フォトリソグラフィ技術を用いて、ドレイン１３を形成する領域及びその領域に接する素子分離膜３の一部の上方を開口し、それ以外の領域を覆う形状のレジストパターン４５を形成する。そして、このレジストパターン４５をマスクに、ポリシリコン膜７ａ及びゲート絶縁膜５を順次エッチングして除去する。こうして、ポリシリコン膜７ａからなるゲート電極７を形成する。なお、レジストパターン４５と、上述のレジストパターン４４とは、同一材質のフォトマスク（即ち、同一の材質で形成されたフォトマスク）を用いて形成してもよい。
ゲート電極７の形成後、ゲート電極７上に残存するレジストパターン４５を除去する。
次に、シリコン基板１に熱処理を施し、図４（ａ）に示すように、シリコン基板１にイオン注入したｐ型不純物（つまり、第２の不純物層３１ａ及び第３の不純物層３３ａに含まれるｐ型不純物）を拡散させる。なお、上述のように、Ｄ１＜Ｄ２、且つＥ１＜Ｅ２とすることで、ｐ型のボディ層３１を形成するとともに、ボディ層３１の直下に、ボディ層３１よりもｐ型の不純物濃度が高いボディ埋め込み層３３を形成することができる。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のソース１１及びドレイン１３を形成する領域に、リン又はヒ素等のｎ型不純物をイオン注入する。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、図４（ｂ）に示すように、ｎ型のソース１１及びドレイン１３を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のピックアップ層２３を形成する領域に、ボロン等のｐ型不純物をイオン注入する。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、シリコン基板１中で不純物を拡散させて、図４（ｂ）に示すように、ピックアップ層２３を形成する。
次に、シリコン基板１上に層間絶縁膜６０を形成する。層間絶縁膜６０は例えばシリコン酸化膜であり、その形成は例えばＣＶＤ法で行う。次に、コンタクト電極７１、７２を形成する。ここで、コンタクト電極７１を、例えばソース１１及びピックアップ層２３に跨るように形成することにより、ソース１１及びピックアップ層２３を同じ電位（例えば、接地電位）に固定することができる。次に、層間絶縁膜６０上に配線層８１、８２を形成し、保護膜９０を形成する。以上の工程を経て、図４（ｂ）に示すように、ＬＤＭＯＳトランジスタ５０を備える半導体装置１００が完成する。
（第２実施形態）
以下、本発明に係る第２実施形態を、図面を用いて説明する。
（構造）
図５は、本発明の第２実施形態に係る半導体装置１０１の構成例を示す断面図である。
本実施形態に係る半導体装置１０１の構造と、第１実施形態に係る半導体装置１００の構成とは、概ね同じであるが、ボディ層３１及びボディ埋め込み層３３の形状と位置が異なっている。そこで、以下、この異なる部分であるボディ層３１及びボディ埋め込み層３３について説明し、その他の部分については説明を省略する。
本実施形態に係るボディ層３１は、チャネル領域１５からソース１１下にかけて配置されている。また、本実施形態に係るボディ埋め込み層３３は、ボディ層３１に埋め込まれるように配置されている。また、本実施形態では、ソース１１のシリコン基板１表面からの深さｄ１は、ドリフト層２１のシリコン基板１表面からの深さｄ２よりも浅い。即ち、ｄ１＜ｄ２となっている。また、ボディ層３１の厚さ（層厚）は、ドリフト層２１の厚さよりも厚くなっている。
また、ボディ埋め込み層３３におけるｐ型の不純物濃度のピーク位置について、このピーク位置のシリコン表面からの深さｄ３は、ソース１１のシリコン基板１表面からの深さｄ１よりも深く、且つ、ドリフト層２１のシリコン基板１表面からの深さｄ３よりも浅い。即ち、ｄ１＜ｄ３＜ｄ２となっている。また、ボディ埋め込み層３３は、ソース１１下からチャネル領域１５下まで延出している。
（製造方法）
次に、半導体装置１０１の製造方法について、図６及び図７を参照しつつ説明する。
図６及び図７は、本発明の実施形態に係る半導体装置１０１の製造方法における製造工程の一部を示す製造工程断面図である。
本実施形態に係る半導体装置１０１の製造方法において、ドリフト層２１と素子分離膜３とを形成した半導体基板１を覆うように、ゲート酸化膜５とポリシリコン膜７ａとをこの順に形成して積層する工程までは、第１実施形態で説明した工程（つまり、図２（ｃ）で説明した工程）と同じである。そのため、上記工程までの説明については、ここでは省略する。
ゲート酸化膜５とポリシリコン膜７ａとをこの順に形成して積層した後、図６（ａ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜７ａ上にレジストパターン４４を形成する。より詳しくは、フォトリソグラフィ技術を用いて、ボディ層３１及びボディ埋め込み層３３を形成する領域（第２の領域）の上方を開口し、それ以外の領域を覆う形状のレジストパターン４４を形成する。そして、このレジストパターン４４をマスクに、ポリシリコン膜７ａ及びゲート絶縁膜５を順次エッチングして除去する。こうして、ボディ層３１及びボディ埋め込み層３３を形成する領域を露出させる。
次に、レジストパターン４４、ポリシリコン膜７ａ及びゲート絶縁膜５をマスクに用いて、シリコン基板１のうちのボディ層３１を形成する領域に、ボロン等のｐ型不純物（第２の不純物）をイオン注入する（ボディ・イオン注入工程）。続いて、レジストパターン４４を除去して、シリコン基板１に熱処理を施し、シリコン基板１にイオン注入したｐ型不純物（つまり、第２の不純物層３１ａに含まれるｐ型不純物）を一旦熱拡散させる。
続いて、図６（ｂ）に示すように、新たにレジストパターン４４’をポリシリコン膜７ａ上に形成し、ポリシリコン膜７ａ及びゲート絶縁膜５をマスクに用いるとともに、シリコン基板１のうちのボディ埋め込み層３３を形成する領域に、ボロン等のｐ型不純物（第３の不純物）をイオン注入する（高濃度ボディ埋め込み・イオン注入工程）。
こうして、シリコン基板１に第２の不純物層３１ａ及び第２の不純物層３１ａに埋め込まれた第３の不純物層３３ａを形成する。なお、ボディ・イオン注入工程でのｐ型不純物（第２の不純物）のドーズ量をＤ１とし、高濃度ボディ埋め込み・イオン注入工程でのｐ型不純物（第３の不純物）のドーズ量をＤ２としたとき、Ｄ１＜Ｄ２とする。
なお、ボディ・イオン注入工程と、高濃度ボディ埋め込み・イオン注入工程は、その実行する順を逆にしてもよい。
上述の高濃度ボディ埋め込み・イオン注入工程を行った後、レジストパターン４４’を除去する。
次に、図６（ｃ）に示すように、ポリシリコン膜７ａ上にレジストパターン４５を形成する。そして、このレジストパターン４５をマスクに、ポリシリコン膜７ａ及びゲート絶縁膜５を順次エッチングして除去する。こうして、ポリシリコン膜７ａからなるゲート電極７を形成する。
ゲート電極７の形成後、ゲート電極７上に残存するレジストパターン４５を除去する。
次に、シリコン基板１に熱処理を施し、図７（ａ）に示すように、シリコン基板１にイオン注入したｐ型不純物（つまり、第２の不純物層３１ａ及び第３の不純物層３３ａに含まれるｐ型不純物）を拡散させる。なお、上述のように、Ｄ１＜Ｄ２とすることで、ｐ型のボディ層３１を形成するとともに、ボディ層３１内に埋め込まれ、且つボディ層３１よりもｐ型の不純物濃度が高いボディ埋め込み層３３を形成することができる。
その後の工程、即ち、ソース１１、ドレイン１３、ピックアップ層２３、層間絶縁膜６０、コンタクト電極７１、７２、配線層８１、８２、保護膜９０を形成する工程は、第１実施形態で説明した工程と同じであるので、ここではその説明を省略する。
以上の工程を経て、図７（ｂ）に示すように、ＬＤＭＯＳトランジスタ５０を備える半導体装置１０１が完成する。
（第１及び第２実施形態の効果）
上述した第１及び第２実施形態は、以下の効果を奏する。
（１）上記実施形態では、ゲート絶縁膜５及びポリシリコン膜７ａのエッチングを、ソース１１側とドレイン１３側とで別々に実施している。また、ソース１１側で上記エッチングを実施した後に、ボディ層３１及びボディ埋め込み層３３を形成する領域にｐ型不純物をイオン注入している。
このような構成とすることで、上記ｐ型不純物をイオン注入する際にゲート絶縁膜５及びゲート電極７がマスクとなり、ゲート絶縁膜５及びゲート電極７に対してセルフアラインでボディ層３１及びボディ埋め込み層３３を形成することができる。セルフアラインで形成したボディ層３１及びボディ埋め込み層３３は、ゲート絶縁膜５及びゲート電極７に対する相対位置のずれの度合いが小さい（つまり、位置ずれが少ない）ためで、半導体装置の特性ばらつきを低減することができる。ここで、「セルフアライン」とは、一般に、基板上に形成される構造体をマスクとして不純物注入やエッチングを行う方法をいう。このセルフアラインで不純物注入やエッチングを行った場合には、マスクの構造体に対して位置がずれることなく層形成を行うことができる。
（２）また、上記実施形態では、ポリシリコン膜７ａ上にレジストパターン４４を残存させた状態で、ボディ層３１及びボディ埋め込み層３３を形成する領域にｐ型不純物をイオン注入している。
このような構成とすることで、ゲート絶縁膜５の厚みと、ポリシリコン膜７ａの厚みと、レジストパターン４４の厚みの合計値が、上記イオン注入におけるブロック層（マスク）の総厚となるため、上記ｐ型不純物が、上記ブロック層を突き抜けてブロック領域（例えば、ドリフト層２１が形成された領域）に進入するのを抑制することができる。したがって、ブロック領域にｐ型不純物がイオン注入されることで発生する半導体装置の製造ばらつきを低減することができる。
（３）また、上記実施形態では、第２の不純物層３１ａ下に、第２の不純物層３１ａよりも不純物濃度が高い第３の不純物層３３ａを形成している。
このような構成であるため、第２の不純物層３１ａ及び第３の不純物層３３ａに含まれるｐ型不純物を熱拡散させることで、ボディ層３１下に、ボディ層３１よりも不純物濃度が高いボディ埋め込み層３３を形成することができる。このため、ＬＤＭＯＳトランジスタのオン時に、ドリフト層２１内でのインパクトイオン化によって発生した正孔の多くを、ボディ埋め込み層３３に効率良く取り込むことができる。そして、ボディ埋め込み層３３に取り込んだ正孔を、正孔電流として、ボディ埋め込み層３３を経由してＬＤＭＯＳトランジスタの外部に排出することができる。
また、インパクトイオン化によって発生した正孔がドレイン端や、チャネル領域１５の近傍に蓄積することを防止することができるので、これらの領域（即ち、ソース１１をエミッタとし、チャネル領域１５をベースとし、ドレイン１３をコレクタとする寄生バイポーラトランジスタにおいて、ベースに相当する領域）での電位上昇を抑制することができる。これにより、寄生バイポーラ効果を抑制することができ、例えば、ＬＤＭＯＳトランジスタのオン状態のドレイン耐圧を高めたり、ドレインからソースへ流れる飽和電流の急激な上昇、所謂キンク（Ｋｉｎｋ）現象を抑制したりすることができる。
（４）また、上記実施形態では、第２の不純物層３１ａ内に、第２の不純物層３１ａよりも不純物濃度が高い第３の不純物層３３ａを形成している。
このような構成であるため、第２の不純物層３１ａ及び第３の不純物層３３ａに含まれるｐ型不純物を熱拡散させることで、ボディ層３１内に、ボディ層３１よりも不純物濃度が高いボディ埋め込み層３３を形成することができる。このため、ＬＤＭＯＳトランジスタのオン時に、ドリフト層２１内でのインパクトイオン化によって発生した正孔の多くを、ボディ埋め込み層３３に効率良く取り込むことができる。そして、ボディ埋め込み層３３に取り込んだ正孔を、正孔電流として、ボディ埋め込み層３３を経由してＬＤＭＯＳトランジスタの外部に排出することができる。
また、インパクトイオン化によって発生した正孔がドレイン端や、チャネル領域１５の近傍に蓄積することを防止することができるので、これらの領域での電位上昇を抑制することができる。これにより、寄生バイポーラ効果を抑制することができ、例えば、ＬＤＭＯＳトランジスタのオン状態のドレイン耐圧を高めたり、ドレインからソースへ流れる飽和電流の急激な上昇、所謂キンク現象を抑制したりすることができる。
（５）また、上記実施形態では、ボディ層３１（第２の不純物層３１ａ）及びボディ埋め込み層３３（第３の不純物層３３ａ）に含まれるｐ型不純物のイオン濃度を、ドリフト層２１に含まれるｎ型不純物のイオン濃度と比較して、十分に高くしている。
このような構成とすることで、第２の不純物層３１ａ及び第３の不純物層３３ａに含まれるｐ型不純物を熱拡散させた際に、熱拡散した上記ｐ型不純物でドリフト層２１のｎ型領域をｐ型に反転させることができる。この点について、図２及び図８を参照しつつ、簡単に説明する。
図２（ａ）及び図２（ｂ）に示すように、ドリフト層２１（第１の不純物層２１ａ）は、レジストパターン４３をマスクにして形成されている。このため、レジストパターン４３の製造ばらつきに起因して、図８（ａ）に示すように、ゲート電極７に対するドリフト層２１の相対位置がばらつくことがある。なお、図８（ａ）の矢印は、このばらつきの範囲を模式的に示すものである。また、図８（ａ）では、第１実施形態に係る半導体装置１００の場合を例に挙げているが、第２実施形態に係る半導体装置１０１の場合であっても、ゲート電極７に対するドリフト層２１の相対位置がばらつくことがある。
この場合において、第２の不純物層３１ａ及び第３の不純物層３３ａに含まれるｐ型不純物のイオン濃度がドリフト層２１に含まれるｎ型不純物のイオン濃度と比較して十分に高い（例えば、１０倍程度）と、ドリフト層２１のｎ型領域の一部は拡散した上記ｐ型不純物によってｐ型に反転する。このため、図８（ｂ）に示すように、上記ｐ型不純物が熱拡散して広がった位置でＰＮジャンクションの位置が決定される。
このように、ボディ層３１（第２の不純物層３１ａ）及びボディ埋め込み層３３（第３の不純物層３３ａ）に含まれるｐ型不純物のイオン濃度が、ドリフト層２１に含まれるｎ型不純物のイオン濃度と比較して十分に高い場合には、実質的には上記ｐ型不純物の拡散量でＰＮジャンクションの位置が決定される。したがって、ドリフト層２１を形成する際に位置ずれが生じたとしても、その位置ずれに起因する半導体装置の特性への影響を低減することができる。
（６）また、上記実施形態では、素子分離膜３を、ＬＯＣＯＳ法を用いて形成した酸化膜としている。
このような構成とすることで、より確実性を高めて素子分離膜３を形成することができる。
（変形例）
（１）上記の実施形態では、ＬＤＭＯＳトランジスタ５０と他の素子（例えば、ｐＭＯＳトランジスタ、抵抗素子またはキャパシタ等）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記の実施形態と同様の効果を奏する。
（２）また、上記の実施形態では、ＬＤＭＯＳトランジスタ５０がｎチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ５０はｐチャネル型であってもよい。即ち、上記の実施形態において、ｎ型をｐ型に、ｐ型をｎ型にそれぞれ入れ替えてもよい。このような場合であっても、ｐチャネル型のＬＤＭＯＳトランジスタ５０において、上記の実施形態と同様の効果を奏する。
（３）また、上記の実施形態では、ボディ・イオン注入工程と、高濃度ボディ埋め込み・イオン注入工程とを実施する際、レジストパターン４４、ポリシリコン膜７ａ及びゲート絶縁膜５をマスクとして用いているが、レジストパターン４４を用いることなく、ポリシリコン膜７ａ及びゲート絶縁膜５をマスクとして用いてもよい。このような場合であっても、上記の実施形態と同様の効果を奏する。
＜その他＞
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本発明の範囲に含まれる。
１ シリコン基板（半導体基板の一例）
３ 素子分離膜（フィールド酸化膜）
５ ゲート絶縁膜
７ ゲート電極
７ａ ポリシリコン膜
１１ ソース
１３ ドレイン
１５ チャネル領域
２１ ドリフト層
２１ａ 第１の不純物層
２３ ピックアップ層
３１ ボディ層
３１ａ 第２の不純物層
３３ ボディ埋め込み層
３３ａ 第３の不純物層
４１ シリコン酸化膜
４３、４４、４４’、４５、４６ レジストパターン
５０ ＬＤＭＯＳトランジスタ（電界効果トランジスタの一例）
６０ 層間絶縁膜
７１、７２ コンタクト電極
８１、８２ 配線層
９０ 保護膜
１００、１０１、２００ 半導体装置

Claims (12)

  1. 第１導電型の半導体基板における第１の領域に、第２導電型の第１の不純物を注入して第１の不純物層を形成する工程と、
    前記第１の不純物を熱拡散させてドリフト層を形成する工程と、
    前記第１の不純物層または前記ドリフト層の一部に素子分離膜を形成する工程と、
    前記ドリフト層と前記素子分離膜とを形成した前記半導体基板を覆うように、ゲート酸化膜とポリシリコン膜とを順に形成して積層する工程と、
    前記半導体基板の前記第１の領域から離れて位置する第２の領域に形成した前記ポリシリコン膜と前記ゲート酸化膜とを除去して前記第２の領域を露出させる工程と、
    露出させた前記第２の領域に、第１導電型の第２の不純物を注入して第２の不純物層を形成する工程と、
    前記第２の不純物層を形成する工程後に、少なくとも、前記ドリフト層の前記素子分離膜を形成した領域以外の領域であって前記素子分離膜を挟んで前記第２の領域とは反対側の領域に形成した前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程と、
    前記ドリフト層の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程後に、前記第２の不純物を熱拡散させてボディ層を形成する工程と、を有する半導体装置の製造方法。
  2. 前記第２の領域を露出させる工程では、前記ポリシリコン膜上に形成したレジストパターンをマスクにして、前記ポリシリコン膜と前記ゲート酸化膜とを除去し、
    前記第２の不純物層を形成する工程では、前記レジストパターンを前記ポリシリコン膜上に備えた状態で、前記第２の不純物を注入する請求項１に記載の半導体装置の製造方法。
  3. 前記第２の不純物層を形成する工程後であって前記ドリフト層の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、前記第２の不純物層下で接する第３の不純物層を形成する工程をさらに有し、
    前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層下に前記ボディ層よりも不純物濃度が高いボディ埋め込み層を形成する請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記第２の領域を露出させる工程後であって前記第２の不純物層を形成する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、第３の不純物層を形成する工程をさらに有し、
    前記第２の不純物層を形成する工程では、前記第３の不純物層上に前記第２の不純物層を形成し、
    前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層下に前記ボディ層よりも不純物濃度が高いボディ埋め込み層を形成する請求項１または請求項２に記載の半導体装置の製造方法。
  5. 前記第２の不純物層を形成する工程後であって前記ドリフト層の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、前記第２の不純物層内に埋め込まれる第３の不純物層を形成する工程をさらに有し、
    前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層よりも不純物濃度が高いボディ埋め込み層を前記ボディ層内に形成する請求項１または請求項２に記載の半導体装置の製造方法。
  6. 前記第２の領域を露出させる工程後であって前記第２の不純物層を形成する工程前に、第１導電型の第３の不純物を前記第２の不純物層の不純物濃度より高くなるように注入して、第３の不純物層を形成する工程をさらに有し、
    前記第２の不純物層を形成する工程では、前記第３の不純物層を囲むように前記第２の不純物層を形成し、
    前記ボディ層を形成する工程では、前記ボディ層を形成するとともに、前記第３の不純物を熱拡散させて、前記ボディ層よりも不純物濃度が高いボディ埋め込み層を前記ボディ層内に形成する請求項１または請求項２に記載の半導体装置の製造方法。
  7. 前記第３の不純物層を形成する工程では、前記レジストパターンを前記ポリシリコン膜上に備えた状態で、前記第３の不純物を注入する請求項３から請求項６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第２の不純物層を形成する工程後に、前記ドリフト層の前記素子分離膜を形成した領域以外の領域であって前記素子分離膜を挟んで前記第２の領域とは反対側の領域及び前記素子分離膜の前記第２の領域とは反対側の一部上面に形成した前記ポリシリコン膜と前記ゲート酸化膜とを除去する請求項１から請求項７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２の不純物層を形成する工程後に前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程では、前記素子分離膜上に形成したレジストパターンをマスクにして、前記ポリシリコン膜と前記ゲート酸化膜とを除去する請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 第１導電型の半導体基板における第１の領域に、第２導電型の第１の不純物を注入して第１の不純物層を形成する工程と、
    前記第１の不純物を熱拡散させてドリフト層を形成する工程と、
    前記第１の不純物層または前記ドリフト層の一部に素子分離膜を形成する工程と、
    前記ドリフト層と前記素子分離膜とを形成した前記半導体基板を覆うように、ゲート酸化膜とポリシリコン膜とを順に形成して積層する工程と、
    ソース側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程と、
    前記ソース側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程後に、ソース領域に、第１導電型の第２の不純物を注入して第２の不純物層を形成する工程と、
    前記第２の不純物層を形成する工程後に、前記素子分離膜上においてドレイン側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程と、
    前記ドレイン側の前記ポリシリコン膜と前記ゲート酸化膜とを除去する工程後に、前記第２の不純物を熱拡散させてボディ層を形成する工程と、を有する半導体装置の製造方法。
  11. 前記ボディ層の不純物濃度は、前記ドリフト層の不純物濃度よりも高い請求項１から請求項１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記素子分離膜は、ＬＯＣＯＳ法を用いて形成した酸化膜である請求項１から請求項１１のいずれか１項に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183544A (ja) * 2016-03-30 2017-10-05 エスアイアイ・セミコンダクタ株式会社 半導体装置および半導体装置の製造方法
CN111192828A (zh) * 2018-11-14 2020-05-22 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134965A (ja) * 1995-09-08 1997-05-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002141502A (ja) * 2000-11-02 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2002237591A (ja) * 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
US20030141559A1 (en) * 2001-12-20 2003-07-31 Stmicroelectronics S.R.I. Metal oxide semiconductor field-effect transistor and associated methods
JP2004022769A (ja) * 2002-06-17 2004-01-22 Oki Electric Ind Co Ltd 横型高耐圧半導体装置
JP2004039773A (ja) * 2002-07-02 2004-02-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005243832A (ja) * 2004-02-25 2005-09-08 Denso Corp 横型ｍｏｓトランジスタの製造方法
JP2005252150A (ja) * 2004-03-08 2005-09-15 Sharp Corp 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
JP2007287798A (ja) * 2006-04-13 2007-11-01 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20090212360A1 (en) * 2005-09-20 2009-08-27 Austriamicrosystems Ag High-Voltage Transistor and Method for its Manufacture
US20090230468A1 (en) * 2008-03-17 2009-09-17 Jun Cai Ldmos devices with improved architectures
JP2009239111A (ja) * 2008-03-27 2009-10-15 Sanyo Electric Co Ltd 半導体装置
JP2010251624A (ja) * 2009-04-20 2010-11-04 Hitachi Ltd 半導体装置
US20110070709A1 (en) * 2009-09-18 2011-03-24 Vanguard International Semiconductor Corporation Method for forming semiconductor structure
JP2011100913A (ja) * 2009-11-09 2011-05-19 New Japan Radio Co Ltd 半導体装置の製造方法
JP2012094797A (ja) * 2010-10-29 2012-05-17 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP2013187263A (ja) * 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134965A (ja) * 1995-09-08 1997-05-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002141502A (ja) * 2000-11-02 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2002237591A (ja) * 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
US20030141559A1 (en) * 2001-12-20 2003-07-31 Stmicroelectronics S.R.I. Metal oxide semiconductor field-effect transistor and associated methods
JP2004022769A (ja) * 2002-06-17 2004-01-22 Oki Electric Ind Co Ltd 横型高耐圧半導体装置
JP2004039773A (ja) * 2002-07-02 2004-02-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2005243832A (ja) * 2004-02-25 2005-09-08 Denso Corp 横型ｍｏｓトランジスタの製造方法
JP2005252150A (ja) * 2004-03-08 2005-09-15 Sharp Corp 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
US20090212360A1 (en) * 2005-09-20 2009-08-27 Austriamicrosystems Ag High-Voltage Transistor and Method for its Manufacture
JP2007287798A (ja) * 2006-04-13 2007-11-01 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20090230468A1 (en) * 2008-03-17 2009-09-17 Jun Cai Ldmos devices with improved architectures
JP2009239111A (ja) * 2008-03-27 2009-10-15 Sanyo Electric Co Ltd 半導体装置
JP2010251624A (ja) * 2009-04-20 2010-11-04 Hitachi Ltd 半導体装置
US20110070709A1 (en) * 2009-09-18 2011-03-24 Vanguard International Semiconductor Corporation Method for forming semiconductor structure
JP2011100913A (ja) * 2009-11-09 2011-05-19 New Japan Radio Co Ltd 半導体装置の製造方法
JP2012094797A (ja) * 2010-10-29 2012-05-17 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP2013187263A (ja) * 2012-03-06 2013-09-19 Canon Inc 半導体装置、記録装置及びそれらの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183544A (ja) * 2016-03-30 2017-10-05 エスアイアイ・セミコンダクタ株式会社 半導体装置および半導体装置の製造方法
CN111192828A (zh) * 2018-11-14 2020-05-22 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
CN111192828B (zh) * 2018-11-14 2023-09-12 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

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