CN111192828B - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 143
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 150000002500 ions Chemical class 0.000 claims abstract description 100
- 239000000758 substrate Substances 0.000 claims abstract description 95
- 239000000463 material Substances 0.000 claims abstract description 84
- 210000000746 body region Anatomy 0.000 claims abstract description 76
- 238000000137 annealing Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 28
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 10
- 238000004380 ashing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000004528 spin coating Methods 0.000 description 8
- -1 P-ions Chemical class 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底、衬底内的漂移区以及衬底上的栅极材料层；在栅极材料层上形成第一图形层，以第一图形层为掩膜刻蚀栅极材料层，形成露出衬底表面的第一开口；以第一图形层为掩膜，对第一开口露出的衬底进行离子掺杂处理，在漂移区内形成初始体区；去除第一图形层；形成位于第一开口和栅极材料层上的第二图形层，以第二图形层为掩膜刻蚀栅极材料层，形成栅极层以及位于栅极层之间且露出衬底表面的第二开口；去除第二图形层；进行退火处理，使初始体区内的掺杂离子扩散至初始体区相邻栅极层底部的部分漂移区内形成体区。本发明实施例能够增大形成初始体区的工艺窗口、降低工艺难度、提高工艺稳定性。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体行业的迅猛发展，功率集成电路(power integrated circuit，PIC)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等，PIC电路中所使用的功率器件中，双扩散金属氧化物半导体场效应管(double diffused MOSFET，DMOS)具有工作电压高、工艺简单、易于同低压互补金属氧化物半导体(complementarymetal oxide semiconductor，CMOS)电路在工艺上兼容等特点而受到广泛关注。
DMOS主要包括垂直双扩散金属氧化物半导体场效应晶体管(vertical doublediffused MOSFET，简称VDMOS)和横向双扩散金属氧化物半导体场效应晶体管(lateraldouble diffused MOSFET，简称LDMOS)。其中，LDMOS由于更容易与CMOS工艺兼容且能承受较高的击穿电压而在业内被广泛地采用。
在LDMOS中，沟道长度由体区在栅极结构底部衬底内的扩散距离决定，因此，形成体区的工艺是影响LDMOS器件电学性能的一个关键因素。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，增大形成所述半导体结构的工艺窗口、降低了工艺难度。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底内的漂移区以及位于所述衬底上的栅极材料层；在所述栅极材料层上形成第一图形层，以所述第一图形层为掩膜，刻蚀所述栅极材料层，在所述栅极材料层内形成第一开口，所述第一开口露出所述衬底表面；以所述第一图形层为掩膜，对所述第一开口露出的衬底进行离子掺杂处理，在所述漂移区内形成初始体区；形成初始体区后，去除所述第一图形层；形成位于第一开口以及位于所述栅极材料层上的第二图形层，以所述第二图形层为掩膜，刻蚀所述栅极材料层，形成栅极层以及位于所述栅极层之间的第二开口，所述第二开口露出所述衬底表面；形成栅极层和第二开口后，去除所述第二图形层；进行退火处理，使所述初始体区内的掺杂离子扩散至所述初始体区相邻栅极层底部的部分漂移区内，形成体区。
可选的，所述第一图形层的材料为光刻胶。
可选的，在所述栅极材料层上形成第一图形层的工艺包括旋涂工艺。
可选的，去除所述第一图形层的工艺为灰化工艺或湿法去胶工艺。
可选的，形成体区后，所述形成方法还包括：在所述第一开口露出的体区内形成源区，在所述第二开口露出的漂移区内形成漏区。
可选的，所述离子掺杂处理和漂移区内的掺杂离子类型不同，所述源区和漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同。
可选的，所述离子掺杂处理的掺杂离子为N型离子，所述漂移区内的掺杂离子为P型离子；或者，所述离子掺杂处理的掺杂离子为P型离子，所述漂移区内的掺杂离子为N型离子。
可选的，形成所述源区和漏区的工艺包括离子注入工艺。
可选的，在所述栅极材料层内形成第一开口的步骤包括：以所述第一图形层为掩膜，采用干法刻蚀工艺，刻蚀所述栅极材料层，在所述栅极材料层内形成第一开口。
可选的，所述离子掺杂处理采用的工艺为离子注入工艺。
可选的，所述退火处理为炉管退火工艺或快速热退火工艺。
可选的，所述第二图形层的材料为光刻胶。
可选的，形成第二图形层的工艺包括旋涂工艺。
可选的，去除所述第二图形层的工艺为灰化工艺或湿法去胶工艺。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；漂移区，位于所述衬底内；初始体区，位于漂移区内；栅极材料层，位于所述衬底上，所述栅极材料层中形成有露出所述初始体区的第一开口；第一图形层，位于所述栅极材料层上，且所述第一图形层中具有开口图形，所述开口图形与所述第一开口的位置相对应，且所述开口图形的侧壁与所述第一开口的侧壁齐平。
可选的，所述漂移区和初始体区内的掺杂离子类型不同。
可选的，所述初始体区内的掺杂离子为N型离子，所述漂移区内的掺杂离子为P型离子；或者，所述初始体区内的掺杂离子为P型离子，所述漂移区内的掺杂离子为N型离子。
可选的，所述第一图形层的材料为光刻胶。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例以所述第一图形层为掩膜以刻蚀所述栅极材料层并且以所述第一图形层为掩膜，对所述第一开口露出的衬底进行离子掺杂处理以形成初始体区，与形成栅极层以及位于栅极层之间的第一开口和第二开口后，形成位于第二开口以及位于栅极层上的第二图形层并以所述第二图形层为掩膜对所述第一开口露出的衬底进行离子掺杂处理以形成初始体区的方案相比，本发明实施例避免了在第一开口上形成第二图形层的过程中，所述第二图形层难以与第一开口的侧壁对准而产生偏移的问题，使所述初始体区的形成区域仅由所述第一图形层决定，不仅增大了工艺窗口、降低了工艺难度、提高了工艺稳定性，而且有利于将离子掺杂到预设区域内并且避免了将离子掺杂到栅极层内的问题，进而提升了半导体结构的稳定性以及电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1、位于所述衬底1内的漂移区2以及位于所述衬底1上的栅极材料层3。
参考图2，在所述栅极材料层3上形成第一图形层4，以所述第一图形层4为掩膜，刻蚀所述栅极材料层3，形成栅极层5、以及位于所述栅极层5之间的第一开口6和第二开口7，所述第一开口6和第二开口7露出所述衬底2表面。
参考图3，去除所述第一图形层4；形成位于所述第二开口7以及所述栅极层5上的第二图形层8，所述第二图形层8中具有开口图形9；以所述第二图形层8为掩膜，对所述第一开口6露出的衬底1内进行离子掺杂处理10，在所述衬底1内形成初始体区11。
参考图4，形成初始体区11后，去除所述第二图形层8；进行退火处理，使所述初始体区11内的掺杂离子扩散至所述初始体区11相邻的栅极层5底部的部分漂移区2内，形成体区12。
参考图5，形成体区12后，对所述第一开口6和第二开口7露出的衬底1进行第二离子掺杂处理，分别在所述第一开口6露出的体区12内形成源区13，在所述第二开口7露出的漂移区2内形成漏区14。
所述半导体结构的形成方法中，形成所述栅极层5、以及位于所述栅极层5之间的第一开口6和第二开口7之后，形成所述第二图形层8。在形成所述第二图形层8的过程中，所述第二图形层8中的开口图形9难以与所述第一开口6相对应，具体地说，所述开口图形9的侧壁难以与所述第一开口6的侧壁对准从而产生偏移，因此容易增大形成所述第二图形层8的难度、减小工艺窗口、以及降低了工艺稳定性，而且不利于将离子掺杂到预设区域内，并且容易将离子掺杂到所述栅极层5内，从而降低了半导体结构的稳定性以及电学性能。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底内的漂移区以及位于所述衬底上的栅极材料层；在所述栅极材料层上形成第一图形层，以所述第一图形层为掩膜，刻蚀所述栅极材料层，在所述栅极材料层内形成第一开口，所述第一开口露出所述衬底表面；以所述第一图形层为掩膜，对所述第一开口露出的衬底进行离子掺杂处理，在所述漂移区内形成初始体区；形成初始体区后，去除所述第一图形层；形成位于第一开口以及位于所述栅极材料层上的第二图形层，以所述第二图形层为掩膜，刻蚀所述栅极材料层，形成栅极层以及位于所述栅极层之间的第二开口，所述第二开口露出所述衬底表面；形成栅极层和第二开口后，去除所述第二图形层；进行退火处理，使所述初始体区内的掺杂离子扩散至所述初始体区相邻栅极层底部的部分漂移区内，形成体区。
本发明实施例以所述第一图形层为掩膜以刻蚀所述栅极材料层并且以所述第一图形层为掩膜，对所述第一开口露出的衬底进行离子掺杂处理以形成初始体区，与形成栅极层以及位于所述栅极层之间的第一开口和第二开口后，形成位于第二开口以及位于栅极层上的第二图形层并以所述第二图形层为掩膜对所述第一开口露出的衬底进行离子掺杂处理以形成初始体区的方案相比，本发明实施例避免了形成第二图形层的过程中，所述第二图形层难以与第一开口的侧壁对准而产生偏移的问题，使所述初始体区的形成区域仅由所述第一图形层决定，不仅增大了工艺窗口、降低了工艺难度、提高了工艺稳定性，而且有利于将离子掺杂到预设区域内并且避免了将离子掺杂到栅极层内的问题，进而提升了半导体结构的稳定性以及电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底，所述基底包括衬底100、位于所述衬底100内的漂移区110以及位于所述衬底100上的栅极材料层120。
所述衬底100用于为后续形成LDMOS提供工艺平台。本实施例中，以所述LDMOS为平面晶体管为例，所述衬底100相应为平面衬底。在其他实施例中，当所述LDMOS为鳍式场效应晶体管时，所述基底相应还包括位于所述衬底上分立的鳍部。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述漂移区110用于承受较大的分压。
本实施例中，所述基底用于形成N型LDMOS，所述漂移区110内的掺杂离子为N型离子，例如P离子、As离子或Sb离子。在其他实施例中，所述基底用于形成P型LDMOS时，所述漂移区内的掺杂离子为P型离子。
所述栅极材料层120用于后续形成栅极层。
本实施例中，所述栅极材料层120的材料为多晶硅。在其他实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
需要说明的是，本实施例中，所述基底上还形成有栅氧化层115，位于所述栅极材料层120和所述衬底100之间。
本实施例中，所述栅氧化层115的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
参考图7，在所述栅极材料层120上形成第一图形层125，以所述第一图形层125为掩膜，刻蚀所述栅极材料层120，在所述栅极材料层120内形成第一开口200，所述第一开口200露出所述衬底100表面。
所述第一图形层125用于定义所述第一开口200的位置。所述第一图形层125还用于定义后续初始体区的形成区域，从而使所述初始体区的形成区域仅由所述第一图形层125决定，有利于增大工艺窗口、降低工艺难度、以及提高工艺稳定性。
所述第一开口200用于定义后续源区的形成区域。
本实施例中，所述第一图形层125的材料为光刻胶。光刻胶为半导体工艺中常用的掩膜材料，有利于降低工艺成本、提高工艺兼容性。
相应地，本实施例中，在所述栅极材料层120上形成第一图形层125的工艺包括旋涂工艺。具体地，通过旋涂工艺先形成光刻胶层，之后对光刻胶层进行曝光和显影，形成所述第一图形层125。通过旋涂工艺形成光刻胶层的过程中，能够形成较为平整的光刻胶层表面，进而获得具有平整的第一图形层125。
具体地，在所述栅极材料层120内形成第一开口200的步骤包括：以所述第一图形层125为掩膜，采用干法刻蚀工艺，刻蚀所述栅极材料层120，在所述栅极材料层120内形成第一开口200。
干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述第一开口200的形貌满足工艺需求。在其他实施例中，根据实际工艺需求，还可以采用湿法刻蚀工艺，或者干法和湿法相结合的工艺刻蚀所述栅极材料层形成第一开口。
参考图8，以所述第一图形层125为掩膜，对所述第一开口200露出的衬底100进行离子掺杂处理300，在所述漂移区110内形成初始体区130。
通过以第一图形层125为掩膜，在所述栅极材料层120内形成第一开口200且以所述第一图形层125为掩膜，对所述第一开口200露出的衬底100进行离子掺杂处理300，在所述漂移区110内形成初始体区130，与形成栅极层以及位于所述栅极层之间的第一开口和第二开口后，形成位于第二开口以及位于栅极层上的第二图形层并以所述第二图形层为掩膜对所述第一开口露出的衬底进行离子掺杂处理以形成初始体区的方案相比，本发明实施例避免了在第一开口上形成第二图形层的过程中，所述第二图形层难以与第一开口的侧壁对准而产生偏移的问题，使所述初始体区130的形成区域仅由所述第一图形层125决定，不仅增大了工艺窗口、降低了工艺难度、提高了工艺稳定性，而且有利于将离子掺杂到预设区域内并且避免了将离子掺杂到栅极层内的问题，进而提升了半导体结构的稳定性以及电学性能。
所述初始体区130用于后续形成体区。
本实施例中，采用离子注入工艺，对所述第一开口200露出的衬底100进行离子掺杂处理300，在所述漂移区110内形成初始体区130。
所述离子掺杂处理300的掺杂离子类型与所述漂移区110的掺杂离子类型不同。本实施例中，所述基底用于形成N型LDMOS，所述漂移区110内的掺杂离子为N型离子，例如P离子、As离子或Sb离子，相应地，所述离子掺杂处理300的掺杂离子为P型离子，例如B离子、Ga离子或In离子。在其他实施例中，所述基底用于形成P型LDMOS时，所述漂移区内的掺杂离子为P型离子，所述离子掺杂处理的掺杂离子为N型离子。
参考图9，形成初始体区130后，去除所述第一图形层125。
通过去除所述第一图形层125，从而为后续形成位于第一开口200以及位于所述栅极材料层120上的第二图形层提供空间位置。
本实施例中，所述第一图形层125的材料为光刻胶，因此，采用灰化工艺或湿法去胶工艺去除所述第一图形层125。
参考图10，形成位于第一开口200(如图9所示)以及位于所述栅极材料层120上的第二图形层135，以所述第二图形层135为掩膜，刻蚀所述栅极材料层120，形成栅极层121以及位于所述栅极层121之间的第二开口400，所述第二开口400露出所述衬底100表面。
与先形成栅极层以及位于栅极层之间的第一开口和第二开口的方案相比，本实施例通过在形成所述初始体区130之后，形成所述栅极层121以及位于所述栅极层121之间的第二开口400，从而能够避免形成位于第二开口和栅极层上的第二图形层的过程中，所述第二图形层难以与第一开口的侧壁对准而产生偏移的问题，进而有利于降低工艺难度、增大工艺窗口、以及提高工艺稳定性，而且还有利于避免以所述第二图形层为掩膜对所述第一开口露出的衬底进行离子掺杂的步骤中，将离子掺杂到栅极层中的问题，进而有利于提高半导体结构的稳定性。
所述第二图形层135用于定义第二开口400的位置。
所述栅极层121用于控制LDMOS沟道的开启和关断。
所述第二开口400用于定义后续漏区的形成区域。
本实施例中，所述第二图形层135的材料为光刻胶。
相应地，本实施例中，形成位于第一开口200以及位于所述栅极材料层120上的第二图形层135的工艺包括旋涂工艺。具体地，通过旋涂工艺先形成光刻胶层，之后对所述光刻胶层进行曝光和显影，形成所述第二图形层135。通过旋涂工艺形成光刻胶层的过程中，光刻胶材料可以填充于第一开口200中，并形成较为平整的光刻胶表面，进而获得具有平整的第二图形层135。
具体地，形成栅极层121以及位于所述栅极层121之间的第二开口400的步骤包括：以所述第二图形层135为掩膜，采用干法刻蚀工艺，刻蚀所述栅极材料层120，形成栅极层121以及位于所述栅极层121之间的第二开口400。
干法刻蚀工艺具有较好的刻蚀剖面控制性。在其他实施例中，根据实际工艺需求，还可以采用湿法刻蚀工艺，或者干法和湿法相结合的工艺刻蚀所述栅极材料层形成第二开口。
参考图11，形成栅极层121和第二开口400后，去除所述第二图形层135。
所述第二图形层135为光刻胶材料，容易受到温度影响。后续制程还包括退火处理，在退火处理之前，去除所述第二图形层135，从而避免所述第二图形层135在退火处理的过程中对半导体结构的性能产生不良影响。而且，通过去除所述第二图形层135，露出所述第一开口200，从而后续能够在所述第一开口200露出的衬底100内形成源区。
本实施例中，所述第二图形层135的材料为光刻胶，因此，采用灰化工艺或湿法去胶工艺去除所述第二图形层135。
参考图12，进行退火处理，使所述初始体区130内的掺杂离子扩散至所述初始体区130相邻栅极层121底部的部分漂移区110内，形成体区131。
通过退火处理使所述初始体区130内的掺杂离子扩散至所述初始体区130相邻栅极层121底部的部分漂移区110内，从而使所述栅极层121能够位于所述体区131和漂移区110交界处的衬底100上。
所述体区131作为横向扩散区以形成具有浓度梯度的沟道。
本实施例中，所述退火处理为快速热退火(Rapid Thermal Annealing，RTA)工艺。快速热退火具有工艺简单、热预算少、加工时间短等特点。在其他实施例中，所述退火处理还可以为炉管退火工艺。
本实施例中，所述体区131位于所述漂移区110内，从而有利于简化工艺流程、提高工艺制造效率。在其他实施例中，还可以通过对所述衬底进行掺杂处理，在所述衬底的不同区域内分别形成相邻接的体区和漂移区。
结合参考图13，需要说明的是，所述形成方法在形成体区131后，还包括：在所述第一开口200露出的体区131内形成源区141，在所述第二开口400露出的漂移区110内形成漏区142。
所述源区141和漏区142内的掺杂离子与所述漂移区110内的掺杂离子类型相同。
本实施例中，所述基底用于形成N型LDMOS，所述源区141和漏区142内的掺杂离子相应为N型离子，例如P离子、As离子或Sb离子。在其他实施例中，所述基底用于形成PLDMOS时，所述源区和漏区内的掺杂离子相应为P型离子。
本实施例中，形成所述源区141和漏区142的工艺包括离子注入工艺。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底20；漂移区21，位于所述衬底20内；初始体区25，位于漂移区21内；栅极材料层23，位于所述衬底20上，所述栅极材料层23中形成有露出所述初始体区25的第一开口30；第一图形层24，位于所述栅极材料层23上，且所述第一图形层24中具有开口图形40，所述开口图形40与所述第一开口30的位置相对应，且所述开口图形40的侧壁与所述第一开口30的侧壁齐平。
所述开口图形40与所述第一开口30的位置相对应且所述开口图形40的侧壁与所述第一开口30的侧壁齐平，是由于所述第一开口30是以所述第一图形层24为掩膜刻蚀所述栅极材料层23所得到，而且所述初始体区25同样是以所述第一图形层24为掩膜对所述第一开口30露出的衬底20进行离子掺杂处理所得到，与形成栅极层以及位于栅极层之间的第一开口和第二开口后，在第一开口露出的衬底内形成初始体区的方案相比，本发明实施例避免了形成初始体区时第二图形层中的开口图形难以与第一开口的侧壁对准而产生偏移的问题，使所述初始体区25的形成区域仅由所述第一图形层24决定，不仅增大了形成所述初始体区25的工艺窗口、降低了工艺难度、提高了工艺稳定性，而且有利于使所述初始体区25内的离子能够掺杂到预设区域内并且避免了将离子掺杂到栅极层内的问题，进而提升了半导体结构的稳定性以及电学性能。
所述衬底20为LDMOS的形成提供工艺平台。本实施例中，以所述LDMOS为平面晶体管为例，所述衬底20为平面衬底。在其他实施例中，当所述LDMOS为鳍式场效应晶体管时，所述基底相应还包括位于所述衬底上分立的鳍部。
本实施例中，所述衬底20为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述漂移区21用于承受较大的分压。
本实施例中，所述半导体结构用于形成N型LDMOS，所述漂移区21内的掺杂离子相应为N型离子，例如P离子、As离子或Sb离子。在其他实施例中，所述半导体结构用于形成PLDMOS时，所述漂移区内的掺杂离子为P型离子。
所述初始体区25用于形成体区，从而形成LDMOS的沟道。
所述初始体区25和所述漂移区21内的掺杂离子类型不同。本实施例中，所述半导体结构用于形成N型LDMOS，所述漂移区21内的掺杂离子为N型离子，所述初始体区25内的掺杂离子相应为P型离子，例如B离子、Ga离子或In离子。在其他实施例中，所述半导体结构用于形成P型LDMOS时，所述漂移区内的掺杂离子为P型离子，所述初始体区内的掺杂离子为N型离子。
本实施例中，所述初始体区25位于所述漂移区21内，有利于简化工艺流程、提高工艺制造效率。在其他实施例中，所述初始体区和漂移区还可以分别位于所述衬底的不同区域内。
所述栅极材料层23用于形成栅极层，从而使所述栅极层能够用于控制LDMOS沟道的开启和关断。
本实施例中，所述栅极材料层23的材料为多晶硅。在其他实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
需要说明的是，本实施例中，所述半导体结构还包括：栅氧化层22，位于所述衬底20上。
本实施例中，所述栅氧化层22的材料为氧化硅。在其他实施例中，所述栅氧化层的材料还可以为氮氧化硅。
所述第一开口30露出所述衬底20表面，从而为所述初始体区25形成在所述第一开口30露出的所述漂移区21内提供工艺基础。所述第一开口30还用于定义后续源区的形成区域。
本实施例中，所述第一图形层24的材料为光刻胶。光刻胶为半导体工艺中常用的掩膜材料，有利于降低工艺成本、提高工艺兼容性。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底内的漂移区以及位于所述衬底上的栅极材料层；
在所述栅极材料层上形成第一图形层，以所述第一图形层为掩膜，刻蚀所述栅极材料层，在所述栅极材料层内形成第一开口，所述第一开口露出所述衬底表面；所述第一开口用于定义初始体区和源区的形成区域；
以所述第一图形层为掩膜，对所述第一开口露出的衬底进行离子掺杂处理，在所述漂移区内形成初始体区；所述初始体区的底部高于所述漂移区的底部；
形成初始体区后，去除所述第一图形层；
形成位于第一开口以及位于所述栅极材料层上的第二图形层，以所述第二图形层为掩膜，刻蚀所述栅极材料层，形成栅极层以及位于相邻所述栅极层之间的第二开口，所述第二开口露出所述衬底表面；所述第二开口用于定义漏区的形成区域；
形成栅极层和第二开口后，去除所述第二图形层；
进行退火处理，使所述初始体区内的掺杂离子扩散至所述初始体区相邻栅极层底部的部分漂移区内，形成体区；所述体区的底部高于所述漂移区的底部；
以所述第一开口定义源区的图形，且以所述第二开口定义漏区的图形，在第一开口底部的体区内形成源区，以及在第二开口底部的漂移区内形成漏区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一图形层的材料为光刻胶。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述栅极材料层上形成第一图形层的工艺包括旋涂工艺。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述第一图形层的工艺为灰化工艺或湿法去胶工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子掺杂处理和漂移区内的掺杂离子类型不同，所述源区和漏区内的掺杂离子与所述漂移区内的掺杂离子类型相同。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子掺杂处理的掺杂离子为N型离子，所述漂移区内的掺杂离子为P型离子；或者，所述离子掺杂处理的掺杂离子为P型离子，所述漂移区内的掺杂离子为N型离子。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源区和漏区的工艺包括离子注入工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极材料层内形成第一开口的步骤包括：以所述第一图形层为掩膜，采用干法刻蚀工艺，刻蚀所述栅极材料层，在所述栅极材料层内形成第一开口。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子掺杂处理采用的工艺为离子注入工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理为炉管退火工艺或快速热退火工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二图形层的材料为光刻胶。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成第二图形层的工艺包括旋涂工艺。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，去除所述第二图形层的工艺为灰化工艺或湿法去胶工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN201811352853.6A Active CN111192828B (zh) | 2018-11-14 | 2018-11-14 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111192828B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100913A (ja) * | 2009-11-09 | 2011-05-19 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| CN104241384A (zh) * | 2014-09-23 | 2014-12-24 | 矽力杰半导体技术(杭州)有限公司 | 横向双扩散金属氧化物半导体晶体管及其制造方法 |
| JP2015204307A (ja) * | 2014-04-10 | 2015-11-16 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN105789055A (zh) * | 2016-03-31 | 2016-07-20 | 杰华特微电子（杭州）有限公司 | Mos结构及其形成方法 |
| CN107492497A (zh) * | 2016-06-12 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1321985B1 (en) * | 2001-12-20 | 2007-10-24 | STMicroelectronics S.r.l. | Method of integrating metal oxide semiconductor field effect transistors |
-
2018
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100913A (ja) * | 2009-11-09 | 2011-05-19 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP2015204307A (ja) * | 2014-04-10 | 2015-11-16 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN104241384A (zh) * | 2014-09-23 | 2014-12-24 | 矽力杰半导体技术(杭州)有限公司 | 横向双扩散金属氧化物半导体晶体管及其制造方法 |
| CN105789055A (zh) * | 2016-03-31 | 2016-07-20 | 杰华特微电子（杭州）有限公司 | Mos结构及其形成方法 |
| CN107492497A (zh) * | 2016-06-12 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
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| CN111192828A (zh) | 2020-05-22 |
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| PB01 | Publication | ||
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