CN113078217A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 150000002500 ions Chemical class 0.000 claims description 143
- 210000000746 body region Anatomy 0.000 claims description 20
- -1 selenium ions Chemical class 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 229910052711 selenium Inorganic materials 0.000 claims description 4
- 239000011669 selenium Substances 0.000 claims description 4
- 229910052717 sulfur Inorganic materials 0.000 claims description 4
- 239000011593 sulfur Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000000392 somatic effect Effects 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052787 antimony Inorganic materials 0.000 claims description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 239000000969 carrier Substances 0.000 description 9
- 238000004380 ashing Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910001449 indium ion Inorganic materials 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910001439 antimony ion Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域的所述衬底上形成场氧化层；在所述第一区域的所述衬底内形成漂移区；在所述第一区域的部分所述衬底和所述第二区域的部分所述衬底上形成栅极结构，且所述栅极结构覆盖部分所述漂移区和部分所述场氧化层表面；在所述栅极结构露出的所述场氧化层下方的所述漂移区内形成离子掺杂区，所述离子掺杂区的掺杂离子类型与所述漂移区的掺杂离子类型相反。所述形成方法形成的半导体结构可以在降低导通电阻的同时保持有较高的击穿电压。
Description
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，功率集成电路(Power Integrated Circuit，简称PIC)不断在多个领域中使用，横向双扩散金属氧化物半导体晶体管(Laterally Double-diffusedMetal Oxide Semiconductor，LDMOS)具有工作电压高、工艺简单、易于同互补金属氧化物半导体(Complementary Metal Oxide Semiconductors，CMOS)在工艺上兼容等特点而作为功率器件被广泛应用于功率集成电路中。
LDMOS的出现解决了传统MOSFET承受高压能力不足的问题，主要通过在沟道和高掺杂的漏极间增加一个低掺杂的漂移区来降压。因此，LDMOS的击穿电压主要取决于漂移区的宽度和掺杂浓度，当需要较高的击穿电压时，要增加漂移区的宽度或降低漂移区的掺杂浓度，但是，漂移区宽度的增加和掺杂浓度的降低会导致导通电阻的增大；反之，如果为了降低导通电阻而减小漂移区宽度或增高漂移区的掺杂浓度，会导致击穿电压降低。
因此，如何通过合理的设计，在降低导通电阻的同时，能保持击穿电压仍满足要求是目前亟待解决的问题。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，使半导体器件在降低导通电阻的同时有较高的击穿电压。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域的所述衬底上形成场氧化层；在所述第一区域的所述衬底内形成漂移区；在所述第一区域的部分所述衬底和所述第二区域的部分所述衬底上形成栅极结构，且所述栅极结构覆盖部分所述漂移区和部分所述场氧化层表面；在所述栅极结构露出的所述场氧化层下方的所述漂移区内形成离子掺杂区，所述离子掺杂区的掺杂离子类型与所述漂移区的掺杂离子类型相反。
可选的，当所述场氧化层厚度小于所述栅极结构厚度时，形成所述离子掺杂区的方法包括：采用离子注入工艺在所述栅极结构露出的所述场氧化层下方的所述漂移区内注入离子。
可选的，当所述场氧化层厚度大于所述栅极结构厚度时，形成所述离子掺杂区的方法包括：在所述衬底上形成掩膜层，所述掩膜层覆盖所述栅极结构、所述漂移区以及所述场氧化层表面；刻蚀所述掩膜层，形成开口，所述开口暴露出所述栅极结构露出的所述场氧化层表面；采用离子注入工艺，沿所述开口在所述栅极结构露出的所述场氧化层下方的所述漂移区内注入离子。
可选的，形成所述场氧化层的方法包括：在所述衬底表面依次形成衬垫氧化层以及氮化硅层；刻蚀所述衬垫氧化层以及所述氮化硅层，形成场氧开口，所述场氧开口暴露所述第一区域的部分所述衬底；沿所述场氧开口，采用局部氧化工艺在所述衬底上形成所述场氧化层。
可选的，形成所述栅极结构前，还包括：在所述第二区域的所述衬底内形成体区，所述体区的掺杂离子类型与所述漂移区的掺杂离子类型相反。
可选的，形成所述栅极结构后，还包括：在所述栅极结构两侧的所述衬底内形成源极和漏极，所述源极位于所述体区内，所述漏极位于所述漂移区内，所述场氧化层位于所述栅极结构和所述漏极之间。
可选的，所述半导体结构为N型半导体结构，所述漂移区的掺杂离子类型为N型离子，所述离子掺杂区的掺杂离子类型为P型离子。
可选的，所述半导体结构为P型半导体结构，所述漂移区的掺杂离子类型为P型离子，所述离子掺杂区的掺杂离子类型为N型离子。
可选的，所述N型离子包括磷、砷、锑、硫或硒离子，所述P型离子包括硼、铟或镓离子。
利用上述方法形成的一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域；场氧化层，位于所述第一区域的部分所述衬底上；漂移区，位于所述第一区域的所述衬底内，且所述场氧化层覆盖部分所述漂移区；栅极结构，位于所述第一区域的部分所述衬底和所述第二区域的部分所述衬底上，且所述栅极结构覆盖部分所述漂移区和部分所述场氧化层表面；离子掺杂区，位于所述栅极结构露出的所述场氧化层下方的所述漂移区内，且所述离子掺杂区的掺杂离子类型与所述漂移区的掺杂离子类型相反。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在栅极结构露出的场氧化层下方的漂移区内形成离子掺杂区，且离子掺杂区的掺杂离子类型和漂移区的掺杂离子类型相反，使形成离子掺杂区的这一区域的漂移区离子掺杂浓度降低，从而提高了半导体器件的击穿电压。并且，漂移区被栅极结构覆盖的区域由于栅极的调制作用，载流子在靠近栅极结构的漂移区表面流动，漂移区未被栅极结构覆盖的区域载流子的分布比较均匀，漂移区被栅极结构覆盖的区域离子掺杂浓度变化对导通电阻的影响较大，因此在栅极结构露出的场氧化层下方的漂移区内形成离子掺杂区可以减小对导通电阻的影响。
附图说明
图1至图2是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，对LDMOS而言，漂移区的掺杂浓度、漂移区的宽度是其最重要的特性参数，与LDMOS的导通电阻和击穿电压息息相关。但是LDMOS中的导通电阻和击穿电压是矛盾的指标，如果通过提高漂移区的掺杂浓度或者减小漂移区的宽度来降低导通电阻，同时也会降低击穿电压，使LDMOS无法满足耐高压的需求；反之，降低漂移区的掺杂浓度或增加漂移区的宽度可以提高击穿电压，但同时会提高导通电阻。
为了解决上述技术问题，发明人经过研究，提供了一种半导体结构的形成方法，在栅极结构露出的所述场氧化层下方的所述漂移区内形成离子掺杂区，离子掺杂区的离子掺杂类型与漂移区的离子掺杂类型相反，通过反型离子中和漂移区的离子，降低这一区域的漂移区离子掺杂浓度，从而提高半导体器件的击穿电压。所述半导体结构后续在栅极结构两侧形成源漏极，所述漏极位于所述漂移区内，且所述场氧化层位于所述栅极结构和所述漏极之间，半导体器件的击穿电压主要受从漏极到栅极结构在场氧化层上的末端这一段的电场强度影响，因此栅极结构露出的所述场氧化层下方的所述漂移区的离子掺杂浓度变化对击穿电压的影响较大。并且，漂移区被栅极结构覆盖的区域由于栅极的调制作用，载流子在靠近栅极结构的漂移区表面流动，漂移区未被栅极结构覆盖的区域载流子的分布比较均匀，漂移区被栅极结构覆盖的区域离子掺杂浓度变化对导通电阻的影响较大。因此在栅极结构露出的所述场氧化层下方的所述漂移区内形成离子掺杂区，可以使半导体器件在有较低的导通电阻的同时有较高的击穿电压。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图2是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供衬底100，所述衬底100包括第一区域Ⅰ和第二区域Ⅱ。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域，其中，所述第一区域Ⅰ用于后续形成漂移区，所述第二区域Ⅱ用于后续形成体区。
本实施例中，所述衬底100用于形成N型半导体；具体地，所述N型半导体为N型LDMOS。其他实施例中，所述衬底100还可以用于形成P型半导体。
本实施例中，所述衬底100为硅衬底；其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅或绝缘体上锗衬底等。
继续参考图1，在所述第一区域Ⅰ的所述衬底100上形成场氧化层200。
本实施例中，所述场氧化层200的材料为氧化硅。
本实施例中，形成所述场氧化层200的方法包括：
在所述衬底100表面依次形成衬垫氧化层(图未示)以及氮化硅层(图未示)。形成所述衬垫氧化层的目的是为了避免所述氮化硅层对衬底100表面造成应力损伤。
本实施例中，所述衬垫氧化层210是二氧化硅。
刻蚀所述衬垫氧化层以及所述氮化硅层，形成场氧开口(图未示)，所述场氧开口暴露出所述第一区域Ⅰ的部分所述衬底100。
需要说明的是，在刻蚀所述衬垫氧化层以及所述氮化硅层之前，先在所述氮化硅层上旋涂光刻胶(图未示)，并用定义所述场氧化层区域的掩膜版进行曝光、显影，形成图案化的光刻胶层，再以所述图案化的光刻胶层为掩膜刻蚀所述衬垫氧化层以及所述氮化硅层。
形成所述场氧开口后，沿所述场氧开口，采用局部氧化工艺在暴露出的所述衬底100上形成所述场氧化层200。
继续参考图1，在所述第一区域Ⅰ的所述衬底100内形成漂移区300。
本实施例中，所述场氧化层200覆盖部分所述漂移区300。
本实施例中，形成所述漂移区300的方法包括：在所述第一区域Ⅰ的所述衬底100上形成第一图形层(图未示)，所述第一图形层暴露出所述第一区域Ⅰ的所述衬底100；以所述第一图形层为掩膜，对所述第一区域Ⅰ的所述衬底100进行离子注入工艺，在所述第一区域Ⅰ的所述衬底100内形成漂移区300；去除所述第一图形层。
本实施例中，所述第一图形层材料为光刻胶，形成所述漂移区300后，采用湿法去胶或灰化工艺去除所述第一图形层。
本实施例中，所述漂移区300的离子掺杂浓度可以根据实际工艺情况决定。因为半导体器件的导通电阻和漂移区的离子掺杂浓度相关，所述漂移区300的离子掺杂浓度高有利于降低导通电阻。
其他实施例中，也可以通过减小所述漂移区300的宽度来降低导通电阻。
继续参考图1，在所述第二区域Ⅱ的所述衬底100内形成体区400，所述体区400的掺杂离子类型与所述漂移区300的掺杂离子类型相反。
本实施例中，形成所述体区400的方法包括：在所述第二区域Ⅱ的所述衬底100上形成第二图形层(图未示)，所述第二图形层暴露出所述第二区域Ⅱ的所述衬底100；以所述第二图形层为掩膜，对所述第二区域Ⅱ的所述衬底100进行离子注入工艺，在所述第二区域Ⅱ的所述衬底100内形成体区300；去除所述第二图形层。
本实施例中，所述第二图形层材料为光刻胶，形成所述体区400后，采用湿法去胶或灰化工艺去除所述第二图形层。
需要说明的是，在其他实施例中，也可以先形成体区后形成漂移区。
本实施例中，所述衬底100用于形成N型半导体，相应的，所述漂移区300的掺杂离子类型为N型，所述体区400的掺杂离子类型为P型。
本实施例中，所述漂移区300的掺杂离子为磷离子；其他实施例中，所述漂移区300的掺杂离子还可以是砷离子、锑离子、硫离子或硒离子。
本实施例中，所述体区400的掺杂离子为硼离子；其他实施例中，所述体区400的掺杂离子还可以是铟离子或镓离子。
继续参考图1，在所述第一区域Ⅰ的部分所述衬底100和所述第二区域Ⅱ的部分所述衬底100上形成栅极结构500，且所述栅极结构500覆盖部分所述漂移区300和部分所述场氧化层200表面。
本实施例中，所述栅极结构500包括位于所述衬底100上的栅氧化层510以及位于所述栅氧化层510上的栅极层520；所述栅极层520的材料为多晶硅层。
具体地，形成所述栅极结构520的步骤包括：在所述衬底100上形成栅氧化膜；在所述栅氧化膜上形成栅极膜；在所述栅极膜上形成第三图形层(图未示)，所述第三图形层覆盖所述第一区域Ⅰ的部分所述衬底100和所述第二区域Ⅱ的部分所述衬底100，还覆盖部分所述场氧化层200上方的栅极膜；以所述第三图形层为掩膜，依次刻蚀所述栅极膜和所述栅氧化膜，直至暴露出所述衬底100或所述场氧化层200，形成图形化的栅氧化层510和栅极层520，所述栅氧化层510和栅极层520构成所述栅极结构500。
本实施例中，所述第三图形层的材料为光刻胶，形成所述栅极结构500后，采用湿法去胶或灰化工艺去除所述第三图形层。
需要说明的是，形成所述栅极结构500后，还在所述栅极结构500侧壁形成侧墙530。
继续参考图1，形成所述栅极结构500后，在所述栅极结构500两侧的所述衬底100内形成源极110和漏极120，所述源极110位于所述体区400内，所述漏极120位于所述漂移区300内，且所述场氧化层200位于所述栅极结构500和所述漏极120之间。
所述源极110和所述漏极120内的掺杂离子类型与所述漂移区300内的掺杂离子类型相同。
具体地，形成所述源极110和所述漏极120的方法包括：在所述衬底100上形成图形化的第四图形层(图未示)，所述第四图形层暴露出所述源极110和所述漏极120相对应的区域；以所述第四图形层为掩膜，对所述衬底100进行重掺杂工艺，形成所述源极110和所述漏极120；去除所述第四图形层。
本实施例中，所述第四图形层的材料为光刻胶，形成所述源极110和所述漏极120后，采用湿法去胶或灰化工艺去除所述第四图形层。
参考图2，在所述栅极结构500露出的所述场氧化层200下方的所述漂移区300内形成所述离子掺杂区600，所述离子掺杂区600的掺杂离子类型与所述漂移区300的掺杂离子类型相反。
本实施例中，在所述漂移区300内形成所述离子掺杂区600，由于所述离子掺杂区600内的P型离子可以中和所述漂移区300内的N型离子，可以降低所述漂移区300的离子掺杂浓度，从而提高半导体器件的击穿电压，当采用提高漂移区浓度或减小漂移区宽度来降低导通电阻时，可以弥补由此导致的击穿电压的降低，仍可以保持较高的击穿电压。
需要说明的是，降低所述漂移区300的离子掺杂浓度有两种情形：第一种情形，注入的反型离子较少，未完全中和所述离子掺杂区原本区域的漂移区内的N型离子，因此形成的所述离子掺杂区600为浓度降低了的N型离子区；第二种情形，注入的反型离子较多，完全中和所述离子掺杂区原本区域的漂移区内的N型离子，因此形成的所述离子掺杂区600为浓度较低的P型离子区。
并且，因为击穿电压主要由从所述漏极120到所述栅极结构500在所述场氧化层200上的末端之间的电场强度决定，因此这一区域的漂移区浓度，即所述栅极结构500露出的所述场氧化层200下方的所述漂移区300的掺杂浓度对击穿电压的影响较大，在所述栅极结构500露出的所述场氧化层200下方的所述漂移区300内形成所述离子掺杂区600，降低这一区域的漂移区离子掺杂浓度，可以更有效地提高半导体器件的击穿电压。
又因为，所述漂移区300被所述栅极结构500覆盖的区域由于栅极的调制作用，载流子在靠近所述栅极结构500的漂移区表面流动，如果在被所述栅极结构500覆盖的所述漂移区300内形成所述离子掺杂区600，对载流子的流动影响较大，相当于对导通电阻的影响较大，即会比较大的提高导通电阻，不利于半导体器件的性能。而所述漂移区300未被所述栅极结构500覆盖的区域载流子的分布比较均匀，因此在所述栅极结构500露出的所述场氧化层200下方的所述漂移区300内形成所述离子掺杂区600可以减小对导通电阻的影响。
本实施例中，所述衬底100用于形成N型半导体，相应的，所述漂移区300的掺杂离子类型为N型，所述离子掺杂区600的掺杂离子类型为P型。
其他实施例中，所述衬底100可以用于形成P型半导体，相应的，所述漂移区300的掺杂离子类型为P型，所述离子掺杂区600的掺杂离子类型为N型。
本实施例中，所述离子掺杂区600的掺杂离子为硼离子；其他实施例中，所述离子掺杂区600的掺杂离子还可以是铟离子或镓离子。
本实施例中，所述场氧化层200的厚度小于所述栅极结构500的厚度时，采用离子注入工艺在所述栅极结构露出的所述场氧化层下方的所述漂移区300内注入P型离子。
因为要限制离子掺杂区600只能形成在所述栅极结构500露出的所述场氧化层200下方的所述漂移区内，当场氧化层600的厚度小于所述栅极结构500的厚度时，采用的注入能量使离子能穿透所述场氧化层600但无法穿透所述栅极结构500中的多晶硅层520和栅氧化层510，可以不需要额外增加掩膜层即可进行离子注入。
并且，形成的所述离子掺杂区600贴近所述场氧化层200的下表面，且厚度较窄。这是因为，在未被栅极结构覆盖的漂移区内，载流子以分布地较均匀的方式流动，只在贴近所述场氧化层200的下表面的漂移区内形成窄的一层离子掺杂区，可以减轻对漂移区内载流子流动的影响，相当于减轻对器件导通电阻的影响，在提高击穿电压的同时，尽可能地提高导通电阻。
其他实施例中，当所述场氧化层200的厚度大于所述栅极结构500的厚度时，为了避免注入的反型离子穿透所述场氧化层200的同时也穿透了所述栅极结构500，因此需要增加额外的掩膜层后再进行离子注入工艺。
具体地，形成所述离子掺杂区600的方法包括：在所述衬底100上形成掩膜层(图未示)，所述掩膜层覆盖所述栅极结构500、所述漂移区300以及所述场氧化层200表面；刻蚀所述掩膜层，形成开口，所述开口暴露出所述栅极结构500露出的所述场氧化层200表面；采用离子注入工艺，沿所述开口在所述栅极结构500露出的所述场氧化层200下方的所述漂移区300内注入离子。
所述掩膜层的材料为光刻胶，离子注入完成后，采用湿法去胶或灰化工艺去除所述掩膜层。
本实施例中，最后形成所述离子掺杂区600的原因在于，在形成其他结构时，例如栅极结构时会经过热处理过程，而热处理会导致所述离子掺杂区600的反型离子会扩散地更深或更宽，使形成的离子掺杂区无法满足要求。
继续参考图2，本发明还提供一种半导体结构，包括：衬底100，所述衬底100包括第一区域Ⅰ和第二区域Ⅱ；场氧化层200，位于所述第一区域Ⅰ的部分所述衬底100上；漂移区300，位于所述第一区域Ⅰ的所述衬底100内，且所述场氧化层200覆盖部分所述漂移区300；栅极结构500，位于所述第一区域Ⅰ的部分所述衬底100和所述第二区域Ⅱ的部分所述衬底100上，且所述栅极结构500覆盖部分所述漂移区300和部分所述场氧化层200表面；离子掺杂区600，位于所述栅极结构500露出的所述场氧化层200下方的所述漂移区300内，且所述离子掺杂区600的掺杂离子类型与所述漂移区300的掺杂离子类型相反。
本实施例中，所述衬底100为硅衬底；其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅或绝缘体上锗衬底等。
本实施例中，所述场氧化层200的材料为氧化硅。
本实施例中，所述半导体结构还包括体区400，所述体区400位于所述第二区域Ⅱ的所述衬底100内，所述体区400的掺杂离子类型与所述漂移区300的掺杂离子类型相反。
本实施例中，所述衬底100用于形成N型半导体，相应的，所述漂移区300的掺杂离子类型为N型，所述体区400的掺杂离子类型为P型。
本实施例中，所述漂移区300的掺杂离子为磷离子；其他实施例中，所述漂移区300的掺杂离子还可以是砷离子、锑离子、硫离子或硒离子。
本实施例中，所述体区400的掺杂离子为硼离子；其他实施例中，所述体区400的掺杂离子还可以是铟离子或镓离子。
本实施例中，所述栅极结构500包括位于所述衬底100上的栅氧化层510以及位于所述栅氧化层510上的栅极层520；所述栅极层520的材料为多晶硅层。
本实施例中，所述半导体结构还包括：侧墙530，所述侧墙530覆盖所述栅极结构500的侧壁。
本实施例中，所述半导体结构还包括：位于所述栅极结构500两侧的所述衬底100内源极110和漏极120，所述源极110位于所述体区400内，所述漏极120位于所述漂移区300内，且所述场氧化层200位于所述栅极结构500和所述漏极120之间。
所述源极110和所述漏极120内的掺杂离子类型与所述漂移区300内的掺杂离子类型相同。
本实施例中，所述离子掺杂区600的掺杂离子类型为P型；其他实施例中，所述离子掺杂区600的掺杂离子类型为N型。
本实施例中，所述离子掺杂区600的掺杂离子为硼离子；其他实施例中，所述离子掺杂区600的掺杂离子还可以是铟离子或镓离子。
本实施例所述的半导体结构包括位于所述栅极结构500露出的所述场氧化层200下方的所述漂移区300内的离子掺杂区600，所述离子掺杂区600的掺杂离子类型与所述漂移区300的掺杂离子类型相反。通过离子掺杂区600的中的P型中和所述漂移区300内的N型离子，降低所述栅极结构500露出的所述场氧化层200下方的所述漂移区300的离子掺杂浓度，又因为所述栅极结构500露出的所述场氧化层200下方的所述漂移区300的离子掺杂浓度对半导体器件的击穿电压影响较大，对导通电阻的影响较小，因袭可以有效地提高击穿电压且尽可能地不提高导通电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；
在所述第一区域的所述衬底上形成场氧化层；
在所述第一区域的所述衬底内形成漂移区；
在所述第一区域的部分所述衬底和所述第二区域的部分所述衬底上形成栅极结构，且所述栅极结构覆盖部分所述漂移区和部分所述场氧化层表面；
在所述栅极结构露出的所述场氧化层下方的所述漂移区内形成离子掺杂区，所述离子掺杂区的掺杂离子类型与所述漂移区的掺杂离子类型相反。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述场氧化层厚度小于所述栅极结构厚度时，形成所述离子掺杂区的方法包括：采用离子注入工艺在所述栅极结构露出的所述场氧化层下方的所述漂移区内注入离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述场氧化层厚度大于所述栅极结构厚度时，形成所述离子掺杂区的方法包括：
在所述衬底上形成掩膜层，所述掩膜层覆盖所述栅极结构、所述漂移区以及所述场氧化层表面；
刻蚀所述掩膜层，形成开口，所述开口暴露出所述栅极结构露出的所述场氧化层表面；
采用离子注入工艺，沿所述开口在所述栅极结构露出的所述场氧化层下方的所述漂移区内注入离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述场氧化层的方法包括：
在所述衬底表面依次形成衬垫氧化层以及氮化硅层；
刻蚀所述衬垫氧化层以及所述氮化硅层，形成场氧开口，所述场氧开口暴露所述第一区域的部分所述衬底；
沿所述场氧开口，采用局部氧化工艺在所述衬底上形成所述场氧化层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构前，还包括：在所述第二区域的所述衬底内形成体区，所述体区的掺杂离子类型与所述漂移区的掺杂离子类型相反。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述栅极结构后，还包括：在所述栅极结构两侧的所述衬底内形成源极和漏极，所述源极位于所述体区内，所述漏极位于所述漂移区内，所述场氧化层位于所述栅极结构和所述漏极之间。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为N型半导体结构，所述漂移区的掺杂离子类型为N型离子，所述离子掺杂区的掺杂离子类型为P型离子。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为P型半导体结构，所述漂移区的掺杂离子类型为P型离子，所述离子掺杂区的掺杂离子类型为N型离子。
9.如权利要求7或8所述的半导体结构的形成方法，其特征在于，所述N型离子包括磷、砷、锑、硫或硒离子，所述P型离子包括硼、铟或镓离子。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
场氧化层，位于所述第一区域的部分所述衬底上；
漂移区，位于所述第一区域的所述衬底内，且所述场氧化层覆盖部分所述漂移区；
栅极结构，位于所述第一区域的部分所述衬底和所述第二区域的部分所述衬底上，且所述栅极结构覆盖部分所述漂移区和部分所述场氧化层表面；
离子掺杂区，位于所述栅极结构露出的所述场氧化层下方的所述漂移区内，且所述离子掺杂区的掺杂离子类型与所述漂移区的掺杂离子类型相反。
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| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
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|---|---|
| CN (1) | CN113078217A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448625B1 (en) * | 2001-03-16 | 2002-09-10 | Semiconductor Components Industries Llc | High voltage metal oxide device with enhanced well region |
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| CN106409676A (zh) * | 2015-07-29 | 2017-02-15 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其制造方法 |
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