JP2009071152A - 複合ic - Google Patents
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Abstract
【課題】 複合ICに設けられたLDMOSトランジスタにおいて、オン抵抗と耐圧の間に存在するトレードオフ関係を改善すること。
【解決手段】 複合IC10は、第1側壁酸化膜54で被覆された第1埋込み導電体52を有するトレンチ絶縁分離部50によって区画された複数の島領域の少なくとも1つにLDMOSトランジスタ20を有する。複合IC10は、その島領域内に設けられており、LDMOSトランジスタ20のドリフト領域22の側面及び/又はソース領域26とドリフト領域22の間のボディ領域28の側面に第2側壁酸化膜64を介して対向する第2埋込み導電体62を有するトレンチ部60を備えている。トレンチ絶縁分離部50の第1埋込み導電体52とトレンチ部60の第2埋込み導電体62は電気的に絶縁されている。トレンチ絶縁分離部50とトレンチ部60は、同一の製造工程を経て作製される。
【選択図】 図4
【解決手段】 複合IC10は、第1側壁酸化膜54で被覆された第1埋込み導電体52を有するトレンチ絶縁分離部50によって区画された複数の島領域の少なくとも1つにLDMOSトランジスタ20を有する。複合IC10は、その島領域内に設けられており、LDMOSトランジスタ20のドリフト領域22の側面及び/又はソース領域26とドリフト領域22の間のボディ領域28の側面に第2側壁酸化膜64を介して対向する第2埋込み導電体62を有するトレンチ部60を備えている。トレンチ絶縁分離部50の第1埋込み導電体52とトレンチ部60の第2埋込み導電体62は電気的に絶縁されている。トレンチ絶縁分離部50とトレンチ部60は、同一の製造工程を経て作製される。
【選択図】 図4
Description
本発明は、複合ICに関する。
複合ICは、1つのチップに異なる種類の半導体素子を搭載している。例えば、複合ICは、デジタル素子であるCMOSトランジスタと、アナログ素子であるバイポーラトランジスタと、パワー素子であるLDMOSトランジスタを1つのチップに搭載している。これらの半導体素子間を電気的に絶縁するために、半導体素子間にトレンチ絶縁分離部を設ける技術が開発されている。
特許文献1は、側壁酸化膜(絶縁体)で被覆されたポリシリコン(導電体)を有するトレンチ絶縁分離部を開示している。トレンチ絶縁分離部は、SOI基板(Silicon on Insulator)基板の半導体活性層を複数の島領域に区画しており、島領域と島領域を電気的に絶縁している。各島領域には、CMOSトランジスタ、バイポーラトランジスタ、又はLDMOSトランジスタ等が設けられている。特許文献1のトレンチ絶縁分離部は、それぞれの島領域に設けられた半導体素子間を絶縁分離するとともに、側壁酸化膜を誘電体薄膜としたコンデンサとしても機能することを特徴としている。特許文献1のトレンチ絶縁分離部は、複数の機能を兼用しているので、チップ面積の消費量の削減に寄与することができる。なお、トレンチ絶縁分離部に導電体を埋め込む技術は、コンデンサとして機能させる他にも様々な場面で用いられることがある。
特許文献2には、複合ICに搭載されるLDMOSトランジスタの一例が開示されている。LDMOSトランジスタでは、オン抵抗と耐圧を改善する技術が望まれている。
LDMOSトランジスタのオン抵抗は、チャネル抵抗とドリフト抵抗の和で表すことができる。チャネル抵抗を決定する要因は、チャネル領域の不純物濃度及び長さが支配的である。ドリフト抵抗を決定する要因は、ドリフト領域の不純物濃度及び長さが支配的である。しかし、従来のLDMOSトランジスタでは、これらの不純物濃度及び長さは、LDMOSトランジスタに要求される耐圧によってほぼ決定される。このため、従来のLDMOSトランジスタには、オン抵抗と耐圧の間にトレードオフの関係が存在している。
本発明は、新規で斬新な構造を採用することにより、オン抵抗と耐圧の間に存在するトレードオフの関係を改善する技術を提供することを目的としている。
本発明は、新規で斬新な構造を採用することにより、オン抵抗と耐圧の間に存在するトレードオフの関係を改善する技術を提供することを目的としている。
本発明者らは、以下の点に着眼し、本明細書で開示される技術を創作した。
(1)従来のLDMOSトランジスタのドリフト領域は、良好に空乏化されるように、不純物濃度が低く抑えられている。空乏層は、ドリフト領域とボディ領域のpn接合面からドリフト領域内に伸展してくる。従来のLDMOSトランジスタにおいて、ドリフト領域の側面に対向して絶縁型電極を設ければ、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。このため、ドリフト領域の不純物濃度が濃い場合でも、ドリフト領域の広い範囲を空乏化することができる。ドリフト領域の側面に対向して絶縁型電極を設ければ、オン抵抗と耐圧の間に存在するトレードオフの関係を改善することができる。
(2)従来のLDMOSトランジスタのチャネル領域は、ソース領域とドリフト領域の間のボディ領域に形成される。ゲート電極が半導体基板の表面に対向して設けられているので、チャネル領域は、半導体基板の表面に形成される。従来のLDMOSトランジスタにおいて、ソース領域とドリフト領域の間のボディ領域の側面に対向して絶縁型電極を設ければ、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。このため、チャネル抵抗を低減することができる。ソース領域とドリフト領域の間のボディ領域の側面に対向して絶縁型電極を設ければ、オン抵抗と耐圧の間に存在するトレードオフの関係を改善することができる。
(1)従来のLDMOSトランジスタのドリフト領域は、良好に空乏化されるように、不純物濃度が低く抑えられている。空乏層は、ドリフト領域とボディ領域のpn接合面からドリフト領域内に伸展してくる。従来のLDMOSトランジスタにおいて、ドリフト領域の側面に対向して絶縁型電極を設ければ、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。このため、ドリフト領域の不純物濃度が濃い場合でも、ドリフト領域の広い範囲を空乏化することができる。ドリフト領域の側面に対向して絶縁型電極を設ければ、オン抵抗と耐圧の間に存在するトレードオフの関係を改善することができる。
(2)従来のLDMOSトランジスタのチャネル領域は、ソース領域とドリフト領域の間のボディ領域に形成される。ゲート電極が半導体基板の表面に対向して設けられているので、チャネル領域は、半導体基板の表面に形成される。従来のLDMOSトランジスタにおいて、ソース領域とドリフト領域の間のボディ領域の側面に対向して絶縁型電極を設ければ、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。このため、チャネル抵抗を低減することができる。ソース領域とドリフト領域の間のボディ領域の側面に対向して絶縁型電極を設ければ、オン抵抗と耐圧の間に存在するトレードオフの関係を改善することができる。
本発明者らはさらに、上記(1)と(2)を具現化するために、上記で説明したトレンチ絶縁分離部を利用することに着眼した。上記したように、トレンチ絶縁分離部は絶縁膜で被覆された導電体で構成されており、その構造は絶縁型電極としても利用可能である。即ち、トレンチ絶縁分離部を作製する工程を利用すれば、LDMOSトランジスタのドリフト領域の側面及び/又はソース領域とドリフト領域の間のボディ領域の側面に対向する絶縁型電極を設けることができる。トレンチ絶縁分離部を作製する工程を利用すれば、新たに製造工程を追加することなく、トレードオフの関係を改善するための絶縁型電極をLDMOSトランジスタに作り込むことができる。
本明細書で開示される技術は、第1絶縁体で被覆された第1導電体を有するトレンチ絶縁分離部によって分割された複数の島領域の少なくとも1つにLDMOSトランジスタを有する複合ICに具現化される。この複合ICは、その島領域内に設けられているトレンチ部を備えている。トレンチ部は、LDMOSトランジスタのドリフト領域の側面及び/又はソース領域とドリフト領域の間のボディ領域の側面に第2絶縁体を介して対向する第2導電体を有している。トレンチ絶縁分離部の第1導電体とトレンチ部の第2導電体は、電気的に絶縁されている。トレンチ絶縁分離部とトレンチ部は、同一の製造工程を経て作製される。また、同一製造工程を経て作製されたトレンチ絶縁分離部とトレンチ部は、それぞれの深さが同一であると評価することもできる。
ここで、「LDMOSトランジスタ」とは、第1導電型のソース領域と、第2導電型のボディ領域と、第1導電型のドリフト領域と、第1導電型のドレイン領域を備えており、ソース領域とボディ領域とドリフト領域とドレイン領域がこの順で横方向に沿って設けられている構造をいう。さらに、「LDMOSトランジスタ」は、ソース領域とドリフト領域の間のボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を備えている。
ここで、「LDMOSトランジスタ」とは、第1導電型のソース領域と、第2導電型のボディ領域と、第1導電型のドリフト領域と、第1導電型のドレイン領域を備えており、ソース領域とボディ領域とドリフト領域とドレイン領域がこの順で横方向に沿って設けられている構造をいう。さらに、「LDMOSトランジスタ」は、ソース領域とドリフト領域の間のボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を備えている。
LDMOSトランジスタのドリフト領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオフしているときに、トレンチ部の第2導電体を所定の電位に固定すると、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。このため、ドリフト領域の不純物濃度が濃い場合でも、ドリフト領域の広い範囲を空乏化することができる。LDMOSトランジスタのドリフト領域の側面に対向してトレンチ部が設けられていると、トレードオフの関係を改善することができる。
LDMOSトランジスタのソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオンしているときに、トレンチ部の第2導電体を所定の電位に固定すると、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。このため、チャネル抵抗を低減することができる。LDMOSトランジスタのソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられていると、トレードオフの関係を改善することができる。
LDMOSトランジスタのソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオンしているときに、トレンチ部の第2導電体を所定の電位に固定すると、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。このため、チャネル抵抗を低減することができる。LDMOSトランジスタのソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられていると、トレードオフの関係を改善することができる。
本明細書で開示される技術では、トレンチ部の第2導電体は、LDMOSトランジスタのドリフト領域の側面及びソース領域とドリフト領域の間のボディ領域の側面の両者に第2絶縁体を介して対向していることが好ましい。
この場合、トレードオフの関係を顕著に改善することができる。
この場合、トレードオフの関係を顕著に改善することができる。
本明細書で開示される技術では、島領域内に複数のトレンチ部と複数のLDMOSトランジスタが設けられており、トレンチ部とLDMOSトランジスタが少なくとも一方向に沿って繰返し設けられていることが好ましい。
島領域内に複数のトレンチ部が設けられていると、ゲート電極で構成されるMISゲート部の面積が減少し、MISゲート部が直接的に形成するチャネル領域の面積も減少する。しかし、本明細書で開示される技術によると、その面積の減少分を補って、トレンチ部の側面にもチャネル領域を形成することができる。このため、複数のトレンチ部と複数のLDMOSトランジスタの組合せの態様は、同一面積の島領域内に従来構造のLDMOSトランジスタが設けられている場合よりもオン抵抗を低減することができる。
島領域内に複数のトレンチ部が設けられていると、ゲート電極で構成されるMISゲート部の面積が減少し、MISゲート部が直接的に形成するチャネル領域の面積も減少する。しかし、本明細書で開示される技術によると、その面積の減少分を補って、トレンチ部の側面にもチャネル領域を形成することができる。このため、複数のトレンチ部と複数のLDMOSトランジスタの組合せの態様は、同一面積の島領域内に従来構造のLDMOSトランジスタが設けられている場合よりもオン抵抗を低減することができる。
トレンチ部の第2導電体は、LDMOSトランジスタのゲート電極に電気的に接続されていることが好ましい。この態様によると、LDMOSトランジスタのオン・オフに同期してトレンチ部の第2導電体にゲート電圧を印加することができる。
例えば、ドリフト領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオフしているときに、トレンチ部の第2導電体にゲートオフ電圧が印加される。このため、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。
また、ソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオンしているときに、トレンチ部の第2導電体にゲートオン電圧が印加される。このため、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。
例えば、ドリフト領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオフしているときに、トレンチ部の第2導電体にゲートオフ電圧が印加される。このため、ドリフト領域の側面からもドリフト領域内に空乏層を伸展させることができる。
また、ソース領域とドリフト領域の間のボディ領域の側面に対向してトレンチ部が設けられている場合、LDMOSトランジスタがオンしているときに、トレンチ部の第2導電体にゲートオン電圧が印加される。このため、ソース領域とドリフト領域の間のボディ領域の側面にもチャネル領域を形成することができる。
本発明で開示される技術によると、新たに製造工程を追加することなく、オン抵抗と耐圧の間に存在するトレードオフの関係を改善するための構造をLDMOSトランジスタに作り込むことができる。
本明細書で開示される技術の好ましい特徴を列記する。
(第1特徴) 複合ICは、SOI基板を利用して形成されている。
(第2特徴) トレンチ部とトレンチ絶縁分離部は、SOI基板の半導体活性層を貫通して埋込み絶縁層まで達している。
(第1特徴) 複合ICは、SOI基板を利用して形成されている。
(第2特徴) トレンチ部とトレンチ絶縁分離部は、SOI基板の半導体活性層を貫通して埋込み絶縁層まで達している。
以下、図面を参照して実施例を詳細に説明する。以下の実施例では、半導体材料としてシリコンを用いているが、他の半導体材料を用いてもよい。例えば、炭化シリコン、ガリウムヒ素、窒化ガリウム等の半導体材料を用いてもよい。以下の実施例に係る技術は、他の半導体材料においても有用である。また、各半導体領域の導電型(n型、p型)を逆にしたとしても、以下の実施例に係る技術は再現され得る。
図1に、複合IC10の断面図を模式的に示す。図1に示すように、複合IC10は、SOI(Silicon on Insulator)基板14を利用して形成されている。SOI基板14は、半導体支持層11と埋込み絶縁層12と半導体活性層13が積層した構造を有している。半導体支持層11には単結晶シリコンが用いられており、埋込み絶縁層12には酸化シリコンが用いられており、半導体活性層13には単結晶シリコンが用いられている。
図1に示すように、SOI基板14の半導体活性層13は、トレンチ絶縁分離部50によって複数の島領域に区画されている。区画された各島領域には、デジタル素子であるCMOSトランジスタ40、アナログ素子であるバイポーラトランジスタ30、又はパワー素子であるLDMOSトランジスタ20が設けられている。なお、これらの半導体素子の組み合わせは一例であり、他の半導体素子に入替えたり、あるいは他の半導体素子をさらに追加してもよい。
トレンチ絶縁分離部50は、酸化シリコンの第1側壁酸化膜54(第1絶縁体の一例)と、その第1側壁酸化膜54に被覆されたポリシリコンの第1埋込み導電体52(第1導電体の一例)を備えている。トレンチ絶縁分離部50は、半導体活性層13を貫通して埋込み絶縁層12にまで達している。トレンチ絶縁分離部50の第1埋込み導電体52は、フローティングにされている。
図2に、LDMOSトランジスタ20が設けられている島領域の平面図を模式的に示す。なお、この平面図は、トレンチ絶縁分離部50とトレンチ部60とLDMOSトランジスタ20のレイアウトを簡略化して示すものである。
図2に示すように、トレンチ絶縁分離部50は、島領域の周囲を一巡して設けられており、他の島領域からLDMOSトランジスタ20を電気的に絶縁している。島領域内には、複数のトレンチ部60と複数のLDMOSトランジスタ20が設けられている。トレンチ部60とLDMOSトランジスタ20は、y軸方向に沿って交互に繰返し設けられている。トレンチ部60は、酸化シリコンの第2側壁酸化膜64(第2絶縁体の一例)と、その第2側壁酸化膜64に被覆されたポリシリコンの第2埋込み導電体62(第2導電体の一例)を備えている。トレンチ部60は、トレンチ絶縁分離部50の一方の側壁から他方の側壁までx軸方向に沿って伸びている。y軸方向の両端のLDMOSトランジスタ20は、トレンチ絶縁分離部50とトレンチ部60の間に設けられている。他のLDMOSトランジスタ20は、各トレンチ部60間に設けられている。トレンチ部60の第2埋込み導電体62とトレンチ絶縁分離部50の第1埋込み導電体52は、電気的に絶縁されている。後述するように、トレンチ部60の第2埋込み導電体62はゲート電位に固定される。
図2に示すように、トレンチ絶縁分離部50は、島領域の周囲を一巡して設けられており、他の島領域からLDMOSトランジスタ20を電気的に絶縁している。島領域内には、複数のトレンチ部60と複数のLDMOSトランジスタ20が設けられている。トレンチ部60とLDMOSトランジスタ20は、y軸方向に沿って交互に繰返し設けられている。トレンチ部60は、酸化シリコンの第2側壁酸化膜64(第2絶縁体の一例)と、その第2側壁酸化膜64に被覆されたポリシリコンの第2埋込み導電体62(第2導電体の一例)を備えている。トレンチ部60は、トレンチ絶縁分離部50の一方の側壁から他方の側壁までx軸方向に沿って伸びている。y軸方向の両端のLDMOSトランジスタ20は、トレンチ絶縁分離部50とトレンチ部60の間に設けられている。他のLDMOSトランジスタ20は、各トレンチ部60間に設けられている。トレンチ部60の第2埋込み導電体62とトレンチ絶縁分離部50の第1埋込み導電体52は、電気的に絶縁されている。後述するように、トレンチ部60の第2埋込み導電体62はゲート電位に固定される。
図2に示すように、y軸方向の両端に設けられているLDMOSトランジスタ20の幅は、他のLDMOSトランジスタ20の幅の約半分に設定されている。両端のLDMOSトランジスタ20は、他のLDMOSトランジスタ20と異なり、トレンチ部60が一方の側面にのみ設けられている。このため、両端のLDMOSトランジスタ20では、後述するトレンチ部60による効果が他のLDMOSトランジスタ20よりも低減する。これに対処するために、両端のLDMOSトランジスタ20の幅は、約半分に設定されている。
図3に、LDMOSトランジスタ20が設けられている島領域の要部斜視図を模式的に示す。図4に、図3のIV-IV線で切断した要部斜視図を示す。
図3及び図4に示すように、トレンチ部60は、半導体活性層13を貫通して埋込み絶縁層12にまで達しており、LDMOSトランジスタ20の側面全体に対向している。後述するように、トレンチ部60とトレンチ絶縁分離部50は、同一の製造工程を経て形成することができる。
図3及び図4に示すように、トレンチ部60は、半導体活性層13を貫通して埋込み絶縁層12にまで達しており、LDMOSトランジスタ20の側面全体に対向している。後述するように、トレンチ部60とトレンチ絶縁分離部50は、同一の製造工程を経て形成することができる。
図4に示すように、LDMOSトランジスタ20は、n型の半導体低濃度領域21と、n型のドリフト領域22と、n+型のドレイン領域23と、n+型のソース領域26と、p+型のボディコンタクト領域27と、p型のボディ領域28を備えている。
ドリフト領域22及びドレイン領域23は、イオン注入技術を利用して、半導体活性層13の表面に形成される。ドリフト領域22は、ドレイン領域23とボディ領域28を隔てている。ドレイン領域23は、ドレイン電極に電気的に接続している。
ソース領域26、ボディコンタクト領域27及びボディ領域28は、イオン注入技術を利用して、半導体活性層13の表面に形成される。ボディ領域28は、ソース領域26とドリフト領域22を隔てている。ソース領域26及びボディコンタクト領域27は、ソース電極に電気的に接続している。
ドリフト領域22及びドレイン領域23は、イオン注入技術を利用して、半導体活性層13の表面に形成される。ドリフト領域22は、ドレイン領域23とボディ領域28を隔てている。ドレイン領域23は、ドレイン電極に電気的に接続している。
ソース領域26、ボディコンタクト領域27及びボディ領域28は、イオン注入技術を利用して、半導体活性層13の表面に形成される。ボディ領域28は、ソース領域26とドリフト領域22を隔てている。ソース領域26及びボディコンタクト領域27は、ソース電極に電気的に接続している。
図4に示すように、LDMOSトランジスタ20はさらに、半導体活性層13の表面に設けられているゲート電極24及びゲート絶縁膜25を備えている。ゲート電極24の材料にはポリシリコンが用いられており、ゲート絶縁膜25の材料には酸化シリコンが用いられている。ゲート電極24は、ソース領域26とドリフト領域22を隔てているボディ領域28の表面にゲート絶縁膜25を介して対向している。ゲート電極24とトレンチ部60の第2導電体62は、電気的に接続している。
次に、LDMOSトランジスタ20の動作を説明する。
ソース電極を介してソース領域26及びボディコンタクト領域27が接地電位に固定され、ドレイン電極を介してドレイン領域23が正電圧に固定され、ゲート電極24に正のゲートオン電圧を印加すると、LDMOSトランジスタ20がオン状態になる。このとき、ゲート電極24が対向しているボディ領域28の表面には反転層が形成され、ソース領域26から供給された電子は、その反転層を経由してドリフト領域22及びドレイン領域23を流れる。
ソース電極を介してソース領域26及びボディコンタクト領域27が接地電位に固定され、ドレイン電極を介してドレイン領域23が正電圧に固定され、ゲート電極24に正のゲートオン電圧を印加すると、LDMOSトランジスタ20がオン状態になる。このとき、ゲート電極24が対向しているボディ領域28の表面には反転層が形成され、ソース領域26から供給された電子は、その反転層を経由してドリフト領域22及びドレイン領域23を流れる。
ここで、トレンチ部60は、第2側壁酸化膜64と第2埋込み導電体62で構成されており、絶縁ゲート構造と等価である。前記したように、トレンチ部60の第2導電体62は、ゲート電極24に電気的に接続している。したがって、LDMOSトランジスタ20がオンしているときは、トレンチ部60の第2導電体62にもゲートオン電圧が印加されている。したがって、トレンチ部60は、第2のゲート電極として機能する。トレンチ部60は、ソース領域26とドリフト領域22の間のボディ領域28の側面に対向しているので、ソース領域26とドリフト領域22の間のボディ領域28の側面にチャネル領域を形成することができる。このため、ソース領域26から供給された電子は、ボディ領域28の表面のチャネル領域と、ボディ領域28の側面のチャネル領域の両者を経由してドリフト領域22及びドレイン領域23を流れる。LDMOSトランジスタ20は、ボディ領域28内の広い範囲にチャネル領域を形成することができるので、チャネル抵抗を低く抑えることができる。
さらに、トレンチ部60は、ドリフト領域22の側面にも対向している。このため、トレンチ部60は、LDMOSトランジスタ20がオンしているときに、ドリフト領域22の側面に電子を蓄積することができる。この電子蓄積効果によって、ドリフト領域22のドリフト抵抗も低減される。
さらに、トレンチ部60は、ドリフト領域22の側面にも対向している。このため、トレンチ部60は、LDMOSトランジスタ20がオンしているときに、ドリフト領域22の側面に電子を蓄積することができる。この電子蓄積効果によって、ドリフト領域22のドリフト抵抗も低減される。
ゲート電極を介して接地電圧をゲート電極24及びトレンチ部60の第2埋込み導電体62に印加すると、ボディ領域28内の反転層が消失し、LDMOSトランジスタ20がオフ状態になる。このとき、ボディ領域28とドリフト領域22のpn接合部からドリフト領域22内に向けて空乏層が伸展してくる。さらに、LDMOSトランジスタ20では、トレンチ部60の第2埋込み導電体62が接地電位に固定されているので、ドリフト領域22の側面からもドリフト領域22内に空乏層を伸展させることができる。このため、LDMOSトランジスタ20では、ドリフト領域22の広い範囲を空乏化することができる。なお、このことを換言すると、ドリフト領域22の不純物濃度が濃い場合でも、ドリフト領域22を空乏化することができる、ということである。したがって、LDMOSトランジスタ20では、耐圧を維持しながらドリフト領域22の不純物濃度を濃くすることができるので、ドリフト抵抗を低減することができる。
このように、ドリフト領域22の側面及び/又はソース領域26とドリフト領域22の間のボディ領域28の側面に対向してトレンチ部60が設けられていると、LDMOSトランジスタ20がオンしているときは、ボディ領域28の側面にチャネル領域を形成し、LDMOSトランジスタ20がオフしているときは、トレンチ部60がドリフト領域22の空乏化に寄与する。いずれも、LDMOSトランジスタ20のオン抵抗と耐圧の間に存在しているトレードオフ関係を改善するのに有効である。
さらに、トレンチ部60は、トレンチ絶縁分離部50と同一の製造工程を経て形成されるという特徴を有している。具体的には、以下の製造工程を有する。
(1)まず、異方性ドライエッチング技術を利用して、半導体活性層13の表面から埋込み絶縁層12の表面まで達するトレンチを形成する。トレンチ絶縁分離部50に対応したトレンチとトレンチ部60に対応したトレンチは、同一幅でもよく、異なる幅でもよい。
(2)次に、トレンチの側壁を熱酸化し、トレンチ絶縁分離部50の第1側壁酸化膜54とトレンチ部60の第2側壁酸化膜64を同時に形成する。
(3)次に、CVD法を利用して、トレンチ内に不純物を含むポリシリコンを堆積し、トレンチ絶縁分離部50の第1埋込み導電体52とトレンチ部60の第2埋込み導電体62を同時に形成する。
(1)まず、異方性ドライエッチング技術を利用して、半導体活性層13の表面から埋込み絶縁層12の表面まで達するトレンチを形成する。トレンチ絶縁分離部50に対応したトレンチとトレンチ部60に対応したトレンチは、同一幅でもよく、異なる幅でもよい。
(2)次に、トレンチの側壁を熱酸化し、トレンチ絶縁分離部50の第1側壁酸化膜54とトレンチ部60の第2側壁酸化膜64を同時に形成する。
(3)次に、CVD法を利用して、トレンチ内に不純物を含むポリシリコンを堆積し、トレンチ絶縁分離部50の第1埋込み導電体52とトレンチ部60の第2埋込み導電体62を同時に形成する。
このように、トレンチ絶縁分離部50とトレンチ部60は、共通の製造工程を経て作製することができる。このトレンチ絶縁分離部50を作製する工程は、従来の複合ICを作製する工程にも備わっていた工程である。したがって、トレンチ絶縁分離部50を作製する工程を利用すれば、トレンチ部60を作製するための専用の工程を新たに追加することなく、トレンチ部60をLDMOSトランジスタ20に作り込むことができる。
(シミュレーション結果)
次に、図4及び図5を参照して、LDMOSトランジスタ20のシミュレーション結果を説明する。シミュレーションでは、LDMOSトランジスタ20の奥行き幅20Wを1.0μm、横幅20Lを6.5μm、トレンチ部60の第2側壁酸化膜64の奥行き幅64Wを0.2μm、トレンチ部60の第2埋込み導電体62の奥行き幅62Wを0.6μm、ゲート絶縁膜25の厚みを0.025μm、ボディ領域28の不純物濃度を1×1017cm-3とした。さらに、ドリフト領域22の表面不純物濃度を2×1017cm-3〜1×1018cm-3の間で変化させて、ドリフト領域22の表面不純物濃度がLDMOSトランジスタ20の耐圧に与える影響を検討した。なお、ドリフト領域22の不純物濃度は、深さ方向にガウス分布を持たせた。
次に、図4及び図5を参照して、LDMOSトランジスタ20のシミュレーション結果を説明する。シミュレーションでは、LDMOSトランジスタ20の奥行き幅20Wを1.0μm、横幅20Lを6.5μm、トレンチ部60の第2側壁酸化膜64の奥行き幅64Wを0.2μm、トレンチ部60の第2埋込み導電体62の奥行き幅62Wを0.6μm、ゲート絶縁膜25の厚みを0.025μm、ボディ領域28の不純物濃度を1×1017cm-3とした。さらに、ドリフト領域22の表面不純物濃度を2×1017cm-3〜1×1018cm-3の間で変化させて、ドリフト領域22の表面不純物濃度がLDMOSトランジスタ20の耐圧に与える影響を検討した。なお、ドリフト領域22の不純物濃度は、深さ方向にガウス分布を持たせた。
まず、比較例として、トレンチ部60が設けられていない場合を検討した。この比較例では、ドリフト領域22の表面不純物濃度を2×1017cm-3とした。なお、他のLDMOSトランジスタ20に係る幅等の条件は上記と同じである。この比較例では、耐圧が43V、オン抵抗が52mΩ・mm2であった。
図5に、LDMOSトランジスタ20の耐圧とドリフト領域22の表面不純物濃度との関係を示す。図5に示すように、ドリフト領域22の表面不純物濃度を比較例の4倍(8×1017cm-3)まで濃くしたとしても、比較例と同等の耐圧が得られていることが確認された。ブレークダウン時の電位分布を検討してみると、比較例ではボディ領域28とドリフト領域22のpn接合部に電界が集中していたのに対し、トレンチ部60を有するLDMOSトランジスタ20ではボディ領域28とドリフト領域22のpn接合部の電界が緩和されていることが確認された。これは、トレンチ部60の第2埋込み導電体62が接地電位に固定されており、この第2埋込み導電体62からの電界が影響しているものと考えられる。この結果、図5に示すように、トレンチ部60を有するLDMOSトランジスタ20では、ドリフト領域22の表面不純物濃度を4倍に濃くしたとしても、比較例と同等の耐圧が維持されることが確認された。
また、ドリフト領域22の表面不純物濃度が8×1017cm-3のときのオン抵抗は、43mΩ・mm2であった。このオン抵抗は、比較例のオン抵抗よりも約20%低い値である。
トレンチ部60を有するLDMOSトランジスタ20では、複数のトレンチ部60を設けることによってMISゲート部の面積が減少し、MISゲート部が直接的に形成するボディ領域28の表面のチャネル領域の面積も減少する。しかし、トレンチ部60が設けられていると、その面積の減少分を補って、トレンチ部60の側面にもチャネル領域を形成することができる。約20%のオン抵抗の低減効果は、この面積の減少分を十分に補うものである。このため、複数のトレンチ部60と複数のLDMOSトランジスタ20の組合せる形態は、オン抵抗を低減するのに有利な形態であることが確認された。
トレンチ部60を有するLDMOSトランジスタ20では、複数のトレンチ部60を設けることによってMISゲート部の面積が減少し、MISゲート部が直接的に形成するボディ領域28の表面のチャネル領域の面積も減少する。しかし、トレンチ部60が設けられていると、その面積の減少分を補って、トレンチ部60の側面にもチャネル領域を形成することができる。約20%のオン抵抗の低減効果は、この面積の減少分を十分に補うものである。このため、複数のトレンチ部60と複数のLDMOSトランジスタ20の組合せる形態は、オン抵抗を低減するのに有利な形態であることが確認された。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記実施例のLDMOSトランジスタ20はnチャネル型であるが、各半導体領域の導電型(n型、p型)を逆にしたpチャネル型のLDMOSトランジスタであってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
例えば、上記実施例のLDMOSトランジスタ20はnチャネル型であるが、各半導体領域の導電型(n型、p型)を逆にしたpチャネル型のLDMOSトランジスタであってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:複合IC
20:LDMOSトランジスタ
21:半導体低濃度領域
22:ドリフト領域
23:ドレイン領域
24:ゲート電極
25:ゲート絶縁膜
26:ソース領域
27:ボディコンタクト領域
28:ボディ領域
30:バイポーラトランジスタ
40:CMOSトランジスタ
50:トレンチ絶縁分離部
52:第1埋込み導電体
54:第1側壁酸化膜
60:トレンチ部
62:第2埋込み導電体
64:第2側壁酸化膜
20:LDMOSトランジスタ
21:半導体低濃度領域
22:ドリフト領域
23:ドレイン領域
24:ゲート電極
25:ゲート絶縁膜
26:ソース領域
27:ボディコンタクト領域
28:ボディ領域
30:バイポーラトランジスタ
40:CMOSトランジスタ
50:トレンチ絶縁分離部
52:第1埋込み導電体
54:第1側壁酸化膜
60:トレンチ部
62:第2埋込み導電体
64:第2側壁酸化膜
Claims (5)
- 第1絶縁体で被覆された第1導電体を有するトレンチ絶縁分離部によって区画された複数の島領域の少なくとも1つにLDMOSトランジスタを有する複合ICであって、
その島領域内に設けられており、LDMOSトランジスタのドリフト領域の側面及び/又はソース領域とドリフト領域の間のボディ領域の側面に第2絶縁体を介して対向する第2導電体を有するトレンチ部を備えており、
トレンチ絶縁分離部の第1導電体とトレンチ部の第2導電体は電気的に絶縁されており、
トレンチ絶縁分離部とトレンチ部は、同一の製造工程を経て作製される複合IC。 - 第1絶縁体で被覆された第1導電体を有するトレンチ絶縁分離部によって分割された複数の島領域の少なくとも1つにLDMOSトランジスタを有する複合ICであって、
その島領域内に設けられており、LDMOSトランジスタのドリフト領域の側面及び/又はソース領域とドリフト領域の間のボディ領域の側面に第2絶縁体を介して対向する第2導電体を有するトレンチ部を備えており、
トレンチ絶縁分離部の第1導電体とトレンチ部の第2導電体は電気的に絶縁されており、
トレンチ絶縁分離部の深さとトレンチ部の深さが同一である複合IC。 - 前記トレンチ部の第2導電体は、LDMOSトランジスタのドリフト領域の側面及びソース領域とドリフト領域の間のボディ領域の側面の両者に第2絶縁膜を介して対向していることを特徴とする請求項1又は2に記載の複合IC。
- 前記島領域内に複数のトレンチ部と複数のLDMOSトランジスタが設けられており、
トレンチ部とLDMOSトランジスタが少なくとも一方向に沿って繰返し設けられていることを特徴とする請求項3に記載の複合IC。 - トレンチ部の第2導電体は、LDMOSトランジスタのゲート電極に電気的に接続されていることを特徴とする請求項1〜4のいずれか一項に記載の複合IC。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007239543A JP2009071152A (ja) | 2007-09-14 | 2007-09-14 | 複合ic |
Applications Claiming Priority (1)
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JP2007239543A JP2009071152A (ja) | 2007-09-14 | 2007-09-14 | 複合ic |
Publications (1)
Publication Number | Publication Date |
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JP2009071152A true JP2009071152A (ja) | 2009-04-02 |
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ID=40607077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007239543A Pending JP2009071152A (ja) | 2007-09-14 | 2007-09-14 | 複合ic |
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Country | Link |
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JP (1) | JP2009071152A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010251624A (ja) * | 2009-04-20 | 2010-11-04 | Hitachi Ltd | 半導体装置 |
JP2011204938A (ja) * | 2010-03-26 | 2011-10-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
2007
- 2007-09-14 JP JP2007239543A patent/JP2009071152A/ja active Pending
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