CN112563284B - 三维存储器结构及其制备方法 - Google Patents

Abstract

本发明提供一种三维存储器结构及其制备方法，制备包括：在半导体衬底上形成叠层结构，叠层结构包括核心区域及台阶区域，刻蚀台阶区域以形成N个子台阶区，且各所述子台阶区环绕一台阶中心布置，N个子台阶区形成M级数台阶，N和M均为大于等于3的整数，另外，台阶区域中还形成有桥接区。本发明的三维存储器结构及其制备方法，可以将台阶区域做成至少三个分区的台阶，且台阶可以做成圆形台阶，在每一圈台阶上对应不同的分区，利用台阶的设计在不同的分区做台阶接触孔；通过绕台阶中心环绕布置的子台阶区，有利于应力分散；另外，还可以在台阶刻蚀中有效形成桥结区实现台阶区域与核心区域的电连接。

Description

三维存储器结构及其制备方法

技术领域

本发明属于半导体设计及制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

芯片制作过程中，硅衬底(Si Substrate)作为制作芯片的载体，随着芯片层数的增加，需要用到更多的介质薄膜，例如TEOS(四乙氧基硅烷)、SIN(氮化硅)、POLY(多晶硅)。比如3D NAND中的SS(台阶区域)、CH(沟道孔结构)以及GL Area(栅极缝隙区域)等，需要填充更多的介质，于此同时需要薄膜结构会变得会长复杂。加上工艺过程中的热处理之后，薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆形变，最终导致晶圆发生变形(arcing)或者无法在机台中进行工艺制程，这是因为每一个机台对晶圆弯曲(Wafer bow)有限制(Limitation)。

随着3D NAND层数的增加，接触孔CT需要蚀刻的深度越来越深，对于CT蚀刻的工艺要求越来越苛刻，尤其是如何保证台阶区CT可以稳稳的落在指定台阶上，而不会Punch(穿透)，刻蚀击穿后，会导致不同层World Line Bridge(字线桥接)。目前通常的工艺做法是在台阶区形成大头，通过加厚Stop Layer(刻蚀停止层)，降低刻蚀时刻穿的风险。此外，目前的台阶，对于Floating CT(台阶接触孔)大多最多只能做两个分区。可以是台阶区位于两个核心区中间，构成三明治结构，还可以是两个台阶区分别位于核心区两侧构成三明治结构，这对接触孔CT的刻蚀以及应力的作用等都产生了限制。

因此，如何提出一种三维存储器结构及其制备方法以解决现有技术的上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中台阶区域分区受限以及应力难以有效分散等问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底；

于所述半导体衬底上形成叠层结构，所述叠层结构包括相邻的核心区域及台阶区域；

对所述台阶区域进行刻蚀，以形成N个子台阶区，且各所述子台阶区环绕一台阶中心布置，其中，对于每一所述子台阶区，形成若干个不同级数的台阶，N个所述子台阶区形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；

其中，所述台阶区域还形成有桥接区，实现各所述子台阶区与所述核心区域的电连接。

可选地，所述台阶区域刻蚀包括：

对所述台阶区域进行第一刻蚀，以形成相对的第一子台阶区及第二子台阶区；

对所述台阶区域进行第二刻蚀，以形成相对的第三子台阶区及第四子台阶区，所述第三子台阶区和所述第四子台阶区分别对应位于所述第一子台阶区和第二子台阶区同侧；

重复上一步刻蚀步骤，直至形成第N-1个所述子台阶区；

对所述台阶区域进行第(N+1)/2刻蚀，以形成第N子台阶区，且与所述第N子台阶区相对的所述台阶区域构成所述桥接区，其中N为奇数；以及

对所述第N子台阶区一侧的所有所述子台阶区进行共刻蚀，以得到所述M级数台阶。

可选地，进行所述共刻蚀之前，每一刻蚀步骤刻蚀的台阶级数依次递增；进行所述共刻蚀时，进行刻蚀的区域为与所述第N子台阶区相邻的子台阶区中级数相差较大者的一侧，以形成递变环形子台阶区。

可选地，进行所述共刻蚀之后还包括修饰刻蚀，所述修饰刻蚀的步骤包括：对每一所述子台阶区的所述叠层结构进行刻蚀，以形成台阶级数自上而下递增的台阶，且不同所述子台阶区中台阶的台阶级数均不同，经过所述修饰刻蚀后得到所述M级数台阶。

可选地，对于每一所述子台阶区，台阶级数自上而下递增；所述核心区域环绕所述台阶区域设置。

可选地，所述台阶区域中还形成有中心连接区，所述中心连接区构成所述台阶中心，各所述子台阶区通过所述中心连接区与所述桥接区电连接，以实现各台阶与所述核心区域的电连接。

可选地，所述中心连接区的横截面形状为圆形，各所述子台阶区的横截面形状为扇形，所述桥接区的横截面形状为扇形，所述桥接区和所述子台阶区共同环绕所述中心连接区布置。

可选地，所述制备方法还包括在相邻的所述子台阶区之间以及所述子台阶区与所述桥接区之间形成栅极缝隙的步骤。

本发明还提供一种三维存储器结构，其中，所述三维存储器结构优选采用本发明的制备方法制备得到，当然，还可以采用其他方法制备。所述三维存储器结构包括：

半导体衬底；

形成在所述半导体衬底上的叠层结构，所述叠层结构包括相邻的核心区域及台阶；

形成在所述台阶区域中的N个子台阶区，且各所述子台阶区环绕一台阶中心布置，其中，对于每一所述子台阶区，形成若干个不同级数的台阶，N个所述子台阶区形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；以及

形成在所述台阶区域中的桥接区，实现各所述子台阶区与所述核心区域的电连接。

可选地，不同所述子台阶区中台阶的台阶级数均不同，各所述子台阶区为递变环形子台阶区。

可选地，对于每一所述子台阶区，台阶级数自上而下递增；所述核心区域环绕所述台阶区域设置。

可选地，所述台阶区域中还形成有中心连接区，所述中心连接区构成所述台阶中心，各所述子台阶区通过所述中心连接区与所述桥接区电连接，以实现各台阶与所述核心区域的电连接。

可选地，所述台阶中心的横截面形状为圆形，各所述子台阶区的横截面形状为扇形，所述桥接区的横截面形状为扇形，所述桥接区和所述子台阶区共同环绕所述台阶中心布置，且各所述子台阶区通过所述台阶中心与所述桥接区电连接，以实现与所述核心区域的电连接。

可选地，相邻的所述子台阶区之间以及所述子台阶区与所述桥接区之间形成有栅极缝隙。

如上所述，本发明的三维存储器结构及其制备方法，可以将台阶区域做成至少三个分区的台阶，且台阶可以做成圆形台阶，在每一圈台阶上对应不同的分区，利用台阶的设计在不同的分区做Floating CT(台阶接触孔)；通过绕台阶中心环绕布置的子台阶区，有利于应力分散；另外，还可以在台阶刻蚀中有效形成桥结区实现台阶区域与核心区域的电连接。

附图说明

图1显示为本发明的三维存储器结构制备工艺流程图。

图2显示为本发明的三维存储结构制备中形成叠层结构的示意图。

图3显示为本发明的三维存储结构制备后子台阶区域的分布示意图。

图4显示为本发明一示例的三维存储结构制备中进行第一刻蚀后的示意图。

图5显示为图4所示示例中进行第二刻蚀后的示意图。

图6显示为图4所示示例中形成第五子台阶区和桥接区的示意图。

图7显示为图4所示示例中进行共刻蚀后形成掩膜层的结构示意图。

图8显示为图4所示示例中进行共刻蚀后的结构示意图。

图9显示为图4所示示例中经过修饰刻蚀形成所需要级数台阶的电镜示意图。

元件标号说明

100 叠层结构

100a 介质层

100b 牺牲层

101 核心区域

102 台阶区域

102a 子台阶区

103 第一子台阶区

104 第二子台阶区

105 第三子台阶区

106 第四子台阶区

107 第五子台阶区

108 桥接区

109 共刻蚀后第一子台阶区

200 半导体衬底

300 共刻蚀掩膜板

301 共刻蚀窗口

S1-S3 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种三维存储器结构的制备方法，所述制备方法包括如下步骤：

S1，提供半导体衬底；

S2，于所述半导体衬底上形成叠层结构，所述叠层结构包括相邻的核心区域及台阶区域；

S3，对所述台阶区域进行刻蚀，以形成N个子台阶区，且各所述子台阶区环绕一台阶中心布置，其中，对于每一所述子台阶区，形成若干个不同级数的台阶，N个所述子台阶区形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；

其中，所述台阶区域还形成有桥接区，实现各所述子台阶区与所述核心区域的电连接。

下面将结合具体实施例详细说明本发明的三维存储器结构的制备方法。需要说明的是，上述顺序并不严格代表本发明所保护的三维存储器结构的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变，图1仅示出了一种示例中的三维存储器结构的制备步骤。

参见图1-16所示，本发明提供了一种三维存储器结构的制备方法，其中，基于本发明的方案，可以将台阶做成圆形台阶，在每一圈台阶上做不同的分区，利用台阶的设计在不同的分区做台阶接触孔，能做多个分区的台阶和台阶接触孔。另外，由放在平面(例如，核心区域存储结构)两边或者平面中间的斜坡状台阶变成放在平面中间圆形台阶，有利于分散应力，结构更加稳定，应力更好控制。

首先，如图1中的S1及图2所示，提供半导体衬底200。

具体的，所述半导体衬底200包括但不限于硅衬底。可以根据器件的实际需求进行选择，所述半导体衬底200可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底200还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底200还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底200例如可以选用单晶硅晶圆。另外，所述半导体衬底200可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底200中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等。另外，所述半导体衬底200上还可以形成有其他材料层，如隔离层201及辅助功能层202等，依据实际设计。

接着，如图1中的S2及图2-3所示，于所述半导体衬底200上形成叠层结构100，在平行于所述半导体衬底200的表面所在的平面内，所述叠层结构100包括相邻的核心区域101及台阶区域102。其中，所述核心区域101中形成有垂直沟道结构(图中未示出)。

在一示例中，在垂直于所述半导体衬底200的表面的方向上，所述叠层结构100包括交替叠置的牺牲层100b与介质层100a。具体的，所述介质层100a的材料包括但不限于氧化硅，所述牺牲层100b的材料包括但不限于氮化硅。可选地，所述介质层与所述牺牲层在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述介质层几乎不被去除。其中，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述叠层结构100。

另外，所述叠层结构100后续刻蚀形成为台阶堆叠结构，其中，在一示例中，所述叠层结构100中相邻的所述介质层及所述牺牲层构成一个叠层单元，一个所述叠层单元后续形成一个台阶面，从而所述叠层结构100包括若干个叠层单元，对应形成若干个台阶面。可选地，各所述介质层作为各个台阶面的表面。所述叠层结构100中的所述介质层及所述牺牲层的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构100中的所述介质层及所述牺牲层的层数及厚度可以根据实际需要进行设定，此处不做限定。

另外，在一示例中，将所述台阶区域102设置在所述核心区域101中间，所述核心区域101环绕所述台阶区域102设置；进一步可选地，台阶区域102的横截面形状为圆形，核心区域101包围所述台阶区域102。所述核心区域中形成有穿插在所述叠层结构中的垂直沟道结构(图中未示出)，用于数据的存储；所述台阶区域用于通过形成在该区域的连接柱结构与对应台阶处的核心区域的栅极层(基于牺牲层形成)连接，栅极层与垂直沟道结构电连接，连接柱结构另一端通过后道工序互连层连接，用于将栅极层引出。在一示例中，所述核心区域中形成有沟道孔，该沟道孔依次贯穿所述栅极堆叠结构并暴露出所述半导体衬底，在所述沟道孔中形成有所述垂直沟道结构，下方形成有外延多晶硅层，所述外延多晶硅层位于所述沟道孔的底部，所述垂直沟道结构包括沿径向由外向内依次设置的功能侧壁和沟道层，所述沟道层的底部与所述外延多晶硅层电性连接。所述垂直沟道结构包括沟道层和位于所述沟道层外侧的功能结构层。

其中，所述沟道层作为电性导通信道，所述功能结构层作为存储从沟道层注入的电荷的数据存储层，在一示例中，所述功能结构层包括阻挡层、电荷捕获层及隧穿层，其中，所述阻挡层位于器件沟道结构的沟道孔的侧壁表面，所述电荷捕获层位于所述阻挡层的表面，所述隧穿层位于所述电荷捕获层的表面，所述沟道层位于所述隧穿层的表面。所述阻挡层的材质包括但不限于二氧化硅，所述电荷捕获层的材质包括但不限氮化硅，所述隧穿层的材质包括但不限于二氧化硅，从而所述功能侧壁具有ONO结构，所述沟道层的材质包括但不限于多晶硅，如可以是p型掺杂的多晶硅。所述垂直沟道结构的所述沟道层表面还可以填充有填孔绝缘层，可选地，所述填孔绝缘层中还形成有间隙腔，可以缓解应力。

最后，如图1中的S3及图2-12所示，对所述台阶区域102进行刻蚀，以形成N个子台阶区102a，且各所述子台阶区102a环绕一台阶中心112布置，其中，对于每一所述子台阶区102a，形成若干个不同级数的台阶，N个所述子台阶区102a形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；其中，所述台阶区域102还形成有桥接区(GW)108，实现各所述子台阶区102a与所述核心区域101的电连接，其中，图2中未示出所述桥接区108，所述桥接区108的位置可参见图9所示。在一示例中，对于每一所述子台阶区，台阶级数自上而下递增，也就是说，在一个所述子台阶区内部，各个台阶的级数是依次变化的，从上到下依次递增，当然，在其他示例中，也可以是每一台阶的级数按照实际需求设定。在一示例中，通过本发明的方案得到了不同子台阶分区且可以使得各子台阶区顶层级数不同，同时，每个台阶对应的级数也均不相同，即，一个台阶对应一个级数，各子台阶区一共得到M个台阶的台阶结构，即为所述M级数台阶。在一示例中，可以认为前述一个所述叠层单元构成一个级数的台阶。也就是说，N个子台阶区中的台阶分别对应于叠层结构的不同的垂直高度，多个台阶接触孔分别形成在N个子台阶区，不同台阶接触孔分散在不同的子台阶区中，也进一步有利于应力的分散。

具体的，通过该步工艺，对所述台阶区域102进行刻蚀，以得到需要数目的台阶。可以将台阶区域做成至少三个分区的子台阶区102a，且各所述子台阶区102a环绕一台阶中心112布置，从而可以灵活地在不同分区上制作台阶接触孔。进一步，台阶区域设计构成圆形或类似圆形结构，进一步可选地，可以将台阶区域102的横截面形状为圆形，核心区域101包围所述台阶区域102，中间圆形台阶的设计可以有效的分散应力。

作为示例，参见图2所示，所述台阶区域102中还形成有中心连接区112，所述中心连接区112构成所述台阶中心，各所述子台阶区通过所述中心连接区112与所述桥接区电连接，参见图9所示，以实现各台阶与所述核心区域101的电连接。

作为示例，所述中心连接区112的横截面形状为圆形，各所述子台阶区102a的横截面形状为扇形，所述桥接区108的横截面形状为扇形，所述桥接区108和所述子台阶区102a共同环绕所述中心连接区112布置。在进一步示例中，所述桥接区108、各所述子台阶区102a的尺寸大小相同。所述桥接区108、各所述子台阶区102a、所述中心连接区112共同围成圆形。本领域技术人员可理解的是，这里的扇形并非严格意义扇形，由于中心部分已经被所述中心连接区占据，所述对于圆形的台阶区来说，中心连接区外的区域分割成子台阶区和桥接区。

如图4-9所示，下面以形成五个子台阶区为例对本发明刻蚀形成台阶的方案进行说明，另外，需要说明的是，图中仅示出了台阶刻蚀过程的示意，未示出中心连接区、栅极缝隙等结构，其具体结构布局是本领域技术人员依据实际工艺可以理解的。

首先，如图4所示，对所述台阶区域102进行第一刻蚀，以形成相对的第一子台阶区103及第二子台阶区104。其中，相对可以是指，两个子台阶区形状相同，关于过台阶区域中心的一参考直线呈轴对称设置，且这两个子台阶区的轴线共直线，二者的轴线与所述参考直线垂直设置。基于上述设置可以方便刻蚀，简化台阶的制备工艺。当然，本领域技术人员可以理解的是，在不影响工艺的基础上也允许存在一定偏差。例如，第一子台阶区103及第二子台阶区104均呈扇形，二者具有相同的中心，也即圆形的所述台阶区域的中心，所述第一子台阶区103及所述第二子台阶区104关于过该中心的某一参考直线呈对称设置，进一步，所述第一子台阶区103及所述第二子台阶区104的轴线均与所述参考直线垂直。在一示例中，该步骤基于同一掩膜板同一工艺定义出两个子台阶区。接着，如图5所示，对所述台阶区域102进行第二刻蚀，以形成相对的第三子台阶区105及第四子台阶区106，其中，所述第三子台阶区105和所述第四子台阶区106分别对应位于所述第一子台阶区103和第二子台阶区104同侧。此时形成了四个初始子台阶分区。

也就是说，所述第三子台阶区105位于所述第一子台阶区103逆时针旋转的一侧，所述第四子台阶区106也同样位于所述第二子台阶区104逆时针旋转的一侧。当然，还可以是其他的子台阶区的布局。在一示例中，所述第三子台阶区105和所述第四子台阶区106基于同一工艺步骤同时制备。所述第三子台阶区105与所述第一子台阶区103的逆时针一侧相邻接，所述第四子台阶区106与所述第二子台阶区104的逆时针一侧相邻接。

接着，如图6所示，对剩余部分的所述台阶区域102进行第三刻蚀，形成第五子台阶区107，且与所述第五子台阶区107相对的所述台阶区域构成所述桥接区108。通过该步骤定义出了最后一个子台阶区，并形成了用于与核心区器件进行电连接的所述桥接区108。

最后，如图7所示，对所述第五子台阶区107一侧的所有所述子台阶区进行共刻蚀，以得到所述M级数台阶。通过这一步骤的刻蚀可以调整每一子台阶区的最上层处于不同的位置，即是的各个子台阶区的顶层台阶的级数各不相同，进而可以得到需要数目的台阶。

该示例中，对所述第一子台阶区103和所述第三子台阶区105进行共刻蚀，形成共刻蚀后第一子台阶区109和共刻蚀后第三子台阶区110，其中，共刻蚀工艺可以基于共刻蚀掩膜板300进行，其形成有显露需要刻蚀区域的共刻蚀窗口301。从而在形成的所述第二子台阶区104、所述第四子台阶区106、所述第五子台阶区107、所述共刻蚀后第一子台阶区109以及所述共刻蚀后第三子台阶区110的基础上进行刻蚀，以形成需要级数的台阶，参见图9所示。这里本领域技术人员可以理解的是，在初始形成的第一子台阶区和第三子台阶区并非最终结构的台阶，是进行共刻蚀后的结构作为最后台阶结构中的子台阶区。

例如，在一示例中，进行第一刻蚀后刻蚀掉一个叠层单元，形成第一子台阶区103和第二子台阶区104，所述叠层单元包括一层牺牲层和一层介质层；接着同侧逆时针进行第二刻蚀后刻蚀掉两个叠层单元，形成第三子台阶区105和第四子台阶区106；接着进行刻蚀，刻蚀掉三个叠层单元形成第五子台阶区107；进一步，对第一子台阶区103和第三子台阶区105进行共刻蚀，刻蚀掉三个叠层单元，从而得到共刻蚀后第一子台阶区109，具有四个叠层单元的刻蚀深度，同时，得到共刻蚀后第三子台阶区110，具有五个叠层单元的刻蚀深度。也就是说，通过本发明的方案得到了不同子台阶分区且可以使得各子台阶区顶层级数不同。在进一步示例中，对于具有5个子台阶区的设计而言，对每一子台阶区的叠层结构进行刻蚀形成3个级数的台阶，得到所述M级数台阶为具有15级数的台阶，即具有15个台阶面的台阶。

其中，对于其他数量的子台阶区的台阶区域的设计，可以参照上述五个子台阶区的方案进行设计。对于N为奇数的台阶区域，对所述台阶区域进行第(N+1)/2刻蚀，以形成第N子台阶区，且与所述第N子台阶区相对的所述台阶区域构成所述桥接区。当然，在另一示例中，当N为偶数时，对所述台阶区域进行第N/2刻蚀，以形成第N子台阶区，该示例中，可以在经过N/2次刻蚀之后，形成两部分相对的桥接区，从而可以介于这两部分桥接区对各个台阶进行灵活引出。

作为示例，进行所述共刻蚀之前，每一刻蚀步骤刻蚀的台阶级数依次递增；进行所述共刻蚀时，进行刻蚀的区域为与所述第N子台阶区相邻的子台阶区中级数相差较大者的一侧，例如，在上述形成五个子台阶分区的示例中，选择共刻蚀所述第一子台阶区和所述第三子台阶区，而不是所述第二子台阶区和第四子台阶区。其中，这里“刻蚀的台阶级数依次递增”是指刻蚀的深度逐渐增加，也就刻蚀掉的叠层单元的个数逐渐增加。以利于形成递变环形子台阶区，这里的递变可以理解为每一台阶区的顶层台阶级数递变，也就台阶高度递变。

作为示例，进行所述共刻蚀之后还包括修饰刻蚀，所述修饰刻蚀的步骤包括：对每一所述子台阶区的所述叠层结构进行刻蚀，以形成台阶级数自上而下递增的台阶，其中，这里自上而下递增是指台阶的高度越来越低，如，顶层台阶为一级台阶，则下面的台阶为二级台阶。且不同所述子台阶区中台阶的台阶级数均不同，经过所述修饰刻蚀后得到所述M级数台阶。

作为示例，参见图3和图9所示，所述制备方法还包括在相邻的所述子台阶区之间以及所述子台阶区与所述桥接区之间形成栅极缝隙103的步骤。可以采用现有工艺制备。

在一具体示例中，还包括进行刻蚀-修饰(etch-trim)形成在各子台阶区刻蚀形成台阶的步骤，修饰刻蚀工艺可以采用现有的刻蚀工艺进行。在一示例中，基于对掩膜板的修饰形成台阶，例如，先刻蚀掉外层台阶对应的部分叠层结构，再对掩膜板进行修饰，向内刻蚀掉台阶对应的部分叠层结构，同时上一步刻蚀掉的位置进一步被刻蚀，经过上述刻蚀-修饰的步骤，得到台阶。上述工艺均可使用现有的修饰刻蚀工艺。在一示例中，本发明台阶区结构形成时自外圈向内逐步修饰掩膜板，对各子台阶区进行修饰刻蚀，以得到需要级数的台阶。在一示例中，可以是对相对的扇形的子台阶区进行不同级数台阶的形成。

另外，还包括在对应的台阶上制备连接柱结构的步骤，以与对应的台阶进行电性连接。本发明还提供一种三维存储器结构，所述三维存储器结构优选采用本发明的制备方法制备得到，当然，还可以采用其他方法制备。所述三维存储器结构中的各个结构的分布设计可以参考本发明在三维存储器制备方法中的描述，在此不再赘述。所述三维存储器结构包括：

半导体衬底200；

形成在所述半导体衬底200上的叠层结构100，所述叠层结构包括核心区域101及台阶区域102，所述核心区域101中形成有垂直沟道结构；这里，所述叠层结构可以是经过对在制备方法中提到的牺牲层和介质层进行处理后得到的材料层，本领域依据实际工艺可以理解。

形成在所述台阶区域中的N个子台阶区102a，且各所述子台阶区102a环绕一台阶中心布置，其中，对于每一所述子台阶区，台阶级数自上而下递增，N个所述子台阶区形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；以及

形成在所述台阶区域102中的桥接区108，实现各所述子台阶区102a与所述核心区域101的电连接。

作为示例，不同所述子台阶区102a中台阶的台阶级数均不同，各所述子台阶区102a为递变环形子台阶区。

作为示例，各台阶上部形成有台阶连接区域，连接柱结构实现与所述核心区域的电连接。

作为示例，所述台阶区域中还形成有中心连接区112，所述中心连接区112构成所述台阶中心，各所述子台阶区102a通过所述中心连接区112与所述桥接区108电连接，以实现各台阶与所述核心区域101的电连接。

作为示例，所述台阶中心的横截面形状为圆形，各所述子台阶区的横截面形状为扇形，所述桥接区的横截面形状为扇形，所述桥接区和所述子台阶区共同环绕所述台阶中心布置，且各所述子台阶区通过所述台阶中心与所述桥接区电连接，以实现与所述核心区域的电连接。

作为示例，相邻的所述子台阶区102a之间以及所述子台阶区102a与所述桥接区108之间形成有栅极缝隙111。

综上所述，本发明的三维存储器结构及其制备方法，可以将台阶区域做成至少三个分区的台阶，且台阶可以做成圆形台阶，在每一圈台阶上对应不同的分区，利用台阶的设计在不同的分区做台阶接触孔；通过绕台阶中心环绕布置的子台阶区，有利于应力分散；另外，还可以在台阶刻蚀中有效形成桥结区实现台阶区域与核心区域的电连接。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种三维存储器结构的制备方法，其特征在于，所述制备方法包括如下步骤：

提供半导体衬底；

于所述半导体衬底上形成叠层结构，所述叠层结构包括相邻的核心区域及台阶区域；

对所述台阶区域进行刻蚀，以形成N个子台阶区，且各所述子台阶区环绕一台阶中心布置，其中，对于每一所述子台阶区，形成若干个不同级数的台阶，N个所述子台阶区形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；

其中，所述台阶区域中还形成有中心连接区和桥接区，所述中心连接区构成所述台阶中心，所述桥接区和所述子台阶区共同环绕所述中心连接区布置，所述桥接区实现各所述子台阶区与所述核心区域的电连接。

2.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，刻蚀所述台阶区域包括：

对所述台阶区域进行第一刻蚀，以形成相对的第一子台阶区及第二子台阶区；

对所述台阶区域进行第二刻蚀，以形成相对的第三子台阶区及第四子台阶区，所述第三子台阶区和所述第四子台阶区分别对应位于所述第一子台阶区和第二子台阶区同侧；

重复上一步刻蚀步骤，直至形成第N-1个所述子台阶区；

对所述台阶区域进行第(N+1)/2刻蚀，以形成第N子台阶区，且与所述第N子台阶区相对的所述台阶区域构成所述桥接区，其中N为奇数；以及

对所述第N子台阶区一侧的所有所述子台阶区进行共刻蚀，以得到所述M级数台阶。

3.根据权利要求2所述的三维存储器结构的制备方法，其特征在于，进行所述共刻蚀之前，每一刻蚀步骤刻蚀的台阶级数依次递增；进行所述共刻蚀时，进行刻蚀的区域为与所述第N子台阶区相邻的子台阶区中，与所述第N子台阶区的级数相差较大者的一侧，以形成递变环形子台阶区。

4.根据权利要求2所述的三维存储器结构的制备方法，其特征在于，进行所述共刻蚀之后还包括修饰刻蚀，所述修饰刻蚀的步骤包括：对每一所述子台阶区的所述叠层结构进行刻蚀，以形成台阶级数自上而下递增的台阶，且不同所述子台阶区中台阶的台阶级数均不同，经过所述修饰刻蚀后得到所述M级数台阶。

5.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，对于每一所述子台阶区，台阶级数自上而下递增；所述核心区域环绕所述台阶区域设置。

6.根据权利要求1-5中任意一项所述的三维存储器结构的制备方法，其特征在于，各所述子台阶区通过所述中心连接区与所述桥接区电连接，以实现各台阶与所述核心区域的电连接。

7.根据权利要求6所述的三维存储器结构的制备方法，其特征在于，所述中心连接区的横截面形状为圆形，各所述子台阶区的横截面形状为扇形，所述桥接区的横截面形状为扇形，所述桥接区和所述子台阶区共同环绕所述中心连接区布置。

8.根据权利要求6所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括在相邻的所述子台阶区之间以及所述子台阶区与所述桥接区之间形成栅极缝隙的步骤。

9.一种三维存储器结构，其特征在于，所述三维存储器结构包括：

半导体衬底；

形成在所述半导体衬底上的叠层结构，所述叠层结构包括相邻的核心区域及台阶区域；

形成在所述台阶区域中的N个子台阶区，且各所述子台阶区环绕一台阶中心布置，其中，对于每一所述子台阶区，形成若干个不同级数的台阶，N个所述子台阶区形成M级数台阶，N为大于等于3的整数，M为大于等于3的整数；以及

形成在所述台阶区域中的中心连接区和桥接区，所述中心连接区构成所述台阶中心，所述桥接区和所述子台阶区共同环绕所述中心连接区布置，所述桥接区实现各所述子台阶区与所述核心区域的电连接。

10.根据权利要求9所述的三维存储器结构，其特征在于，不同所述子台阶区中台阶的台阶级数均不同，各所述子台阶区为递变环形子台阶区。

11.根据权利要求9所述的三维存储器结构，其特征在于，对于每一所述子台阶区，台阶级数自上而下递增；所述核心区域环绕所述台阶区域设置。

12.根据权利要求9-11中任意一项所述的三维存储器结构，其特征在于，各所述子台阶区通过所述中心连接区与所述桥接区电连接，以实现各台阶与所述核心区域的电连接。

13.根据权利要求12所述的三维存储器结构，其特征在于，所述台阶中心的横截面形状为圆形，各所述子台阶区的横截面形状为扇形，所述桥接区的横截面形状为扇形，所述桥接区和所述子台阶区共同环绕所述台阶中心布置，且各所述子台阶区通过所述台阶中心与所述桥接区电连接，以实现与所述核心区域的电连接。

14.根据权利要求12所述的三维存储器结构，其特征在于，相邻的所述子台阶区之间以及所述子台阶区与所述桥接区之间形成有栅极缝隙。

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