JP2013222755A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】単位トランジスタを並列に接続させた２つの並列トランジスタを有し、２つの並列トランジスタを直列に接続させた半導体装置において、単位トランジスタの電流値の整数倍ではない、所望の電流値を得る。
【解決手段】第1の並列トランジスタは、Ｍ個（Ｍは２以上の整数である）のトランジスタＡと、Ｍ個のトランジスタＡのピラー上部拡散層に共通して電気的に接続された第1の配線と、を有する。第２の並列トランジスタは、Ｎ個（Ｎは１以上の整数であり、Ｍとは異なる）のトランジスタＢと、Ｎ個のトランジスタＢのピラー上部拡散層に共通して電気的に接続された第２の配線と、を有する。Ｍ個のトランジスタＡおよびＮ個のトランジスタＢのピラー下部拡散層は互いに電気的に接続され、Ｍ／Ｎは０．５以上である。
【選択図】図１Ａ

Description

本発明は、半導体装置およびその製造方法に関する。

従来から、半導体基板上に垂直に突出したシリコンピラーを有し、その上下方向に電流が流れる縦型トランジスタが用いられている。縦型トランジスタのピラー径は、完全空乏化が可能な太さにすることが必要となる。また、ピラー高さは主にソース・ドレイン間の耐圧で決まる。縦型トランジスタが２種類以上の電圧に対応する場合は、主要電圧に応じてピラー高さは決まる。

特許文献１（特開２００９−０８８１３４号公報）には、縦型トランジスタを直列に接続した高耐圧トランジスタが開示されている。

特許文献２（特開２００９−０８１３８９号公報）には、縦型トランジスタを並列に接続した大電流に対応可能なトランジスタが開示されている。

特許文献１に開示されているように、縦型トランジスタを高耐圧とするためには、複数の縦型トランジスタを直列に接続する。また、特許文献２に開示されているように、トランジスタ特性を維持しつつ、高い電流駆動能力とするためには、縦型トランジスタを構成しているシリコンピラーを細く分割して、さらにそれらの複数のシリコンピラーを並列に接続する。従って、高耐圧であるとともに、高い電流駆動能力を備えるためには、並列接続とした２つの縦型トランジスタ群を直列に接続するのが有利である。

図４は、各シリコンピラーが同一の断面積（径）を有し、並列に接続された３つのトランジスタからなる縦型トランジスタ群どうしを、直列に接続させた例を示す図である。図４に示すように、活性領域Ａに配置された第１、第２、第３の単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）は、シリコンピラー５Ａ₁、５Ａ₂、５Ａ₃の上端部に位置するピラー上部拡散層（図示していない）およびシリコンプラグ１９とメタルコンタクトプラグ３０Ａを介してメタル配線３３に並列に接続されて第１の並列トランジスタ２２を構成している。また、活性領域Ａに配置された第４、第５、第６の単位トランジスタ（５０Ｂ₁、５０Ｂ₂、５０Ｂ₃）は、シリコンピラー５Ｂ₁、５Ｂ₂、５Ｂ₃の上端部に位置するピラー上部拡散層（図示していない）およびコシリコンプラグ１９とメタルコンタクトプラグ３０Ｂを介してメタル配線３４に並列に接続されて第２の並列トランジスタ２３を構成している。６つの単位トランジスタ５０Ａ₁乃至５０Ａ₃、５０Ｂ₁乃至５０Ｂ₃にはゲート絶縁膜（図示していない）を介して、共通した１つの図示しないゲート電極が設けられている。このゲート電極は、活性領域Ａと素子分離となるＳＴＩ２に跨がって形成された複合ピラー６の側面も覆うように形成されている。ＳＴＩ２上に位置するゲート電極には、コンタクトプラグ４１に接続されており、コンタクトプラグ４１は更にゲート吊り配線４２が接続されている。

シリコンピラー５Ａ₁、５Ａ₂、５Ａ₃、５Ｂ₁、５Ｂ₂、５Ｂ₃の下端部に位置するピラー下部拡散層（図示していない）は、６つのシリコンピラー同士を電気的に接続しており、６つの単位トランジスタ５０Ａ₁乃至５０Ａ₃、５０Ｂ₁乃至５０Ｂ₃に共通の拡散層を構成する。このピラー下部拡散層により、第１と第２の並列トランジスタは直列に接続される。

特開２００９−０８８１３４号公報 特開２００９−０８１３８９号公報

図４では、断面積（径）の等しいシリコンピラーを有する縦型トランジスタを用いて、一方の縦型トランジスタ群を構成している縦型トランジスタの個数と、他方の縦型トランジスタ群を構成している縦型トランジスタの個数を同じにした状態で、２つの縦型トランジスタ群を直列に接続させる。この場合、得られる電流値は、縦型トランジスタ群として並列接続させた縦型トランジスタの個数に応じた整数倍となってしまうので、整数倍の中間の値となるような所望の電流値を得られないという問題があった。

一方、チャネルとなるシリコンピラーの断面積すなわち径の異なるシリコンピラーを組み合わせて、互いに同数のトランジスタからなる縦型トランジスタ群を直列に接続すると、任意の電流値を得ることができる。しかし、制限された領域に径の異なるシリコンピラーを複数配置して形成する場合、マスクパターンを形成するリソグラフィ工程における光近接効果の影響により制御された正確なマスクパターンを形成することが極めて困難となる。結果的に、所定の径を有する個々のシリコンピラーを形成することが困難となり、半導体装置全体としての特性がばらつく問題が発生する。

一実施形態は、
活性領域と、
前記活性領域に配置されたシリコンピラーＡと、各々のシリコンピラーＡの上端部に形成されたピラー上部拡散層と、各々のシリコンピラーＡの下端部に形成されたピラー下部拡散層と、を有するＭ個（Ｍは２以上の整数である）のトランジスタＡと、
前記Ｍ個のトランジスタＡと、前記Ｍ個のトランジスタＡのピラー上部拡散層に共通して電気的に接続された第1の配線と、を有する第1の並列トランジスタと、
前記活性領域に配置されたシリコンピラーＢと、各々のシリコンピラーＢの上端部に形成されたピラー上部拡散層と、各々のシリコンピラーＢの下端部に形成されたピラー下部拡散層と、を有するＮ個（Ｎは１以上の整数であり、Ｍとは異なる）のトランジスタＢと、
前記Ｎ個のトランジスタＢと、前記Ｎ個のトランジスタＢのピラー上部拡散層に共通して電気的に接続された第２の配線と、を有する第２の並列トランジスタと、
を有し、
前記Ｍ個のトランジスタＡおよびＮ個のトランジスタＢのピラー下部拡散層は互いに電気的に接続され、
Ｍ／Ｎは０．５以上であることを特徴とする半導体装置に関する。

他の実施形態は、
並列に接続されたＭ個（Ｍは２以上の整数である）の縦型のトランジスタＡを有する第1の並列トランジスタと、
並列に接続されたＮ個（Ｎは１以上の整数であり、Ｍとは異なる）の縦型のトランジスタＢを有する第２の並列トランジスタと、
を有し、
前記第1の並列トランジスタと、前記第２の並列トランジスタは直列に接続され、
Ｍ／Ｎは０．５以上であることを特徴とする半導体装置に関する。

他の実施形態は、
活性領域内に、Ｍ個（Ｍは２以上の整数である）のシリコンピラーＡと、Ｎ個（ＮはＭとは異なる１以上の整数であり、Ｍ／Ｎは０．５以上である）のシリコンピラーＢと、を形成する工程と、
前記シリコンピラーＡおよびＢの下端部に、互いに電気的に接続されるようにピラー下部拡散層を形成する工程と、
前記シリコンピラーＡおよびＢの側面上にゲート絶縁膜を形成する工程と、
前記シリコンピラーＡおよびＢの側面を覆うようにゲート電極を形成する工程と、
前記シリコンピラーＡおよびＢの上端部に、それぞれピラー上部拡散層を形成する工程と、
前記ピラー上部拡散層を介して前記Ｍ個のシリコンピラーＡに共通して電気的に接続されるように第1の配線と、前記ピラー上部拡散層を介して前記Ｎ個のシリコンピラーＢに共通して電気的に接続されるように第２の配線と、を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。

単位トランジスタを並列に接続させた２つの並列トランジスタを有し、２つの並列トランジスタを直列に接続させた半導体装置において、単位トランジスタの電流値の整数倍ではない、所望の電流値を得ることができる。

第１実施例の半導体装置を表す平面図である。 図１Ａの半導体装置のＸ１−Ｘ１’方向の断面図である。 図１Ａの半導体装置のＹ１−Ｙ１’方向の断面図である。 第２実施例の半導体装置を表す平面図である。 第３実施例の半導体装置を表す平面図である。 従来の半導体装置を表す平面図である。 第１実施例の半導体装置の製造方法の一工程を表す平面図である。 図５ＡのＸ１−Ｘ１’方向の断面図である。 第１実施例の半導体装置の製造方法の一工程を表す平面図である。 図６ＡのＸ１−Ｘ１’方向の断面図である。 図６ＡのＹ１−Ｙ１’方向の断面図である。 第１実施例の半導体装置の製造方法の一工程を表す平面図である。 図７ＡのＸ１−Ｘ１’方向の断面図である。 図７ＡのＹ１−Ｙ１’方向の断面図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す平面図である。 図１０ＡのＸ１−Ｘ１’方向の断面図である。 図１０ＡのＹ１−Ｙ１’方向の断面図である。

本発明による半導体装置の一例では、Ｍ個（Ｍは２以上の整数である）の単位トランジスタを並列に接続させた第１の並列トランジスタ（第１の縦型トランジスタ群）と、Ｎ個（Ｎは１以上の整数である）の単位トランジスタを並列に接続させた第２の並列トランジスタ（第２の縦型トランジスタ群）を有する。第１と第２の縦型トランジスタ群は、直列に接続されている。ここで、ＮはＭと異なり、Ｍ／Ｎは０．５以上であるため、第１の縦型トランジスタ群と第２の縦型トランジスタ群を構成する各々の単位トランジスタの個数が不均等となる。この結果、これらの２つの縦型トランジスタ群によって増加させる電流値を、単位トランジスタの電流値の整数倍ではない、所望の値とすることができる。また、各縦型トランジスタ群を構成するシリコンピラーは同一の断面積（径）を有するように形成するため、リソグラフィ工程における光近接効果の影響を受けにくくなり、正確なシリコンピラーのパターンを形成することが可能となる。この結果、装置全体として特性が均一な半導体装置を提供することができる。

以下、添付図面を参照しながら、本発明の実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。

なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の主面に垂直な方向であり、Ｘ方向はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。

（第１実施例）
図１は、第１実施例の半導体装置の構造を示す模式図である。図１Ａは、第１実施例による半導体装置の平面図であり、図１Ｂは、図１ＡのＸ１−Ｘ１’方向における断面図、図１Ｃは、図１ＡのＹ１−Ｙ１’方向における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。

図１Ａに示すように、ＳＴＩ２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；素子分離領域）に囲まれた活性領域Ａには、第１のシリコンピラー５Ａ₁、第２のシリコンピラー５Ａ₂、第３のシリコンピラー５Ａ₃、第４のシリコンピラー５Ｂ₁、および第５のシリコンピラー５Ｂ₂からなる５つのシリコンピラーが設けられている。各々のシリコンピラーは、円形で構成されている。ここでは、直径を５０ｎｍとする。なお、各々のシリコンピラーの平面形状は、円形に限らず、矩形であっても良い。矩形の場合は、Ｘ方向の幅およびＹ方向の幅を同一として、５０ｎｍとする。

各々のシリコンピラーは、各単位トランジスタのチャネル部を構成するものである。すなわち、第１のシリコンピラー５Ａ₁、第２のシリコンピラー５Ａ₂、第３のシリコンピラー５Ａ₃、第４のシリコンピラー５Ｂ₁、および第５のシリコンピラー５Ｂ₂からなる５つのシリコンピラーは、第１の単位トランジスタ５０Ａ₁、第２の単位トランジスタ５０Ａ₂、第３の単位トランジスタ５０Ａ₃、第４の単位トランジスタ５０Ｂ₁、および第５の単位トランジスタ５０Ｂ₂からなる５つの単位トランジスタに各々対応している。各々の単位トランジスタは、縦型トランジスタを構成している。後述するように、５つの単位トランジスタは、２つの並列トランジスタ（縦型トランジスタ群）を構成している。すなわち、第１の単位トランジスタ５０Ａ₁乃至第３の単位トランジスタ５０Ａ₃が第１の並列トランジスタ（第１の縦型トランジスタ群）２２を構成しており、第４の単位トランジスタ５０Ｂ₁と第５の単位トランジスタ５０Ｂ₂が第２の並列トランジスタ（第２の縦型トランジスタ群）２３を構成している。なお、２つの並列トランジスタを構成する単位トランジスタの総数は、５個に限定されるのではなく、３個以上であれば良い。また、２つの並列トランジスタのうち、一方の並列トランジスタを構成する単位トランジスタの総数は、他方の並列トランジスタを構成する単位トランジスタの総数の５０％以上であるとともに、各々の並列トランジスタを構成する単位トランジスタが異なる個数であれば良い。また、上記の条件を満たす限り、第１および第２の並列トランジスタを構成する単位トランジスタはそれぞれ、偶数の個数から構成されても、奇数の個数から構成されても良い。

５つの単位トランジスタは、平面視で直線状となるように配置されている。すなわち、第１の単位トランジスタ５０Ａ₁乃至第３の単位トランジスタ５０Ａ₃と第４の単位トランジスタ５０Ｂ₁乃至第５の単位トランジスタ５０Ｂ₂からなる５つの単位トランジスタがＹ方向の同一線上に中心が位置し、その間隔が一定となるように配置される。ここでは、その間隔を３０ｎｍとしている。ここでの間隔とは、最も狭い場所の間隔を意味しており、今後は最狭間隔と称する。

各々の単位トランジスタを構成するシリコンピラーの直上には、シリコンプラグ１９とメタルコンタクトプラグ３０Ａ、３０Ｂが配置されている。各々の単位トランジスタと、シリコンプラグ１９及びメタルコンタクトプラグ３０Ａ、３０Ｂは、平面視において、同一領域内で互いに重なって配置されている。さらに、第１の単位トランジスタ５０Ａ₁乃至第３の単位トランジスタ５０Ａ₃におけるメタルコンタクトプラグ３０Ａの直上には、メタル配線（第１の配線）３３が配置されている。また、第４の単位トランジスタ５０Ｂ₁と第５の単位トランジスタ５０Ｂ₂におけるメタルコンタクトプラグ３０Ｂの直上には、メタル配線（第２の配線）３４が配置されている。メタル配線３３は、３つの単位トランジスタの配置に沿って直線状となるようにＹ方向へ延在して配置されている。同様に、メタル配線３４は、２つの単位トランジスタの配置に沿って直線状となるようにＹ方向へ延在して配置されている。メタル配線３３と３４はそれぞれ、メタルコンタクトプラグ３０Ａと３０Ｂを介して、各々のシリコンピラーの上方に形成され、各々の単位トランジスタを構成するピラー上部拡散層１６（図１Ｂ、Ｃ参照）と接続されており、各々の単位トランジスタへの給電配線となっている。このように、３つの単位トランジスタ（第１の単位トランジスタ５０Ａ₁乃至第３の単位トランジスタ５０Ａ₃）は、メタル配線（第１の配線）３３によって並列に接続されており、第１の並列トランジスタ（第１の縦型トランジスタ群）２２を構成している。同様に、２つの単位トランジスタ（第４の単位トランジスタ５０Ｂ₁と第５の単位トランジスタ５０Ｂ₂）は、メタル配線（第２の配線）３４によって並列に接続されており、第２の並列トランジスタ（第２の縦型トランジスタ群）２３を構成している。

第１のシリコンピラー５Ａ₁と第４のシリコンピラー５Ｂ₁に隣接するように、平面視で矩形状の複合ピラー６が一定の最狭間隔でＸ方向に配置されている。ここでは、各々のシリコンピラーとの最狭間隔を３０ｎｍとしている。なお、複合ピラー６は、活性領域Ａと素子分離領域２に跨る位置に配置され、活性領域Ａに位置するシリコンピラー６ＡとＳＴＩ２に位置する絶縁膜ピラー２Ａが合体することで構成されている。複合ピラー６の直上には、メタルコンタクトプラグ４１が配置されている。メタルコンタクトプラグ４１は、平面視において、絶縁膜ピラー２Ａと部分的に重なる位置に配置されており、ＸＹ方向において絶縁膜ピラー２Ａの外側のＳＴＩ２の領域に若干はみ出した構成となっている。なお、図１Ａでは、メタルコンタクトプラグ４１が絶縁膜ピラー２Ａに対してＸＹ方向にオフセットしているが、これに限るものではなく、シリコンピラー６Ａおよび活性領域Ａに接触しない範囲の任意の位置で、Ｘ方向あるいはＹ方向のいずれかにオフセットされても良い。

隣接する第１から第５のシリコンピラーの隙間と、第１のシリコンピラー５Ａ₁と複合ピラー６の隙間と、第４のシリコンピラー５Ｂ₁と複合ピラー６の隙間を覆って、各々のシリコンピラーと複合ピラー６の側面全体にゲート電極１１（図１Ｂ、Ｃ参照）が設けられている。上記のメタルコンタクトプラグ４１は、上記のはみ出した部分で複合ピラー６の側面に設けられたゲート電極１１と接続されている。ゲート電極１１の平面視の厚さ（図１ＢにおけるＸ方向の厚さ）は２０ｎｍとしている。

ゲート電極の厚さを２０ｎｍとしているので、前述のように３０ｎｍとした各々のシリコンピラー同士の最狭間隔は、ゲート電極１１の厚みの２倍以下となっている。第１のシリコンピラー５Ａ₁乃至第３のシリコンピラー５Ａ₃と第４のシリコンピラー５Ｂ₁乃至第５のシリコンピラー５Ｂ₂の側面に設けられた厚さ２０ｎｍのゲート電極１１は、各々のシリコンピラーの最狭間隔がゲート電極１１の膜厚の２倍以下とされた３０ｎｍの部分で互いに接触し、１つのゲート電極として機能する。

前述のように、第１のシリコンピラー５Ａ₁と複合ピラー６との最狭間隔も３０ｎｍとしているので、ゲート電極１１の厚みの２倍以下となっている。第１のシリコンピラー５Ａ₁の側面と複合ピラー６の側面に設けられた厚さ２０ｎｍのゲート電極１１は、各々のピラー最狭間隔がゲート電極１１の膜厚の２倍以下とされた３０ｎｍの部分で互いに接触し、第１のシリコンピラー５Ａ₁と複合ピラー６に共通のゲート電極となっている。同様に、第４のシリコンピラー５Ｂ₁の側面と複合ピラー６の側面に設けられた厚さ２０ｎｍのゲート電極１１も、第４のシリコンピラー５Ｂ₁と複合ピラー６に共通のゲート電極となっている。従って、複合ピラー６の側面上のゲート電極１１から供給されたゲート電圧は、第１のシリコンピラー５Ａ₁と第４のシリコンピラー５Ｂ₁のゲート電極１１を介して、第２のシリコンピラー５Ａ₂と第３のシリコンピラー５Ａ₃と第５のシリコンピラー５Ｂ₂のゲート電極１１に供給される。

メタルコンタクトプラグ４１の直上には、ゲート吊り配線４２が配置されている。ゲート吊り配線４２は、平面視で直線状に設けられており、メタル配線３３並びに３４と交わらないように一方のＸ方向へ延在して配置されている。ゲート吊り配線４２の端部は、メタルコンタクトプラグ４１を介して、各々の単位トランジスタ５０Ａ₁乃至５０Ａ₃、５０Ｂ₁乃至５０Ｂ₂を構成するゲート電極１１と接続されている。

図１Ｂおよび１Ｃに示すように、シリコン基板１上には、ＳＴＩ２が設けられている。ＳＴＩ２に囲まれた活性領域Ａには、第１のシリコンピラー５Ａ₁乃至第３のシリコンピラー５Ａ₃と第４のシリコンピラー５Ｂ₁乃至第５のシリコンピラー５Ｂ₂からなる５つのシリコンピラー（半導体の基柱）５が立設されている。５つのシリコンピラー５は、平面視で直線状となるように配置されている。すなわち、第１のシリコンピラー５Ａ₁乃至第３のシリコンピラー５Ａ₃からなる３つのシリコンピラーがＹ方向の同一線上に中心が位置するように配置される。さらに、第４のシリコンピラー５Ｂ₁と第５のシリコンピラー５Ｂ₂からなる２つのシリコンピラーが、第１のシリコンピラー５Ａ₁と隣接して、第１のシリコンピラー５Ａ₁乃至第３のシリコンピラー５Ａ₃が配置された同一線の延長線上に中心が位置するように配置される。

各々のシリコンピラーは、対応する各々の単位トランジスタ５０のチャネル部を構成する柱状の半導体層である。したがって、各々の単位トランジスタは縦型トランジスタを構成している。５つのシリコンピラーは、ＳＴＩ２に区画された活性領域Ａに全てが同一の高さおよび直径で配置されている。各々のシリコンピラーの太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。

各々の単位トランジスタは、シリコンピラー５の上端部と、下端部（シリコンピラー５の直下部の周囲）に、それぞれ不純物拡散層を有している。シリコンピラー５の上端部に位置したピラー上部拡散層１６はソース／ドレインの一方であり、シリコンピラー５の下端部に位置したピラー下部拡散層９はソース／ドレインの他方である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラーの中央部は、チャネル部を構成している。なお、ピラー下部拡散層９は、各々のシリコンピラーの直下部を除いて、シリコンピラーの直下部を囲むように活性領域Ａの全面に形成されている。以降の実施例においても同じである。

第１のシリコンピラー５Ａ₁と第４のシリコンピラー５Ｂ₁に対してＸ方向に隣接するように、複合ピラー６が配置されている。複合ピラー６は、活性領域ＡとＳＴＩ２に跨る位置に配置され、活性領域Ａに位置するシリコンピラー６ＡとＳＴＩ２に位置する絶縁膜ピラー２Ａが合体して構成されている。シリコンピラー５と、複合ピラー６を構成しているシリコンピラー６Ａは、シリコン基板１の表面をエッチングして設けられている。シリコンピラー６Ａは、シリコン基板１の表面から突出した柱状の半導体層である。これに対して、複合ピラー６を構成している絶縁膜ピラー２Ａは、ＳＴＩ２の表面をエッチングして設けられている。絶縁膜ピラー２Ａは、ＳＴＩ２の表面から突出した柱状の絶縁体層である。複合ピラー６は、ゲート電極１１の高さを嵩上げしてゲート電極１１と上部のゲート吊り配線４２との距離を小さくするための突起層として機能する。隣接するシリコンピラー５の最狭間隔並びに複合ピラー６とシリコンピラー５との最狭間隔は、ゲート電極１１の厚みの２倍以下としている。ここでは３０ｎｍとしている。なお、ゲート電極１１の平面視における厚さは２０ｎｍとしている。

シリコンピラー５と複合ピラー６の周囲におけるシリコン基板１の上面には、絶縁膜８が設けられている。絶縁膜８は、シリコンピラー５と複合ピラー６の周囲を覆って、ＳＴＩ２に達している。ピラー下部拡散層９は、絶縁膜８の下方で絶縁膜８と重なるように配置されており、絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散層９は、５つのシリコンピラー同士を電気的に接続しており、５つの単位トランジスタ５０（５０Ａ₁乃至５０Ａ₃、５０Ｂ₁、５０Ｂ₂）に共通の拡散層を構成する。なお、ＳＴＩ２は、ピラー下部拡散層９よりも深く設けられており、ＳＴＩ２を挟んで隣接する活性領域Ａ同士でピラー下部拡散層９が導通しないようになっている。

シリコンピラー５とシリコンピラー６Ａの側面には、ゲート絶縁膜１０が配置されている。また、絶縁膜ピラー２Ａと、ゲート絶縁膜１０を介したシリコンピラー５およびシリコンピラー６Ａの側面には、厚さ２０ｎｍのゲート電極１１が配置されている（図１ＢのＸ方向の厚さ）。絶縁膜ピラー２Ａの側面には、ゲート電極１１だけが配置されている。ゲート電極１１は、ここでは図示していないが、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された絶縁膜３とマスク膜４の内壁面の一部にも設けられている。ゲート絶縁膜１０は、シリコンピラー５の外周面を覆って絶縁膜８と接続されている。シリコンピラー５のチャネル部とピラー上部拡散層１６と絶縁膜８の下方に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。

ゲート電極１１は、隣接するシリコンピラー５の隙間及びシリコンピラー５と複合ピラー６の隙間を覆って、シリコンピラー５と複合ピラー６の側面全体に設けられている。シリコンピラー同士の最狭間隔（隙間の大きさ）は、ゲート電極１１の厚みの２倍以下とされている。第１のシリコンピラー５Ａ₁乃至第３のシリコンピラー５Ａ₃並びに第４のシリコンピラー５Ｂ₁と第５のシリコンピラー５Ｂ₂の側面に設けられた厚さ２０ｎｍのゲート電極１１は、各々のシリコンピラー最狭間隔がゲート電極１１の膜厚の２倍以下とされた３０ｎｍの部分で互いに接触し、１つのゲート電極として機能する。シリコンピラー５（５Ａ₁乃至５Ａ₃、５Ｂ₁、５Ｂ₂）の隙間には、ゲート電極１１がシリコンピラー５の高さ方向全体に隙間なく設けられており、複数の単位トランジスタ５０（５０Ａ₁乃至５０Ａ₃、５０Ｂ₁、５０Ｂ₂）に共通のゲート電極として配置される。

第１のシリコンピラー５Ａ₁と複合ピラー６との最狭間隔（隙間の大きさ）並びに第４のシリコンピラー５Ｂ₁と複合ピラー６との最狭間隔（隙間の大きさ）は、ゲート電極１１の厚みの２倍以下とされている。第１のシリコンピラー５Ａ₁の側面と複合ピラー６の側面に設けられた厚さ２０ｎｍのゲート電極１１は、各々のピラー最狭間隔がゲート電極１１の膜厚の２倍以下とされた３０ｎｍの部分で互いに接触し、１つのゲート電極として機能する。第４のシリコンピラー５Ｂ₁の側面と複合ピラー６の側面に設けられた厚さ２０ｎｍのゲート電極１１も、同様である。第１のシリコンピラー５Ａ₁と複合ピラー６との隙間並びに第４のシリコンピラー５Ｂ₁と複合ピラー６との隙間には、ゲート電極１１がシリコンピラー５の高さ方向全体に隙間なく設けられており、第１のシリコンピラー５Ａ₁と第４のシリコンピラー５Ｂ₁と複合ピラー６に共通のゲート電極となっている。従って、複合ピラー６の側面上のゲート電極１１から供給されたゲート電圧は、第１のシリコンピラー５Ａ₁と第４のシリコンピラー５Ｂ₁のゲート電極１１を介して、シリコンピラー５Ａ₂と５Ａ₃と５Ｂ₂のゲート電極１１に供給される。

ＳＴＩ２と複合ピラー６の上面には、絶縁膜３が配置されている。ＳＴＩ２と複合ピラー６の上面には、絶縁膜３を覆ってマスク膜４が設けられており、さらにゲート電極１１と絶縁膜８を覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４の壁面に囲まれた領域に設けられている。マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、更にストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。

第３層間絶縁膜２４の上面には、ゲート吊り配線４２が配置されている。ゲート吊り配線４２は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通するメタルコンタクトプラグ（導電プラグ）４１によってゲート電極１１と接続されている。

メタルコンタクトプラグ４１は、平面視で、複合ピラー６を構成する絶縁膜ピラー２Ａと部分的に重なる位置に設けられている。複合ピラー６の上（より詳細には、絶縁膜ピラー２Ａの上面に位置した絶縁膜３の上）には、マスク膜４が配置されており、メタルコンタクトプラグ４１は、マスク膜４の側面に位置したゲート電極１１の上端部と接続されている。複合ピラー６の上に配置されたマスク膜４は、複合ピラー６と共に、ゲート電極１１の高さを嵩上げして、ゲート電極１１とゲート吊り配線４２との距離を小さくするための突起層として機能する。ゲート吊り配線４２は、平面視で、メタルコンタクトプラグ４１と少なくとも部分的に重なる位置に配置されている。

第３層間絶縁膜２４の上面には、メタル配線３３と３４が配置されている。
メタル配線３３と３４は、第１層間絶縁膜１２とゲート電極１１で取り囲まれたシリコンプラグ（導電プラグ）１９と、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通するメタルコンタクトプラグ（導電プラグ）３０とを介して、各々のシリコンピラーのピラー上部拡散層１６と接続されている。シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共に単位トランジスタ５０のソース／ドレインの一方を構成している。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置されており、サイドウォール膜１８と絶縁膜１７によって、シリコンプラグ１９とゲート電極１１とが電気的に絶縁されている。

上記のように、本実施例の半導体装置は、１つの活性領域Ａ内でピラー下部拡散層９を共有して立設され、第一の方向（Ｙ方向）の同一線上に中心が位置するように一定の最狭間隔で配置された第１、第２、第３の単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）と、第一の方向と同一線上に中心が位置するように一定の最狭間隔で配置された第４、第５の単位トランジスタ（５０Ｂ₁、５０Ｂ₂）と、メタル配線３３と、メタル配線３４を有している。第１、第２、第３の単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）は、メタル配線（第１の配線）３３に並列に接続されて、３つの単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）が並列接続された第１の並列トランジスタ（第１の縦型トランジスタ群）２２を構成する。第４、第５の単位トランジスタ（５０Ｂ1、５０Ｂ₂）は、メタル配線（第２の配線）３４に並列に接続されて、２つの単位トランジスタ（５０Ｂ₁、５０Ｂ₂）が並列接続された第２の並列トランジスタ（第２の縦型トランジスタ群）２３を構成する。また、第１の並列トランジスタ２２と、第２の並列トランジスタ２３は、ピラー下部拡散層９を介して直列接続される構成となっている。

これにより、第１の並列トランジスタ２２と第２の並列トランジスタ２３を構成する各々の単位トランジスタの個数が不均等となる。従って、これらの２つの並列トランジスタによって増加させる電流値を、単位トランジスタの電流値の整数倍ではない、必要値とすることができる。すなわち、各々２個ずつの単位トランジスタからなる並列トランジスタを直列接続した場合の直列トランジスタで得られる電流値よりも大きく、各々３個ずつの単位トランジスタからなる並列トランジスタを直列接続した場合の直列トランジスタで得られる電流値よりも小さい、中間の電流値を得ることができる。

したがって、第１の並列トランジスタ２２と、第２の並列トランジスタ２３を構成する各々の単位トランジスタの個数を均等にした従来技術のように、増加させた電流値が、単位トランジスタの電流値の整数倍となって必要値にすることができない問題を、本実施例では回避することができる。また、各並列トランジスタを構成するシリコンピラーは同一の断面積（径）を有するように形成するため、リソグラフィ工程における光近接効果の影響を受けにくくなり、正確なシリコンピラーのパターンを形成することが可能となる。この結果、装置全体として特性が均一な半導体装置を提供することができる。

次に、第１実施例による半導体装置の製造方法について、詳細に説明する。図５〜図１０は、第１実施例による半導体装置の製造方法を説明するための工程図面である。図５〜図７および図１０におけるＡ図は各製造工程における半導体装置の平面図であり、Ｂ図はＡ図のＸ１−Ｘ１’における断面図、Ｃ図はＡ図のＹ１−Ｙ１’における断面図である。また、図８および９は、図１ＡのＸ１−Ｘ１’に対応する断面図である。なお、各製造工程の説明は、主としてＢ図の断面図を用いて行い、適宜、Ａ図およびＣ図の図面を追加して、Ｂ図の補足を行う。また、Ａ図では、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。

まず、図５に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン基板１に溝（図示せず）を形成する。次に、溝の内壁を含むシリコン基板１の全面に薄いシリコン酸化膜（図示せず）を熱酸化法によって形成した後、溝の内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって堆積させる。その後、シリコン基板１上の不要なシリコン窒化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去して、シリコン窒化膜を溝の内部だけに残すことにより、素子分離となるＳＴＩ２を形成する。

次に、図６に示すように、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜である絶縁膜３を１０ｎｍの厚さとなるように形成してから、シリコン窒化膜であるマスク膜４を１２０ｎｍの厚さとなるように形成する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４をパターニングする。本実施例では、各シリコンピラー（５Ａ₁乃至５Ａ₃、５Ｂ₁、５Ｂ₂）に対応するマスク膜４を直径が５０ｎｍとなる円形で形成する。マスク膜４は円形に限らず、Ｘ方向およびＹ方向の幅が各々５０ｎｍの矩形であっても良い。また、このときパターニングした開口部には、シリコン基板１とＳＴＩ２が露出する。

次に、マスク膜４をマスクとして、露出させたシリコン基板１とＳＴＩ２を深さが１５０ｎｍとなるようにドライエッチングして、単位トランジスタのチャネルとなる５つのシリコンピラー５（５Ａ₁乃至５Ａ₃、５Ｂ₁、５Ｂ₂）とゲート電極を上層配線に接続するための１つの複合ピラー６（活性領域Ａに位置するシリコンピラー６ＡとＳＴＩ２に位置する絶縁膜ピラー２Ａ）を形成する。これにより、本実施例の各シリコンピラー（５Ａ₁乃至５Ａ₃、５Ｂ₁、５Ｂ₂）は、直径を５０ｎｍとする円形で形成される。

このときのシリコンピラー５と複合ピラー６のレイアウトは、図６Ａに示した通りである。すなわち、ＳＴＩ２で囲まれた活性領域Ａに、単位トランジスタを形成するためのシリコンピラー５を直線状となるように５つ配置し、それぞれのシリコンピラー５の最狭間隔をこの後、形成するゲート電極の膜厚の２倍以下とする。具体的には、図６Ａにおいて、Ｙ方向の同一線上に中心が位置する第１のシリコンピラー５Ａ₁と第２のシリコンピラー５Ａ₂と第３のシリコンピラー５Ａ₃の最狭間隔は各々３０ｎｍとなっている。同じくＹ方向の同一線上に中心が位置する第４のシリコンピラー５Ｂ₁と第５のシリコンピラー５Ｂ₂の最狭間隔も３０ｎｍとなっている。

同様に、ゲート電極の膜厚の２倍以下の最狭間隔で、第１のシリコンピラー５Ａ₁と第４のシリコンピラー５Ｂ₁にＸ方向で隣接するように、複合ピラー６を１つ配置する。本実施例では、第１のシリコンピラー５Ａ₁並びに第４のシリコンピラー５Ｂ₁と複合ピラー６の最狭間隔も３０ｎｍとしている。チャネル部を形成するシリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さである。ゲート電極を吊り上げる複合ピラー６のサイズは任意であり、チャネル部を形成するシリコンピラー５と同じサイズである必要はない。

次に、図７に示すように、シリコンピラー５（５Ａ₁乃至５Ａ₃、５Ｂ₁、５Ｂ₂）とシリコンピラー６Ａの側面を熱酸化法で５ｎｍ厚となるように酸化してシリコン酸化膜（図示せず）を形成し、ＣＶＤ法によるシリコン窒化膜を２０ｎｍ厚となるように成膜後、全面エッチバックを行って、シリコンピラー５と複合ピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。このとき、ＳＴＩ２の側面にもサイドウォール膜が形成される。次に、熱酸化法によってシリコン基板１の酸化を行い、シリコンの露出部分に３０ｎｍ厚の絶縁膜８を形成する。このとき、シリコンピラー５とシリコンピラー６Ａの側面はサイドウォール膜で覆われており、夫々の上面はマスク膜４で覆われているため、酸化はされない。

次に、イオン注入によって、絶縁膜８の下方にピラー下部拡散層９を形成する。ここで、ピラー下部拡散層９は、５つのシリコンピラー５（５Ａ₁乃至５Ａ₃、５Ｂ₁、５Ｂ₂）で共有される。なお、注入する不純物は、例えばＮ型トランジスタの場合はヒ素を用いることができる。このとき、シリコンピラー５とシリコンピラー６Ａの上面には、マスク膜４が１００ｎｍ厚で形成されており、マスク膜４はピラー下部拡散層９上の絶縁膜８よりも十分に厚く、シリコンピラー５とシリコンピラー６Ａの上部には不純物が注入されないので、拡散層は形成されない。次に、ドライエッチング法あるいはウェットエッチング法によって、シリコンピラー５と複合ピラー６の側面に形成したサイドウォール膜と熱酸化膜を除去する。

次に、熱酸化法によって、シリコンピラー５とシリコンピラー６Ａの側面に３ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚のポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行い、シリコンピラー５及び複合ピラー６の側面のみにゲート電極１１を形成する。シリコンピラー５及び複合ピラー６の側面にゲート電極１１を形成した場合、ＳＴＩ２の側面にもゲート電極１１（図示せず）が形成される。図７Ｂと図７Ｃに示すように、シリコンピラー５同士の最狭間隔並びにシリコンピラー５と複合ピラー６の最狭間隔は、前述のように、ゲート電極１１の膜厚の２倍以下（３０ｎｍ）としているので、各々のシリコンピラー５の間および第１のシリコンピラー５Ａ₁並びに第４のシリコンピラー５Ｂ₁と複合ピラー６の間はゲート電極１１で完全に埋められる。従って、シリコンピラー５Ａ₁乃至５Ａ₃と５Ｂ₁と５Ｂ₂の側面におけるゲート電極１１は、一体化して接続されており、さらに複合ピラー６の側面におけるゲート電極１１が、シリコンピラー５Ａ₁と５Ｂ₁の側面におけるゲート電極１１へ接続されている。

次に、図８に示すように、シリコンピラー５と複合ピラー６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、マスク膜４が露出するように第１層間絶縁膜１２を平坦化し、続けてＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を５０ｎｍ厚となるように成膜する。

次に、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３の一部を除去する。除去するマスク膜１３のパターン４０は、図１Ａに示したように、シリコンピラー５を配置した部分のみである。マスク膜１３を除去した開口部１４には、シリコンピラー５の上方におけるマスク膜４が露出する。次に、露出したマスク膜４をウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、シリコンピラー５の上方に開口部１５を形成する。開口部１５の底面には、シリコンピラー５の上面が露出しており、側面にはゲート電極１１の一部が露出している。

次に、図９に示すように、熱酸化法によって、開口部１５の内壁へシリコン酸化膜である絶縁膜１７を形成する。次に、開口部１５からシリコンピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐やヒ素など）をイオン注入し、ピラー上部拡散層１６を形成する。また、ＣＶＤ法によるシリコン窒化膜を１０ｎｍ厚程度成膜してから、エッチバックを行うことにより、開口部１５の内壁へサイドウォール膜１８形成する。このサイドウォール膜１８の形成時に、シリコンピラー５の上面に形成されていた絶縁膜１７も除去して、シリコンピラー５の上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとゲート電極１１との間の絶縁を確保する役割を果たす。

次に、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにシリコンピラー５の上面へシリコンプラグ１９を成長させる。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、シリコンピラー５の上部に形成したピラー上部拡散層１６と電気的に接触させる。

次に、図１０に示すように、ＣＶＤ法によって、開口部１４を埋め込むようにシリコン酸化膜である第２層間絶縁膜２０を形成する。次に、ＣＶＤ法によって、シリコン窒化膜であるストッパー膜２１を２０ｎｍ厚となるように成膜する。次に、ＣＶＤ法によって、シリコン酸化膜である第３層間絶縁膜２４を１５０ｎｍの厚さとなるように成膜する。

次に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクト孔２７と２８を形成する。コンタクト孔２７の形成では、ドライエッチングをストッパー膜２１で一旦止めることで、ゲート電極１１までの深さを制御しているが、絶縁膜ピラー２Ａの上面は、残留しているマスク膜４が保護するので、エッチングされない。コンタクト孔２７は、絶縁膜ピラー２Ａの中心からずらした位置に形成しているので、その底部には、絶縁膜ピラー２Ａの上方に形成したマスク膜４と、絶縁膜ピラー２Ａの側面に形成したゲート電極１１の一部が露出している。また、コンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出している。これらのコンタクト孔２７と２８は同時に形成しても良いが、別々に形成しても良い。

次に、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、コンタクト孔２７と２８の内部を埋め込む。次にＣＭＰ法によって、第３層間絶縁膜２４上の金属膜を除去して、シリコンプラグ１９に対するメタルコンタクトプラグ３０（３０Ａおよび３０Ｂ）、ゲート電極１１に対するメタルコンタクトプラグ４１を形成する。

次に、図１に示したように、スパッタ法によりタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成されたメタル配線３３、３４とゲート吊り配線４２を形成する。このとき、メタルコンタクトプラグ４１は、ゲート吊り配線４２と接続される。また、３つのシリコンピラー５Ａに形成されたピラー上部拡散層１６に接続している３つのメタルコンタクトプラグ３０Ａは、メタル配線（第１の配線）３３に接続している。さらに、２つのシリコンピラー５Ｂに形成されたピラー上部拡散層１６に接続している２つのメタルコンタクトプラグ３０Ｂは、メタル配線（第２の配線）３４に接続している。

（第２実施例）
本実施例では、各々個数の異なる二つの並列トランジスタを一つの方向に平行に配置した例について、図２を用いて説明する。

図２では、５つの単位トランジスタをＹ方向へ延在する２つの直線上に配置した構成となっている。すなわち、第１の単位トランジスタ５０Ａ₁乃至第３の単位トランジスタ５０Ａ₃からなる３つの単位トランジスタが、Ｙ方向の第１の同一線上に中心が位置するように最狭間隔を一定として配置される。さらに、第４の単位トランジスタ５０Ｂ₁と第５の単位トランジスタ５０Ｂ₂からなる２つの単位トランジスタが、Ｙ方向の第２の同一線上に中心が位置するように最狭間隔を一定として配置される。このとき、第４の単位トランジスタ５０Ｂ₁は、第２の単位トランジスタ５０Ａ₂の一方の側面で最狭間隔を一定として配置されており、第５の単位トランジスタ５０Ｂ₂は、第３の単位トランジスタ５０Ａ₃の一方の側面で最狭間隔を一定として配置されている。ここでは、第２の単位トランジスタ５０Ａ₂との間隔を一定の最狭間隔として、第４の単位トランジスタ５０Ｂ₁を配置したが、第１の単位トランジスタ５０Ａ₁並びに第２の単位トランジスタ５０Ａ₂との間隔を一定の最狭間隔として配置しても良い。第５の単位トランジスタ５０Ｂ₂の配置も、同様である。

平面視で矩形状の複合ピラー６は、第２のシリコンピラー５Ａ₂を中心にして、第４のシリコンピラー５Ｂ₁とＸ方向で対称の位置となるように配置されている。ここでは、複合ピラー６と第２のシリコンピラー５Ａ₂は一定の最狭間隔となって、その最狭間隔を３０ｎｍとしている。なお、他の構成については第１実施例と同じなので説明を省略する。

上記の構成により、本実施例の半導体装置は、１つの活性領域Ａ内でピラー下部拡散層９（図示していない）を共有して立設され、第１の方向（Ｙ方向）の第１の同一線上に中心が位置するように、一定の最狭間隔で配置された第１、第２、第３の単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）と、第１の方向の第２の同一線上に中心が位置するように、一定の最狭間隔で配置された第４、第５の単位トランジスタ（５０Ｂ₁、５０Ｂ₂）と、メタル配線（第１の配線）３３と、メタル配線（第２の配線）３４を有している。

これにより、３つの単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）が並列接続された第１の並列トランジスタ（第１の縦型トランジスタ群）２２と、２つの単位トランジスタ（５０Ｂ₁、５０Ｂ₂）が並列接続された第２の並列トランジスタ（第２の縦型トランジスタ群）２３を構成する各々の単位トランジスタの個数が不均等となるので、これらの２つの並列トランジスタによって増加させる電流値を、単位トランジスタの電流値の整数倍ではない必要値とすることができる。したがって、本実施例の半導体装置によれば、第１の並列トランジスタ２２と第２の並列トランジスタ２３を構成する単位トランジスタの個数を均等にした従来技術のように、増加させた電流値が、単位トランジスタの電流値の整数倍となって必要値とすることができない問題を回避することができる。また、第１実施例に比べて２つの並列トランジスタを隣接した直線上に各々分割して配置させることで、ＸＹ方向に延在している活性領域Ａにおいて、単位トランジスタの配置を容易にすることができる。この結果、配置の自由度を向上させるとともに、２つのメタル配線（３３、３４）の延在方向における短絡を防ぐことができる。

（第３実施例）
本実施例では、Ｘ方向並びにＹ方向へ延在している活性領域Ａに単位トランジスタを配置した例について、図３を用いて説明する。

図３では、５つの単位トランジスタをＸＹ方向へ延在する２つの直線上に配置した構成となっている。すなわち、第１の単位トランジスタ５０Ａ₁乃至第３の単位トランジスタ５０Ａ₃からなる３つの単位トランジスタが、Ｙ方向の第１の同一線上に中心が位置するように最狭間隔を一定として配置される。さらに、第４の単位トランジスタ５０Ｂ₁と第５の単位トランジスタ５０Ｂ₂からなる２つの単位トランジスタが、Ｘ方向の第２の同一線上に中心が位置するように最狭間隔を一定として配置される。このとき、第４の単位トランジスタ５０Ｂ₁は、第１の単位トランジスタ５０Ａ₁の一方の側面で最狭間隔を一定として配置されている。

平面視で矩形状の複合ピラー６は、第１のシリコンピラー５Ａ₁を中心にして、第４のシリコンピラー５Ｂ₁とＸ方向で対象の位置となるように配置されている。ここでは、複合ピラー６と第１のシリコンピラー５Ａ₁は一定の最狭間隔となって、その最狭間隔を３０ｎｍとしている。なお、他の構成については第１実施例と同じなので説明を省略する。

上記の構成により、本実施例の半導体装置は、１つの活性領域Ａ内でピラー下部拡散層９（図示していない）を共有して立設され、第１の方向（Ｙ方向）の同一線上に中心が位置するように、一定の最狭間隔で配置された第１、第２、第３の単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）と、第２の方向（Ｘ方向）の同一線上に中心が位置するように、一定の最狭間隔で配置された第４、第５の単位トランジスタ（５０Ｂ₁、５０Ｂ₂）と、メタル配線（第１の配線）３３、メタル配線（第２の配線）３４を有している。

これにより、３つの単位トランジスタ（５０Ａ₁、５０Ａ₂、５０Ａ₃）が並列接続された第１の並列トランジスタ（第１の縦型トランジスタ群）２２と、２つの単位トランジスタ（５０Ｂ₁、５０Ｂ₂）が並列接続された第２の並列トランジスタ（第２の縦型トランジスタ群）２３を構成する各々の単位トランジスタの個数が不均等となる。したがって、これらの２つの並列トランジスタによって増加させる電流値を、単位トランジスタの電流値の整数倍ではない必要値とすることができる。したがって、本実施例の半導体装置によれば、第１の並列トランジスタ２２と第２の並列トランジスタ２３を構成する単位トランジスタの個数を均等にした従来技術のように、増加させた電流値が、単位トランジスタの電流値の整数倍となって必要値とすることができない問題を回避しつつ、第２実施例と比べてＸ方向並びにＹ方向に延在している活性領域Ａにおいて、単位トランジスタの配置を容易にして、配置の自由度を向上させることができる。

以上、説明した第１実施例乃至第３実施例の半導体装置によれば、１つの活性領域Ａ内でピラー下部拡散層９を共有して立設されて、複数の単位トランジスタを並列接続させた２つの並列トランジスタが設けられている。ここでは、２つの並列トランジスタの一方を構成する単位トランジスタの個数と、他方を構成する単位トランジスタの個数が異なっている。さらに詳細に述べると、２つの並列トランジスタを構成している単位トランジスタの総数は３個以上で、各々の並列トランジスタを構成する単位トランジスタの個数は異なっているが、一方の並列トランジスタを構成する単位トランジスタの個数は、他方の並列トランジスタを構成する単位トランジスタの個数の５０％以上となっている。このような構成によれば、一方の並列トランジスタと他方の並列トランジスタを構成する各々の単位トランジスタの個数が不均等となるので、これらのトランジスタによって増加させる電流値を、単位トランジスタの電流値の整数倍ではない必要値とすることができる。

したがって、２つの並列トランジスタを構成する各々の単位トランジスタの個数を均等にした従来技術のように、増加させた電流値が、単位トランジスタの電流値の整数倍となって必要な値にすることができない問題を本実施例では回避させることができる。また、各縦型トランジスタ群を構成するシリコンピラーは同一の断面積（径）を有するように形成するため、リソグラフィ工程における光近接効果の影響を受けにくくなり、正確なシリコンピラーのパターンを形成することが可能となる。この結果、装置全体として特性が均一な半導体装置を提供することができる。

なお、第２実施例と第３実施例は、第１実施例に対して、シリコンピラー５と複合ピラー６の配置及びメタル配線３３と３４の形状を変更したものである。第２実施例と第３実施例の何れの構成要素も、第１実施例における製法と同様に形成することができる。

１ シリコン基板
２ ＳＴＩ
２Ａ 絶縁膜ピラー
３、８、１７ 絶縁膜
４ マスク膜
５、５Ａ₁、５Ａ₂、５Ａ₃、５Ｂ₁、５Ｂ₂、５Ｂ₃、６Ａ シリコンピラー
６ 複合ピラー
９ ピラー下部拡散層
１０ ゲート絶縁膜
１１ ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４、１５ 開口部
１６ ピラー上部拡散層
１８ サイドウォール膜
１９ シリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパー膜
２２ 第１の並列トランジスタ
２３ 第２の並列トランジスタ
２４ 第３層間絶縁膜
２７、２８ コンタクト孔
３０、３０Ａ、３０Ｂ メタルコンタクトプラグ
３３、３４ メタル配線
４０ マスク膜のパターン
４１ コンタクトプラグ
４２ ゲート吊り配線
５０、５０Ａ₁、５０Ａ₂、５０Ａ₃、５０Ｂ₁、５０Ｂ₂、５０Ｂ₃ 単位トランジスタ
Ａ 活性領域

Claims (17)

1. 活性領域と、
   前記活性領域に配置されたシリコンピラーＡと、各々のシリコンピラーＡの上端部に形成されたピラー上部拡散層と、各々のシリコンピラーＡの下端部に形成されたピラー下部拡散層と、を有するＭ個（Ｍは２以上の整数である）のトランジスタＡと、
   前記Ｍ個のトランジスタＡと、前記Ｍ個のトランジスタＡのピラー上部拡散層に共通して電気的に接続された第1の配線と、を有する第1の並列トランジスタと、
   前記活性領域に配置されたシリコンピラーＢと、各々のシリコンピラーＢの上端部に形成されたピラー上部拡散層と、各々のシリコンピラーＢの下端部に形成されたピラー下部拡散層と、を有するＮ個（Ｎは１以上の整数であり、Ｍとは異なる）のトランジスタＢと、
   前記Ｎ個のトランジスタＢと、前記Ｎ個のトランジスタＢのピラー上部拡散層に共通して電気的に接続された第２の配線と、を有する第２の並列トランジスタと、
   を有し、
   前記Ｍ個のトランジスタＡおよびＮ個のトランジスタＢのピラー下部拡散層は互いに電気的に接続され、
   Ｍ／Ｎは０．５以上であることを特徴とする半導体装置。
2. 前記シリコンピラーＡおよびＢは、同一の断面積を有することを特徴とする請求項１に記載の半導体装置。
3. 前記シリコンピラーＡおよびＢは、平面視で１直線上に配置されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記シリコンピラーＡは、平面視で第１の直線上に配置され、
   前記シリコンピラーＢは、平面視で前記第１の直線とは異なる第２の直線上に配置される、
   ことを特徴とする請求項１または２に記載の半導体装置。
5. 前記第１の直線は、前記第２の直線と平行であることを特徴とする請求項４に記載の半導体装置。
6. 前記第１の直線は、前記第２の直線と垂直であることを特徴とする請求項４に記載の半導体装置。
7. 前記半導体装置は、前記Ｍ個のトランジスタＡおよびＮ個のトランジスタＢに共通した１つのゲート電極を有することを特徴とする請求項１〜６の何れか1項に記載の半導体装置。
8. 前記活性領域を囲むように配置された素子分離領域と、
   前記素子分離領域に接するように、前記活性領域内に配置されたシリコンピラーＣと、
   前記シリコンピラーＣに接するように前記素子分離領域内に配置された絶縁膜ピラーと、
   前記シリコンピラーＣおよび前記絶縁膜ピラーを有する複合ピラーと、
   を更に有し、
   前記共通した１つのゲート電極は、更に前記複合ピラーの周囲側面を覆うように形成され、
   前記素子分離領域上において、前記ゲート電極に接続されたコンタクトプラグを更に有することを特徴とする請求項７に記載の半導体装置。
9. 並列に接続されたＭ個（Ｍは２以上の整数である）の縦型のトランジスタＡを有する第1の並列トランジスタと、
   並列に接続されたＮ個（Ｎは１以上の整数であり、Ｍとは異なる）の縦型のトランジスタＢを有する第２の並列トランジスタと、
   を有し、
   前記第1の並列トランジスタと、前記第２の並列トランジスタは直列に接続され、
   Ｍ／Ｎは０．５以上であることを特徴とする半導体装置。
10. 前記トランジスタＡおよびＢを構成するシリコンピラーは、同一の断面積を有することを特徴とする請求項９に記載の半導体装置。
11. 活性領域内に、Ｍ個（Ｍは２以上の整数である）のシリコンピラーＡと、Ｎ個（ＮはＭとは異なる１以上の整数であり、Ｍ／Ｎは０．５以上である）のシリコンピラーＢと、を形成する工程と、
    前記シリコンピラーＡおよびＢの下端部に、互いに電気的に接続されるようにピラー下部拡散層を形成する工程と、
    前記シリコンピラーＡおよびＢの側面上にゲート絶縁膜を形成する工程と、
    前記シリコンピラーＡおよびＢの側面を覆うようにゲート電極を形成する工程と、
    前記シリコンピラーＡおよびＢの上端部に、それぞれピラー上部拡散層を形成する工程と、
    前記ピラー上部拡散層を介して前記Ｍ個のシリコンピラーＡに共通して電気的に接続されるように第1の配線と、前記ピラー上部拡散層を介して前記Ｎ個のシリコンピラーＢに共通して電気的に接続されるように第２の配線と、を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
12. 前記シリコンピラーＡおよびＢを形成する工程において、
    同一の断面積を有する前記シリコンピラーＡおよびＢを形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記シリコンピラーＡおよびＢを形成する工程において、
    平面視で１直線上に配置されるように前記シリコンピラーＡおよびＢを形成することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
14. 前記シリコンピラーＡおよびＢを形成する工程において、
    前記シリコンピラーＡは、平面視で第１の直線上に配置され、
    前記シリコンピラーＢは、平面視で前記第１の直線とは異なる第２の直線上に配置されるように、前記シリコンピラーＡおよびＢを形成する、
    ことを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
15. 前記第１の直線は、前記第２の直線と平行であることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記第１の直線は、前記第２の直線と垂直であることを特徴とする請求項１４に記載の半導体装置の製造方法。
17. 前記ゲート電極を形成する工程において、
    前記シリコンピラーＡおよびＢに共通した１つのゲート電極を形成することを特徴とする請求項１１〜１６の何れか1項に記載の半導体装置の製造方法。

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