JP2016054183A - 半導体装置 - Google Patents

Abstract

【課題】並列トランジスタの特性を安定化する半導体装置を提供する。【解決手段】半導体装置は、半導体基板の表面に活性領域と、第１の方向に配置される複数の第１半導体ピラーと、第１の方向に配置される複数の第２半導体ピラーと、下部拡散層と、下部拡散層の上面に立設される第１プラグと、を備える。複数の第１半導体ピラーは、第１の方向に等間隔に配置され、複数の第２半導体ピラーは、第１の方向に等間隔に配置されると共に、複数の第１半導体ピラーとは、第１の方向に半ピッチずれて配置される。第１プラグは、複数の第１半導体ピラーの中心点を結ぶ第１中心線を挟んで第２半導体ピラー群に含まれる１つの第２半導体ピラーと対峙し、第１プラグの一部分が、第１半導体ピラー群に含まれる２つの第１半導体ピラーの中心の中間点と第２半導体ピラーの中心点を結ぶ、第１の方向に直交する第２の方向の第２中心線と、重なるように第１プラグは配置される。【選択図】図１

Description

本発明は、半導体装置に関する。特に、複数のトランジスタを並列接続し、１つのトランジスタとして用いる半導体装置に関する。

近年、トランジスタを微細化するための技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体（シリコン）ピラーをチャネルとして用いるトランジスタである。より具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラー（基柱）が設けられ、半導体ピラーの側面にゲート絶縁膜を介してゲート電極が設けられる構造を有している。

半導体ピラーの下部の横側にはドレイン領域（下部拡散層）が設けられ、半導体ピラーの上部にはソース領域（上部拡散層）が設けられる。また、半導体ピラーと隣接するように、ゲート電極へ給電するためのゲート吊り半導体（シリコン）ピラーが設けられる。

この縦型トランジスタは、チャネルを基板平面に平行に配置する従来のトランジスタと比べて、平面上の占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの平面上の占有面積の増加がない。そのため、トランジスタの平面上の占有面積を大きくしなくとも短チャネル効果が抑制できる。また、チャネルの完全空乏化が可能となり、縦型トランジスタは、良好なＳ値（Subthreshold swing value）及び大きなドレイン電流が得られるという利点を有する。

ここで、縦型トランジスタを使用する半導体装置において、個々のトランジスタの特性を維持しつつ、高い電流駆動能力性及び高耐圧性を得るために、半導体ピラーを複数設けて並列トランジスタとし、その並列トランジスタをさらに直列に接続して用いる場合がある。特許文献１には、５個の半導体ピラーで構成される第１の並列トランジスタと、同じく５個の半導体ピラーで構成される第２の並列トランジスタと、が直列に接続される例が開示されている。

また、特許文献２には、特許文献１に開示された直並列トランジスタを各々異なる活性領域に配置して、それらをさらに直列に接続する例が開示されている。特許文献１及び特許文献２に開示された直並列トランジスタを構成する個々の半導体ピラーは、いずれの場合もＸ方向及びＹ方向にマトリクス状に配置されている。

特開２０１３−１０２１３６号公報 特開２０１３−１３１７３７号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

例えば、特許文献１に開示された直並列トランジスタを１つの単体並列トランジスタとして用いる場合を考える。この場合、１０個の縦型トランジスタの上部拡散層は１つの共通する上部配線に接続され、活性領域に配置される下部拡散層は複数のコンタクトプラグを介して上層の別配線に接続される構成となる。その際、特許文献１、２に記載されているように半導体ピラーがＸ方向、Ｙ方向に整列して配置されると、平面視においてコンタクトプラグから見た場合、コンタクトプラグから遠い側に配置される半導体ピラーは近い側に配置される半導体ピラーが障害となり迂回した電流通路を形成せざる得なくなる。そのため、拡散層抵抗が増大し、個々のトランジスタの特性がばらつきやすくなる。即ち、縦型トランジスタをなす半導体ピラーがマトリクス状に配置されると、複数の縦型トランジスタにより構成される１つの並列トランジスタの特性がばらつくという問題がある。

本発明の一視点によれば、半導体基板の表面に配置される素子分離領域により区画される活性領域と、前記活性領域において、第１の方向に配置される複数の第１半導体ピラーからなる第１半導体ピラー群と、前記活性領域において、前記第１の方向に配置される複数の第２半導体ピラーからなる第２半導体ピラー群と、前記活性領域の領域であって、前記複数の第１及び第２半導体ピラーが配置されていない領域の表面に配置される下部拡散層と、前記下部拡散層の上面に立設される第１プラグと、を備え、前記複数の第１半導体ピラーは、前記第１の方向に等間隔に配置され、前記複数の第２半導体ピラーは、前記第１の方向に等間隔に配置されると共に、前記複数の第１半導体ピラーとは、前記第１の方向に半ピッチずれて配置され、前記第１プラグは、前記複数の第１半導体ピラーの中心点を結ぶ第１中心線を挟んで前記第２半導体ピラー群に含まれる１つの前記第２半導体ピラーと対峙し、前記第１プラグの一部分が、前記第１半導体ピラー群に含まれる２つの前記第１半導体ピラーの中心の中間点と前記第２半導体ピラーの中心点を結ぶ、前記第１の方向に直交する第２の方向の第２中心線と、重なるように前記第１プラグは配置される、半導体装置が提供される。

本発明の一視点によれば、並列トランジスタの特性を安定化することに寄与する半導体装置が提供される。

第１の実施形態に係る半導体装置の平面レイアウトの一例を示す図である。 図１の破線により囲まれた領域を説明するための図である。 図１のＸ１−Ｘ１間の断面模式図の一例を示す図である。 図１のＹ１−Ｙ１間の断面模式図の一例を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための図である。 図５に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための図である。 図７に示すＸ１−Ｘ１間の断面模式図の一例を示す図である。 図７に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための図である。 図１０に示すＸ１−Ｘ１間の断面模式図の一例を示す図である。 図１０に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面模式図の一例である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面模式図の一例である。 第１の実施形態に係る半導体装置の製造方法を説明するための図である。 図１５に示すＸ１−Ｘ１間の断面模式図の一例を示す図である。 図１５に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。 第１の比較例に係る半導体装置の平面レイアウトの一例を示す図である。 第１の変形例に係る半導体装置の平面レイアウトの一例を示す図である。 第２の変形例に係る半導体装置の平面レイアウトの一例を示す図である。 第２の実施形態に係る半導体装置の平面レイアウトの一例を示す図である。 第３の実施形態に係る半導体装置の平面レイアウトの一例を示す図である。

一実施形態に係る半導体装置は、半導体基板の表面に配置される素子分離領域（例えば、図１の素子分離領域２）により区画される活性領域（例えば、図１の活性領域１Ａ）と、活性領域において、第１の方向に配置される複数の第１半導体ピラー（例えば、図１のトランジスタピラー５Ａ１〜５Ａ５）からなる第１半導体ピラー群と、活性領域において、第１の方向に配置される複数の第２半導体ピラー（例えば、図１のトランジスタピラー５Ｂ１〜５Ｂ５）からなる第２半導体ピラー群と、活性領域の領域であって、複数の第１及び第２半導体ピラーが配置されていない領域の表面に配置される下部拡散層（例えば、図１のピラー下部拡散層９）と、下部拡散層の上面に立設される第１プラグ（例えば、図１の第１コンタクトプラグ３１Ａ１）と、を備える。複数の第１半導体ピラーは、第１の方向に等間隔に配置され、複数の第２半導体ピラーは、第１の方向に等間隔に配置されると共に、複数の第１半導体ピラーとは、第１の方向に半ピッチずれて配置される。また、第１プラグは、複数の第１半導体ピラーの中心点を結ぶ第１中心線（例えば、図２（ａ）のピラー中心線Ｃ１）を挟んで第２半導体ピラー群に含まれる１つの第２半導体ピラーと対峙し、第１プラグの一部分が、第１半導体ピラー群に含まれる２つの第１半導体ピラーの中心の中間点と第２半導体ピラーの中心点を結ぶ、第１の方向に直交する第２の方向の第２中心線（例えば、図２（ａ）の中心線Ｃ２）と、重なるように第１プラグは配置される。

一実施形態に係る半導体装置は、第１半導体ピラー群に含まれる第１半導体ピラーと第２半導体ピラー群に含まれる第２半導体ピラーが、互いに半ピッチずれるように配置される構成を有する。つまり、複数の半導体ピラーが千鳥状に配置される。このような半導体装置の構成により、下部拡散層における、第１プラグから第１プラグからみて遠い側に配置される第２半導体ピラー群に含まれる第２半導体ピラーまでの電流通路は、第１半導体ピラー群に含まれる第１半導体ピラーにより阻害されないので、第２半導体ピラーと第１プラグ間の拡散層抵抗を安定させることができる。その結果、複数の半導体ピラー（第１及び第２の半導体ピラー）を含んで構成される並列トランジスタの特性を安定化させることができる。

以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。なお、各実施形態において同一構成要素には同一の符号を付し、その説明を省略する。

［第１の実施形態］
第１の実施形態について、図面を用いて説明する。

＜半導体装置１００の構成＞
図１は、第１の実施形態に係る半導体装置１００の平面レイアウトの一例を示す図である。なお、以降の説明において、Ｙ方向を「第１方向」、Ｘ方向を「第２方向」とそれぞれ表記する場合がある。

図１を参照すると、半導体装置１００は、シリコン単結晶からなる半導体基板の上面において、素子分離領域２と、素子分離領域２で囲まれた半導体基板からなる活性領域１Ａと、を備える。素子分離領域２は、シリコン酸化膜等からなる絶縁膜２ｂにより構成される。

活性領域１Ａには、半導体基板表面から突き出るように、第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５がそれぞれ配置されている。第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５は、ＸＹ平面上にて、Ｙ方向に配置されている。なお、以降の説明において、第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５をまとめて、第１トランジスタピラー群と称する場合がある。第１トランジスタピラー群をなす各トランジスタピラーは、それぞれ縦型トランジスタを構成する。

第１トランジスタピラー５Ａ１を含むトランジスタが、第１トランジスタ５０Ａ１である。第２トランジスタピラー５Ａ２を含むトランジスタが、第２トランジスタ５０Ａ２である。第３トランジスタピラー５Ａ３を含むトランジスタが、第３トランジスタ５０Ａ３である。第４トランジスタピラー５Ａ４を含むトランジスタが、第４トランジスタ５０Ａ４である。第５トランジスタピラー５Ａ５を含むトランジスタが、第５トランジスタ５０Ａ５である。

第１トランジスタピラー群と同様に、活性領域１Ａには、半導体基板表面から突き出るように、第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５がそれぞれ配置されている。第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５も、ＸＹ平面上にて、Ｙ方向に配置されている。なお、以降の説明において、第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５をまとめて、第２トランジスタピラー群と称する場合がある。第２トランジスタピラー群をなす各トランジスタピラーは、それぞれ縦型トランジスタを構成する。

第６トランジスタピラー５Ｂ１を含むトランジスタが、第６トランジスタ５０Ｂ１である。第７トランジスタピラー５Ｂ２を含むトランジスタが、第７トランジスタ５０Ｂ２である。第８トランジスタピラー５Ｂ３を含むトランジスタが、第８トランジスタ５０Ｂ３である。第９トランジスタピラー５Ｂ４を含むトランジスタが、第９トランジスタ５０Ｂ４である。第１０トランジスタピラー５Ｂ５を含むトランジスタが、第１０トランジスタ５０Ｂ５である。

なお、第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５を総称してトランジスタピラー５と称する場合がある。同様に、第１トランジスタ５０Ａ１〜第１０トランジスタ５０Ｂ５を総称してトランジスタ５０と称する場合がある。

図１では、１つのトランジスタピラー群は、５つの縦型トランジスタにより構成される構造を例示しているが、１つのトランジスタピラー群に含まれる縦型トランジスタの個数を限定する趣旨ではない。５個より多くの、又は５個よりも少ないトランジスタピラーにより各トランジスタピラー群が構成されていてもよい。

各トランジスタピラーの周囲に位置する活性領域１Ａの表面部分には不純物拡散層が設けられる。この不純物拡散層は、各々の縦型トランジスタに共有されるピラー下部拡散層９を構成する。

活性領域１Ａには、ピラー下部拡散層９に接続され、各縦型トランジスタに共有される第１コンタクトプラグ３１Ａ１〜３１Ａ５が配置される。なお、以降の説明において、５つの第１コンタクトプラグ３１Ａ１〜３１Ａ５を第１プラグ３１と称する場合がある。

各縦型トランジスタの上部には、第２コンタクトプラグ３０が配置される。半導体装置１００は、各縦型トランジスタに対応する第２コンタクトプラグ３０の上面に接して配置される配線３３により、各縦型トランジスタは相互に接続される構成を有している。なお、以降の説明において、第２コンタクトプラグ３０を第２プラグ３０と称する場合がある。

上記の構成により、１０個の縦型トランジスタの各々は、ピラー下部拡散層９を共有することになり、それぞれの下部が接続され、配線３３によりそれぞれの上部が接続される。即ち、半導体装置１００は、１０個の縦型トランジスタが並列接続された一つの並列トランジスタを有する。

活性領域１Ａと、活性領域１ＡのＹ方向における素子分離領域２の一部と、によりピラー溝形成領域１Ｂが構成される。

ピラー溝形成領域１Ｂ内の素子分離領域２には、Ｙ方向に整列する複数のトランジスタピラー５Ａの１つに隣接してダミーピラー６が配置される。ダミーピラー６の実質的な形状は矩形である。つまり、半導体装置１００に実際に形成されたダミーピラー６の角が丸い場合もある。

ダミーピラー６は、活性領域１Ａの一端部に位置する第１トランジスタピラー５Ａ１に隣接して配置される。ダミーピラー６は、ピラー溝形成領域１Ｂにおける活性領域１Ａと素子分離領域２の境界に跨るように配置される。ダミーピラー６は、活性領域１Ａ側に配置されるダミーシリコンピラー６Ａと素子分離領域２側に配置されるダミー絶縁膜ピラー６Ｂとから構成される。

ダミーピラー６は、ダミーシリコンピラー６Ａとダミー絶縁膜ピラー６Ｂそれぞれの一側面が接して合体した複合ピラーである。ダミーピラー６は、各々の縦型トランジスタを構成するゲート電極に給電する給電用ピラーとして機能する。

縦型のトランジスタ５０のチャネルを構成する各トランジスタピラー５（第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５）を形成する際には、Ｙ方向（第１方向）の幅及びＹ方向に垂直なＸ方向（第２方向）の幅が同一の矩形のマスクを使用する。矩形状のマスクを用いたリソグラフィを実行すると、半導体基板上には円形のトランジスタピラー５が形成される。トランジスタピラー５は、平面視において所定の直径（例えば５０ｎｍ）を持つ円柱として半導体基板に形成される。但し、トランジスタピラー５の平面形状は、リソグラフィにおけるパターン転写の精度に依存するため、トランジスタピラー５の平面形状は円形に限らず、角が丸くなった矩形形状の場合もある。

第１、第２トランジスタピラー群を構成する５つのトランジスタピラーは、平面視でＹ方向の同一線上に中心が位置するように一定の間隔で配置される。なお、以降の説明において、トランジスタピラー５の中心が位置するＹ方向の直線をピラー中心線と称する場合がある。

第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５とダミーピラー６は、その中心点がピラー中心線上に位置し、且つ、Ｙ方向に一定の間隔となるように配置される。第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５それぞれの間隔は、例えば、３０ｎｍである。

トランジスタ５０それぞれの直上には、シリコンプラグ１９、第２プラグ３０及び配線３３が配置される。

第１トランジスタピラー５Ａ１の中心と第２トランジスタピラー５Ａ２の中心を結ぶ直線（ピラー中心線の一部）の中間点４６に対して、Ｘ方向の一方に隣接するように第６トランジスタピラー５Ｂ１が配置される。中間点４６と第６トランジスタピラー５Ｂ１のＸ方向の間隔は、第１トランジスタピラー５Ａ１の直径を基準にして１．５倍に設定され、上記の例では７５ｎｍ（５０×１．５）となる。

第２トランジスタピラー５Ａ２の中心と第３トランジスタピラー５Ａ３の中心を結ぶ直線の中間点４７に対して、Ｘ方向の一方に隣接するように第７トランジスタピラー５Ｂ２が配置される。第８トランジスタピラー５Ｂ３〜第１０トランジスタピラー５Ｂ５に関しても、第６トランジスタピラー５Ｂ１と同様に配置される。

第２トランジスタピラー群を構成する第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５は、第１トランジスタピラー群を構成する第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５に対して、Ｙ方向に半ピッチずらして配置される。

中間点４６に対して、Ｘ方向の他方にて隣接するように円形の第１プラグ３１Ａ１が配置される。第１プラグ３１Ａ１は、中間点４６に対して、第６トランジスタピラー５Ｂ１が点対称の位置になるように配置される。中間点４６と第１プラグ３１Ａ１のＸ方向の間隔は、第１トランジスタピラー５Ａ１の直径を基準にして１．５倍に設定され、上記の例では７５ｎｍ（５０×１．５）となる。

中間点４７に対して、Ｘ方向の他方にて隣接するように、円形の第１プラグ３１Ａ２が配置される。第１プラグ３１Ａ３〜第１プラグ３１Ａ５に関しても、第１プラグ３１Ａ１と同様に配置される。

なお、第１トランジスタピラー群に含まれるトランジスタピラー５Ａ、第２トランジスタピラー群に含まれるトランジスタピラー５Ｂ及び第１プラグ３１の詳細な位置関係については後述する。

ダミー絶縁膜ピラー６Ｂの上方には、第３コンタクトプラグ４１が配置される。なお、以降の説明において、第３コンタクトプラグ４１を第３プラグ４１と称する場合がある。第３プラグ４１は、平面視において、ダミー絶縁膜ピラー６Ｂと部分的に重なる位置に配置されている。第３プラグ４１は、Ｙ方向において、ダミー絶縁膜ピラー６Ｂの外側に一部はみ出して配置される。図１においては、第３プラグ４１がダミー絶縁膜ピラー６Ｂに対して、Ｙ方向にオフセットしている。しかし、第３プラグ４１の配置を限定する趣旨ではなく、活性領域１Ａ及び各々のトランジスタピラーに接触しない任意の範囲でＸ方向にオフセットされていてもよい。

第３プラグ４１の上面には、配線４２が配置される。

ゲート電極１１ａは、各トランジスタピラー５の全側面を囲むようにゲート絶縁膜を介して配置される。ゲート電極１１ａは、各々隣接するトランジスタピラー間の隙間を埋設することで相互接続され、複数のトランジスタピラーに共有される１つのゲート電極を構成する。

給電用ゲート電極１１ｂは、ダミーピラー６の全側面を囲むように配置される。ゲート電極１１ａと給電用ゲート電極１１ｂは、ダミーピラー６に最も近接するトランジスタピラー（図１では、第１トランジスタピラー５Ａ１）との間の隙間を埋設することで接続される。

第３プラグ４１は、平面視において、ダミーピラー６からオフセットした部分（はみ出した部分）にて、給電用ゲート電極１１ｂと接続される。ゲート電極１１ａと給電用ゲート電極１１ｂの平面視における厚み（図３におけるゲート電極１１ｂのＸ方向の長さ）は、例えば、２０ｎｍに設定される。なお、以降の説明において、ゲート電極１１ａと給電用ゲート電極１１ｂを総称し、ゲート電極１１と称する場合がある。

例えば、ゲート電極１１の厚みを２０ｎｍとすると、上述のように３０ｎｍとした各々のトランジスタピラー同士の間隔、及び３５ｎｍとした第１トランジスタピラー５Ａ１とダミーピラー６の間隔は、いずれもゲート電極１１の厚みの２倍以下（４０ｎｍ以下）となる。従って、各ピラー間の隙間は、埋設されたゲート電極１１により接続され、ゲート電極１１ａ及び給電用ゲート電極１１ｂは１つのゲート電極として機能する。つまり、ダミーピラー６の給電用ゲート電極１１ｂに供給されたゲート電圧は、第１トランジスタピラー５Ａ１に対応するゲート電極１１ａを初めとした各ゲート電極に供給される。

５つの第１プラグ３１Ａの直上には、配線３４が配置される。配線３４は、５つの第１プラグ３１Ａを介して、各トランジスタを構成するピラー下部拡散層９と接続されており、ピラー下部拡散層９への給電配線となる。

次に、図２を参照しつつ、第１トランジスタピラー群に含まれるトランジスタピラー５Ａ、第２トランジスタピラー群に含まれるトランジスタピラー５Ｂ及び第１プラグ３１の位置関係について説明する。

図２（ａ）は、図１の破線により囲まれた領域の拡大図の一例である。図２（ａ）を参照すると、第１トランジスタピラー群に含まれる第１トランジスタピラー５Ａ１の中心点Ａ１と第２トランジスタピラー５Ａ２の中心点Ａ２の上をピラー中心線Ｃ１がＹ方向（第１の方向）に延伸する。第１プラグ３１Ａ１は、ピラー中心線Ｃ１を挟んで第２トランジスタピラー群に含まれる第６トランジスタピラー５Ｂ１と対峙する。また、第１プラグ３１Ａ１の中心点Ｄ１は、ピラー中心線Ｃ１上の中間点４６と第６トランジスタピラー５Ｂ１の中心点Ｂ１を結び、Ｘ方向（第２の方向）に延伸する中心線Ｃ２の上にある。また、第１プラグ３１Ａ１の中心点Ｄ１と中間点４６の距離と、第１プラグ３１Ａ１と対峙する第６トランジスタピラー５Ｂ１の中心点Ｂ１と中間点４６の距離が等しくなるように第１プラグ３１Ａ１は配置される。

但し、第１プラグ３１Ａ１の中心点Ｄ１が必ずしも中心線Ｃ２上にある必要はなく、第１プラグ３１Ａ１が配置できる場所には幅がある。具体的には、第１プラグ３１Ａ１の少なくとも一部が、中心線Ｃ２上にあればよい。

トランジスタピラー５Ａ、トランジスタピラー５Ｂ及び第１プラグ３１の位置関係は、トランジスタピラー５Ａ及び５Ｂを形成する際に使用するマスクの形状により規定することができる。

図２（ｂ）は、トランジスタピラー５Ａ及び５Ｂを形成する際に使用するマスクパターンと第１プラグ３１の位置関係の一例を示す図である。図２（ｂ）において、マスクパターン７Ａ１は第１トランジスタピラー５Ａ１に、マスクパターン７Ａ２は第２トランジスタピラー５Ａ２に、マスクパターン７Ｂ１は第６トランジスタピラー５Ｂ１にそれぞれ対応するマスクパターンである。

マスクパターン７Ａ１は、第１頂点６０と第２頂点６１を具備する。マスクパターン７Ａ２は、第３頂点６２と第４頂点６３を具備する。マスクパターン７Ｂ１は、第５頂点６４と第６頂点６５を具備する。

図２（ｂ）のＹ方向（第１の方向）において、第１頂点６０は第３頂点６２と対峙しており、第２頂点６１は第４頂点６３と対峙している。ピラー中心線Ｃ１上の中間点４６と対峙するように、一方のＸ方向（第２の方向）にて、マスクパターン７Ｂ１は位置する。他方のＸ方向には、第１プラグ３１Ａ１が配置されている。第５頂点６４は第１頂点６０と対峙しており、第６頂点６５は第３頂点６２と対峙している。

第１プラグ３１Ａ１は、第２頂点６１又は第４頂点６３と対峙して配置される。第１プラグ３１Ａ１は、第６頂点６５を始点として第２頂点６１を通る第１仮想直線５７と、第５頂点６４を始点として第４頂点６３を通る第２仮想直線５８で挟まれた領域５９に、少なくとも一部が重なるように配置する。

なお、以降の説明において、マスクパターン７Ａ１、７Ａ２及び７Ｂ１の各頂点により構成される領域５９を、第１領域５９Ａ１と称する場合がある。同様に、第２トランジスタピラー５Ａ２、第３トランジスタピラー５Ａ３及び第７トランジスタピラー５Ｂ２に対応するマスクパターンの各頂点により構成される領域５９を第２領域５９Ａ２（図示せず）と称する場合がある。他のトランジスタピラー５Ａとトランジスタピラー５Ｂに対応するマスクパターンの各頂点により構成される領域も同様に、第３領域５９Ａ３や第４領域５９Ａ４（いずれも図示せず）と称する場合がある。

次に、図３及び図４を参照しつつ、半導体装置１００の断面構造について説明する。

シリコン基板１の上面には絶縁膜２ｂからなる素子分離領域２が配置される。素子分離領域２に囲まれたシリコン基板１からなる活性領域１Ａには、半導体の基柱（半導体ピラー）である第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５（図４参照）と、第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５（図４には図示せず）が立設されている。

各トランジスタピラー５（第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５）は、対応するトランジスタ５０のチャネル部を構成する柱状の半導体である。１０個の各トランジスタピラー５は、素子分離領域２に区画された活性領域１Ａに、その全ての高さが同一となるように配置される。各トランジスタピラー５の太さ（シリコン基板１の基板表面に平行な面での断面の直径）は、完全空乏化が可能な太さに設定される。

各トランジスタ５０は、対応するトランジスタピラー５の上端部と下端部のそれぞれに配置された不純物拡散層を有する。トランジスタピラー５の上端部に位置するピラー上部拡散層１６は、ソース／ドレインの一方である。トランジスタピラー５の下端部に位置するピラー下部拡散層９はソース／ドレインの他方である。ピラー上部拡散層１６とピラー下部拡散層９の間に挟まれたトランジスタピラー５の中央部は、チャネル部を構成する。

図４に示すように、トランジスタピラーのうち、Ｙ方向の一方の端部となっている第１トランジスタピラー５Ａ１に対して、Ｙ方向に隣接するようにダミーピラー６が配置される。

トランジスタピラー５とダミーシリコンピラー６Ａは、シリコン基板１の表面をエッチングすることで設置される。ダミー絶縁膜ピラー６Ｂは、素子分離領域２の表面をエッチングすることで設置される。

ダミーシリコンピラー６Ａは、シリコン基板１の表面から突出する柱状の半導体である。一方、ダミー絶縁膜ピラー６Ｂは、素子分離領域２において突出する柱状の絶縁体である。ダミーピラー６は、給電用ゲート電極１１ｂの高さを嵩上げして、給電用ゲート電極１１ｂと上層の配線４２との距離を小さくするための突起層として機能する。

複数のトランジスタピラー５の側面を囲むゲート電極１１ａと、ダミーピラー６の側面を囲む給電用ゲート電極１１ｂは、各ピラー間の隙間を埋設することにより接続され、連続する１つのゲート電極１１を構成する。

トランジスタピラー５とダミーシリコンピラー６Ａの周囲に位置する活性領域１Ａ（シリコン基板１）の上面には、絶縁膜８が配置される。絶縁膜８は、トランジスタピラー５とダミーシリコンピラー６Ａの周囲を覆って、素子分離領域２に到達する。

ピラー下部拡散層９は、絶縁膜８の下方にて絶縁膜８と重なるように配置される。絶縁膜８は、ピラー下部拡散層９とゲート電極１１を電気的に絶縁する。ピラー下部拡散層９は、１０個のトランジスタピラー５同士を電気的に接続しており、１０個のトランジスタ５０に共通の下部拡散層を構成する。

素子分離領域２の底部は、ピラー下部拡散層９よりも深い位置に到達するように設けられており、素子分離領域２を挟んで隣接する活性領域同士の導通を防止する。

トランジスタピラー５とダミーシリコンピラー６Ａの側面には、ゲート絶縁膜１０が配置される。ゲート絶縁膜１０を介して、トランジスタピラー５とダミーシリコンピラー６Ａの各々の側面に所定の厚さ（例えば、２０ｎｍ；図３のＸ方向の厚さ）を有するゲート電極１１ａ及び給電用ゲート電極１１ｂが配置される。ダミー絶縁膜ピラー６Ｂの側面には、ゲート絶縁膜１０は配置されず、給電用ゲート電極１１ｂのみが配置される構成である。ゲート絶縁膜１０は、トランジスタピラー５の外周面を覆って絶縁膜８と接続される。

各トランジスタピラー５のチャネル部、ピラー上部拡散層１６及び絶縁膜８の下方に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と絶縁膜８によりゲート電極１１と電気的に絶縁される。

図３に示すように、例えば、第８トランジスタ５０Ｂ３は、ピラー下部拡散層９、ピラー上部拡散層１６、ゲート絶縁膜１０、ゲート電極１１ａにより構成される。

素子分離領域２とダミーピラー６の上面には、絶縁膜３とマスク膜４が配置される。ゲート電極１１と絶縁膜８を覆うように、第１層間絶縁膜１２が配置され、第１層間絶縁膜１２はピラー溝形成領域１Ｂを埋設する。即ち、第１層間絶縁膜１２は、素子分離領域２と絶縁膜３とマスク膜４の壁面に囲まれた領域に配置される。

マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が配置される。さらに、第２層間絶縁膜２０を覆うようにストッパー膜２１が配置される。第３層間絶縁膜２４は、ストッパー膜２１を覆うように配置される。

図４を参照すると、第３層間絶縁膜２４の上面には、配線４２が配置される。配線４２は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通する第３プラグ４１により、給電用ゲート電極１１ｂと接続される。また、第３層間絶縁膜２４の上面には、配線３３と配線３４が配置される（図３参照）。配線３３は、第１層間絶縁膜１２とゲート電極１１で取り囲まれたシリコンプラグ１９と、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通する第２プラグ３０と、を介して各トランジスタピラー５のピラー上部拡散層１６と接続される。

シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共にトランジスタ５０のソース／ドレインの一方を構成する。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置される。サイドウォール膜１８と絶縁膜１７は、シリコンプラグ１９とゲート電極１１ａを電気的に絶縁する。

図３を参照すると、配線３４は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び絶縁膜８を貫通する第１プラグ３１Ａにより、ピラー下部拡散層９と接続される。

＜半導体装置１００の製造方法＞
次に、第１の実施形態に係る半導体装置１００の製造方法について、図５〜図１７を参照しつつ説明する。なお、以下の説明に用いるシリコン基板１は、ｐ型の単結晶基板であるとするが、シリコン基板１を限定する趣旨ではない。

図５は、半導体装置１００の製造方法を説明するための図である。図６は、図５に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。

図６を参照すると、フォトリソグラフィ法及びドライエッチング法を用いて、シリコン基板１に溝２ａが形成される。溝２ａの深さは、例えば、２５０ｎｍとする。

その後、溝２ａの内部を埋め込むように（充填するように）シリコン基板１の全面にシリコン窒化膜やシリコン酸化膜からなる絶縁膜２ｂをＣＶＤ（Chemical Vapor Deposition）法により堆積する。その後、シリコン基板１の上面に形成された不要な絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing）法により除去し、絶縁膜２ｂを溝２ａの内部だけに残すことにより、素子分離領域２を形成する。その結果、素子分離領域２により囲まれた活性領域１Ａが形成される（図５、図６参照）。

図７は、半導体装置１００の製造方法を説明するための図である。図８は、図７に示すＸ１−Ｘ１間の断面模式図の一例を示す図である。図９は、図７に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。

ＣＶＤ方により、シリコン基板１の上面にシリコン酸化膜からなり、所定の厚み（例えば、２ｎｍ）を有する絶縁膜３を形成する。その後、絶縁膜３の上面にシリコン窒化膜からなり、所定の厚み（例えば、１２０ｎｍ）を有するマスク膜４を形成する。

その後、フォトリソグラフィ法により、ホトレジストマスク３６を形成する。なお、ホトレジストマスク３６は、非晶質カーボン膜などのハードマスクを下層に含む積層膜としても良い。ホトレジストマスク３６を用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３にホトレジストマスク３６のパターンを転写する。その結果、パターニングした開口部（ピラー溝形成領域１Ｂ）内には、シリコン基板１の上面と素子分離領域２の上面が露出する。その後、ホトレジストを含むハードマスクを除去する。

次に、マスク膜４をマスクとして用いて、露出させたシリコン基板１と素子分離領域２が所定の深さ（例えば、１５０ｎｍ）となるように、異方性ドライエッチング法により掘り下げる。シリコン基板１と素子分離領域２を掘り下げることにより、トランジスタのチャネルとなるトランジスタピラー５（第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５）と、給電用ゲート電極を上層の配線に接続するためのダミーピラー６と、が形成される。その際、第２トランジスタピラー群を構成する第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５は、第１トランジスタピラー群を構成する第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５に対して、Ｙ方向へ半ピッチずらして形成する。各々のピラーは、掘り下げられたシリコン基板１の上面及び素子分離領域２の上面から、上方に突き出るように形成する。その結果、各トランジスタピラー５は、例えば、直径５０ｎｍとする円形にて形成される。

図９を参照すると、ダミーピラー６は、活性領域１Ａ側に立設するダミーシリコンピラー６Ａの一側面と、素子分離領域２側に立設するダミー絶縁膜ピラー６Ｂの一側面と、が接して合体する複合ピラーとして形成される。

図１０は、半導体装置１００の製造方法を説明するための図である。図１１は、図１０に示すＸ１−Ｘ１間の断面模式図の一例を示す図である。図１２は、図１０に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。

トランジスタピラー５とダミーシリコンピラー６Ａの側面を熱酸化法により、例えば５ｎｍ厚となるように酸化する（図示せず）。その後、ＣＶＤ法によりシリコン窒化膜を、例えば２０ｎｍ厚となるように成膜後、全面エッチバックを行ってトランジスタピラー５とダミーピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。その後、熱酸化法により、各々のトランジスタピラー５の周辺に位置して上面が露出している活性領域１Ａに、所定の厚み（例えば、３０ｎｍ）を持つ絶縁膜８を形成する。その際、トランジスタピラー５とダミーピラー６の側面はシリコン窒化膜で覆われているので酸化されることはない。

その後、イオン注入法により、絶縁膜８の下方にピラー下部拡散層９を形成する。ピラー下部拡散層９は、１０個のトランジスタピラー５（第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５）により共有される。なお、イオン注入時には、ｎ型不純物となるヒ素を用いることができる。

その後、ドライエッチング法又はウェットエッチング法により、トランジスタピラー５とダミーピラー６の側面に形成したサイドウォール膜と熱酸化膜を除去する。その後、熱酸化法により、トランジスタピラー５とダミーシリコンピラー６Ａの側面に、例えば３ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜１０を形成する。

その後、シリコン基板１の全面にゲート電極となる所定の厚み（例えば、２０ｎｍ）を持つポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜する。その後、全面エッチバックを実施する。その結果、トランジスタピラー５の側面にゲート電極１１ａが形成される。また、同時に、ダミーピラー６の側面に給電用ゲート電極１１ｂが形成される。ダミーピラー６は、トランジスタピラーとしては機能しないが、ゲート電極１１ａと給電用ゲート電極１１ｂを接続するためのゲート電極接続ピラーとして機能する。

図１２を参照すると、トランジスタピラー５同士の間隔、及びトランジスタピラー５とダミーピラー６の間隔は、上述のように、ゲート電極１１の膜厚の２倍以下に設定しているので、各々のトランジスタピラー５の間、及び第１トランジスタピラー５Ａ１とダミーピラー６の間は、ゲート電極１１ａ及び給電用ゲート電極１１ｂにより埋められ一体化して接続される。

図１３は、半導体装置１００の製造方法を説明するための断面模式図の一例である。図１３を参照すると、トランジスタピラー５とダミーピラー６を埋め込むように、ＣＶＤ法により、シリコン酸化膜からなる第１層間絶縁膜１２を形成する。その後、ＣＭＰ法により、第１層間絶縁膜１２をマスク膜４が露出するように平坦化する。

その後、ＣＶＤ法により、シリコン酸化膜からなる所定の厚み（例えば、５０ｎｍ）を持つマスク膜１３を成膜する。その後、フォトリソグラフィ法及びエッチング法を用いて、マスク膜１３の一部を除去する。なお、除去するマスク膜１３は、平面視において、トランジスタピラー５を配置した部分に限定する。その結果、マスク膜１３を除去した開口部１４には、トランジスタピラー５の上方におけるマスク膜４が露出する。

その後、露出したマスク膜４をウェットエッチング法により選択的に除去する。その後、新たに露出した絶縁膜３を除去するこことで、トランジスタピラー５の上方に開口部１５を形成する。開口部１５の底面には、トランジスタピラー５の上面が露出しており、側面にはゲート電極１１ａの一部が露出する。

図１４は、半導体装置１００の製造方法を説明するための断面模式図の一例である。図１４を参照すると、熱酸化法により、開口部１５の内壁へシリコン酸化膜からなる絶縁膜１７を形成する。その後、開口部１５からトランジスタピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐やヒ素等）をイオン注入し、ピラー上部拡散層１６を形成する。

その後、ＣＶＤ法により、例えば厚さ１０ｎｍのシリコン窒化膜を成膜する。その後、エッチバックを行うことにより、開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８を形成する際に、トランジスタピラー５の上面に形成されていた絶縁膜１７を除去し、トランジスタピラー５の上面を露出する。このとき絶縁膜１７は、サイドウォール膜１８の下方と開口部１５におけるゲート電極１１ａの露出面に残留する。サイドウォール膜１８は、その後に形成するシリコンプラグとゲート電極１１ａの間の絶縁を確保する役割を果たす。

その後、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにトランジスタピラー５の上面へシリコンプラグ１９を成長させる。その後、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体とし、トランジスタピラー５の上部に形成したピラー上部拡散層１６と電気的に接触させる。

図１５は、半導体装置１００の製造方法を説明するための図である。図１６は、図１５に示すＸ１−Ｘ１間の断面模式図の一例を示す図である。図１７は、図１５に示すＹ１−Ｙ１間の断面模式図の一例を示す図である。

ＣＶＤ法によって、図１３に示す開口部１４を埋め込むようにシリコン酸化膜からなる第２層間絶縁膜２０を形成する。このとき、シリコン酸化膜からなるマスク膜１３は、第２層間絶縁膜２０と一体化するので、以降の説明では、マスク膜１３も含めて第２層間絶縁膜２０と称する場合がある。

その後、ＣＶＤ法により、例えば厚さ２０ｎｍのシリコン窒化膜からなるストッパー膜２１を成膜する。その後、ＣＶＤ法により、例えば厚さ１５０ｎｍのシリコン酸化膜からなる第３層間絶縁膜２４を成膜する。

その後、フォトリソグラフィ法及びドライエッチング法を用いて、コンタクト孔２７〜コンタクト孔２９を形成する。図１５を参照すると、形成された５つのコンタクト孔２９（コンタクト孔２９Ａ１〜２９Ａ５）のうちコンタクト孔２９Ａ１は、活性領域１Ａにおいて、第１トランジスタピラー５Ａ１及び第２トランジスタピラー５Ａ２の中間点４６と隣接するように、円形として形成される。同様に、コンタクト孔２９Ａ２は、第２トランジスタピラー５Ａ２及び第３トランジスタピラー５Ａ３の中間点４７と隣接するように形成される。コンタクト孔２９Ａ３〜２９Ａ５も同様に、円形として形成される。

ここで、コンタクト孔２９Ａ１と中間点４６の間隔は、トランジスタピラー５の直径の１．５倍（例えば、７５ｎｍ）に設定されている。他のコンタクト孔２９と中間点の間隔も同様である。コンタクト孔２７は、ダミー絶縁膜ピラー６Ｂの端部に形成されるので、その底部には、ダミーピラー６の上方に形成したマスク膜４と、ダミーピラー６の側面に形成した給電用ゲート電極１１ｂの一部と、が露出する（図１７参照）。

また、コンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出し、コンタクト孔２９の底部には、ピラー下部拡散層９の一部が露出する。なお、コンタクト孔２８を形成する際には、ドライエッチングをストッパー膜２１で一旦止めることで、シリコンプラグ１９までの深さを制御する。コンタクト孔２７〜コンタクト孔２９は同時に形成しても良いが、別々に形成しても良い。

その後、ＣＶＤ法により、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）、窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）で構成された金属膜を成膜し、コンタクト孔２７〜コンタクト孔２９の内部を埋設する。その後、ＣＭＰ法により、第３層間絶縁膜２４の上面における金属膜を除去し、シリコンプラグ１９に対する第２プラグ３０と、ピラー下部拡散層９に対する第１プラグ３１Ａと、給電用ゲート電極１１ｂに対する第３プラグ４１と、をそれぞれ形成する。

コンタクト孔２９Ａ１に埋め込まれた金属膜が第１プラグ３１Ａ１となり、コンタクト孔２９Ａ２における金属膜が第１プラグ３１Ａ２となる。コンタクト孔２９Ａ３〜２９Ａ５に関しても同様である。

図１、図３、図４を参照すると、スパッタ法によりタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された配線３３、配線３４及び配線４２を形成する。第３プラグ４１は、配線４２と接続する。ピラー下部拡散層９に接続している第１プラグ３１Ａは、配線３４と接続する。トランジスタピラー５に形成されたピラー上部拡散層１６に接続している第２プラグ３０は、配線３３に接続する。

［第１比較例］
次に、第１の比較例について説明する。

図１８は、第１の比較例に係る半導体装置１５０の平面レイアウトの一例を示す図である。

図１８を参照すると、活性領域１Ａに、第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５がＹ方向（第１方向）に一定の間隔で配置されている。第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５も、Ｙ方向に一定の間隔で配置されている。同様に、第１プラグ３１Ａ１〜３１Ａ５が、Ｙ方向に配置されている。

第１トランジスタピラー５Ａ１におけるＸ方向（第２方向）の一方には、第６トランジスタピラー５Ｂ１が配置され、Ｘ方向の他方には第１プラグ３１Ａ１が配置される。第２トランジスタピラー５Ａ２におけるＸ方向の一方には、第７トランジスタピラー５Ｂ２が配置され、Ｘ方向の他方には第１プラグ３１Ａ２が配置される。その他のトランジスタピラー及び第１プラグの配置も同様である。

各トランジスタピラーの周辺領域には下部拡散層が配置されており、下部拡散層を介して、各トランジスタピラーと第１プラグ３１が電気的に接続される。

図１８に示す半導体装置１５０のレイアウト構成では、例えば、第６トランジスタピラー５Ｂ１と第１プラグ３１Ａ１は、第１トランジスタピラー５Ａ１により阻害されて直線的に接続できない。そのため、第１トランジスタピラー５Ａ１の周囲における下部拡散層を迂回するルートで、第６トランジスタピラー５Ｂ１と第１プラグ３１Ａ１は電気的に接続されることになる。このような迂回ルートは、直線的に接続する場合と比較し、電気抵抗が増大する。その結果、第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５を含んで構成される並列トランジスタ全体の特性がばらつく。

一方、第１の実施形態に係る半導体装置１００では、複数のトランジスタピラー（第１トランジスタピラー５Ａ１〜第１０トランジスタピラー５Ｂ５）のそれぞれが千鳥の位置関係となるように配置している。即ち、第２トランジスタピラー群をなす第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５は、第１トランジスタピラー群をなす第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５に対して半ピッチずれて配置される。このような半導体装置１００の構成により、第１プラグ３１から個々の半導体ピラーが直線で見通せるので、各縦型トランジスタは最短の電流通路が確保できる。つまり、ピラー下部拡散層９における拡散層抵抗に起因するトランジスタの特性がばらつくことを抑制できる。その結果、並列トランジスタの特性が安定する。

次に、第１の実施形態に係る半導体装置１００の変形例について説明する。

［第１変形例］
図１９は、第１の変形例に係る半導体装置２００の平面レイアウトの一例を示す図である。

図１９を参照すると、第１プラグ３１Ａ１は、第１領域５９Ａ１及び第２領域５９Ａ２と少なくとも一部が重なるように配置される。第１プラグ３１Ａ３は、第２領域５９Ａ２〜第４領域５９Ａ４と少なくとも一部が重なるように配置される。第１プラグ３１Ａ５は、第４領域５９Ａ４及び第５領域５９Ａ５と少なくとも一部が重なるように配置される。

このような構成により、第１トランジスタピラー群を構成する各トランジスタピラーに阻害されることなく、第１プラグ３１Ａ１と第６トランジスタピラー５Ｂ１、及び第１プラグ３１Ａ１と第７トランジスタピラー５Ｂ２は直線的に接続される。つまり、第１プラグ３１Ａ１と第６トランジスタピラー５Ｂ１は直線で接続される。また、第１プラグ３１Ａ１と第７トランジスタピラー５Ｂ２は、第６トランジスタピラー５Ｂ１周辺のゲート電極１１ａを通るルートを除き、ほぼ直線にて接続される。

同様に、第１プラグ３１Ａ３と第７トランジスタピラー５Ｂ２、第１プラグ３１Ａ３と第８トランジスタピラー５Ｂ３、第１プラグ３１Ａ３と第９トランジスタピラー５Ｂ４が、それぞれ直線的に接続される。さらに、第１プラグ３１Ａ５と第９トランジスタピラー５Ｂ４、及び第１プラグ３１Ａ５と第１０トランジスタピラー５Ｂ５が、それぞれ直線的に接続される。

第１の実施形態に係る半導体装置１００と同様に、第１の変形例に係る半導体装置２００の構成によれば、並列トランジスタの特性を安定化することができる。さらに、半導体装置２００では、第１プラグ３１の配置数を必要最低限まで低減できる。

［第２変形例］
図２０は、第２の変形例に係る半導体装置３００の平面レイアウトの一例を示す図である。

第１プラグ３１Ａ１は、第１領域５９Ａ１及び第２領域５９Ａ２と少なくとも一部が重なるように配置される。第１プラグ３１Ａ２は、第２領域５９Ａ２及び第３領域５９Ａ３と少なくとも一部が重なるように配置される。第１プラグ３１Ａ４は、第３領域５９Ａ３及び第４領域５９Ａ４と少なくとも一部が重なるように配置される。第１プラグ３１Ａ５は、第４領域５９Ａ４及び第５領域５９Ａ５と少なくとも一部が重なるように配置される。

このような構成により、第１トランジスタピラー群を構成する各トランジスタピラーに阻害されることなく、第１プラグ３１Ａ１と第６トランジスタピラー５Ｂ１、第１プラグ３１Ａ１と第７トランジスタピラー５Ｂ２が、それぞれ直線的に接続される。同様に、第１プラグ３１Ａ２と第７トランジスタピラー５Ｂ２、第１プラグ３１Ａ２と第８トランジスタピラー５Ｂ３が、それぞれ直線的に接続される。

さらに、第１プラグ３１Ａ４と第８トランジスタピラー５Ｂ３、第１プラグ３１Ａ４と第９トランジスタピラー５Ｂ４が、それぞれ直線的に接続される。さらにまた、第１プラグ３１Ａ５と第９トランジスタピラー５Ｂ４、第１プラグ３１Ａ５と第１０トランジスタピラー５Ｂ５が、それぞれ直線的に接続される。

第１の実施形態に係る半導体装置１００と同様に、第１の変形例に係る半導体装置２００の構成によれば、並列トランジスタの特性を安定化することができる。さらに半導体装置３００では、第１プラグの配置数を低減すると共に、１つの第１プラグに対して直線上に配置するトランジスタピラーの数を２個に平均化し、それぞれのトランジスタピラーに対する電気抵抗のばらつきを低減している。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

図２１は、第２の実施形態に係る半導体装置４００の平面レイアウトの一例を示す図である。

図２１を参照すると、活性領域１Ａ内には、半導体基板表面から突き出るように設けられた第１１トランジスタピラー５Ｃ１、第１２トランジスタピラー５Ｃ２、第１３トランジスタピラー５Ｃ３、第１４トランジスタピラー５Ｃ４、第１５トランジスタピラー５Ｃ５が、Ｙ方向に配置される。なお、以降の説明において、第１１トランジスタピラー５Ｃ１〜第１５トランジスタピラー５Ｃ５をまとめて、第３トランジスタピラー群と称する場合がある。

第３トランジスタピラー群をなす各トランジスタピラーは、それぞれ縦型トランジスタを構成する。第１１トランジスタピラー５Ｃ１を含むトランジスタが、第１１トランジスタ５０Ｃ１である。第１２トランジスタピラー５Ｃ２を含むトランジスタが、第１２トランジスタ５０Ｃ２である。第１３トランジスタピラー５Ｃ３を含むトランジスタが、第１３トランジスタ５０Ｃ３である。第１４トランジスタピラー５Ｃ４を含むトランジスタが、第１４トランジスタ５０Ｃ４である。第１５トランジスタピラー５Ｃ５を含むトランジスタが、第１５トランジスタ５０Ｃ５である。

活性領域１Ａには、ピラー下部拡散層９に接続され、各縦型トランジスタに共有される第１プラグ３１Ａ１〜３１Ａ５及び第１プラグ３１Ｂ１〜３１Ｂ５が配置される。１５個の縦型トランジスタそれぞれは、ピラー下部拡散層９を共有することにより下部が接続され、配線３３を配置することにより上部が接続される構成を有する。即ち、半導体装置４００は、１５個の縦型トランジスタが並列接続された一つの並列トランジスタを有する構成である。

５つの第１プラグ３１Ａの直上には、配線３４Ａが配置される。５つの第１プラグ３１Ｂの直上には、配線３４Ｂが配置される。ピラー中心線において、第１１トランジスタピラー５Ｃ１の中心と第１２トランジスタピラー５Ｃ２の中心を結ぶ直線の中間点となる中間点４８に対して、一方のＸ方向で隣接するように、円形の第６トランジスタピラー５Ｂ１が配置される。

中間点４８と第６トランジスタピラー５Ｂ１のＸ方向の間隔は、トランジスタピラー５Ａの直径を基準にして１．５倍に設定されており、例えば、７５ｎｍである。第１２トランジスタピラー５Ｃ２の中心と第１３トランジスタピラー５Ｃ３の中心を結ぶ直線の中間点となる中間点４９に対して、一方のＸ方向で隣接するように、円形の第７トランジスタピラー５Ｂ２が配置される。第８トランジスタピラー５Ｂ３〜第１０トランジスタピラー５Ｂ５に関しても、第６トランジスタピラー５Ｂ１と同様に配置される。

第３トランジスタピラー群を構成する第１１トランジスタピラー５Ｃ１〜第１５トランジスタピラー５Ｃ５は、第２トランジスタピラー群を構成する第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５に対して、Ｙ方向へ半ピッチずらして配置されると共に、第１トランジスタピラー群を構成する第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５に対しては、ピッチを同期して配置される。

中間点４８に対して、他方のＸ方向で隣接するように、円形の第１プラグ３１Ｂ１が配置される。第１プラグ３１Ｂ１は、中間点４８に対して、第６トランジスタピラー５Ｂ１が点対称の位置になるように配置される。中間点４８と第１プラグ３１Ｂ１のＸ方向の間隔は、トランジスタピラー５Ａの直径を基準にして１．５倍としており、例えば、７５ｎｍである。

中間点４９に対して、他方のＸ方向で隣接するように、円形の第１プラグ３１Ｂ２が配置される。第１プラグ３１Ｂ３〜３１Ｂ５に関しても、第１プラグ３１Ｂ１と同様に配置される。第１プラグ３１Ｂ１の少なくとも一部は、第１１トランジスタピラー５Ｃ１、第１２トランジスタピラー５Ｃ２及び第６トランジスタピラー５Ｂ１それぞれのマスクパターンの各頂点で構成される第１領域５９Ａ１に相当する領域に配置される。第１プラグ３１Ｂ２〜３１Ｂ５に関しても同様である。

第１の実施形態に係る半導体装置１００と同様に、第２の実施形態に係る半導体装置４００の構成によれば、並列トランジスタの特性を安定化することができる。さらに、半導体装置４００では、並列トランジスタを構成するトランジスタピラー数を増やして合計３列としているので、半導体装置１００よりも電流駆動能力を高めることができる。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。

図２２は、第３の実施形態に係る半導体装置５００の平面レイアウトの一例を示す図である。

活性領域１Ａには、半導体基板表面から突き出るように設けられた第１６トランジスタピラー５Ｄ１、第１７トランジスタピラー５Ｄ２、第１８トランジスタピラー５Ｄ３、第１９トランジスタピラー５Ｄ４、第２０トランジスタピラー５Ｄ５が、Ｙ方向に配置される。なお、以降の説明において、第１６トランジスタピラー５Ｄ１〜第２０トランジスタピラー５Ｄ５をまとめて、第４トランジスタピラー群と称する場合がある。

第４トランジスタピラー群をなす各トランジスタピラーは、それぞれ縦型トランジスタを構成する。第１６トランジスタピラー５Ｄ１を含むトランジスタが、第１６トランジスタ５０Ｄ１である。第１７トランジスタピラー５Ｄ２を含むトランジスタが、第１７トランジスタ５０Ｄ２である。第１８トランジスタピラー５Ｄ３を含むトランジスタが、第１８トランジスタ５０Ｄ３である。第１９トランジスタピラー５Ｄ４を含むトランジスタが、第１９トランジスタ５０Ｄ４である。第２０トランジスタピラー５Ｄ５を含むトランジスタが、第２０トランジスタ５０Ｄ５である。

第１１トランジスタピラー５Ｃ１に対して、一方のＸ方向で隣接するように、円形の第６トランジスタピラー５Ｂ１が配置される。第１１トランジスタピラー５Ｃ１と第６トランジスタピラー５Ｂ１のＸ方向の間隔は、トランジスタピラー５Ａの直径を基準にして１倍としており、例えば、５０ｎｍである。第１２トランジスタピラー５Ｃ２に対して、一方のＸ方向で隣接するように、円形の第７トランジスタピラー５Ｂ２が配置される。第８トランジスタピラー５Ｂ３〜第１０トランジスタピラー５Ｂ５に関しても、第６トランジスタピラー５Ｂ１と同様に配置される。

ピラー中心線において、第１６トランジスタピラー５Ｄ１の中心と第１７トランジスタピラー５Ｄ２の中心を結ぶ直線の中間点となる中間点７０に対して、一方のＸ方向で隣接するように、円形の第１１トランジスタピラー５Ｃ１が配置される。

中間点７０と第１１トランジスタピラー５Ｃ１のＸ方向の間隔は、トランジスタピラー５Ａの直径を基準にして１．５倍としており、例えば、７５ｎｍである。また、第１７トランジスタピラー５Ｄ２の中心と第１８トランジスタピラー５Ｄ３の中心を結ぶ直線の中間点となる中間点７１に対して、一方のＸ方向で隣接するように、円形の第１２トランジスタピラー５Ｃ２が配置される。第１３トランジスタピラー５Ｃ３〜第１５トランジスタピラー５Ｃ５に関しても、第１１トランジスタピラー５Ｃ１と同様に配置される。

第３トランジスタピラー群を構成する第１１トランジスタピラー５Ｃ１〜第１５トランジスタピラー５Ｃ５は、第２トランジスタピラー群を構成する第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５に対して、ピッチを同期させている。一方、第１１トランジスタピラー５Ｃ１〜第１５トランジスタピラー５Ｃ５は、第１トランジスタピラー群を構成する第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５に対して、Ｙ方向へ半ピッチずらして配置される。

第４トランジスタピラー群を構成する第１６トランジスタピラー５Ｄ１〜第２０トランジスタピラー５Ｄ５は、第２トランジスタピラー群を構成する第６トランジスタピラー５Ｂ１〜第１０トランジスタピラー５Ｂ５に対して、Ｙ方向へ半ピッチずらして配置される。一方、第１６トランジスタピラー５Ｄ１〜第２０トランジスタピラー５Ｄ５は、第１トランジスタピラー群を構成する第１トランジスタピラー５Ａ１〜第５トランジスタピラー５Ａ５に対して、ピッチを同期させている。

中間点７０に対して、他方のＸ方向で隣接するように、円形の第１プラグ３１Ｂ１が配置される。第１プラグ３１Ｂ１は、中間点７０に対して、第１１トランジスタピラー５Ｃ１が点対称の位置になるように配置される。中間点７０と第１プラグ３１Ｂ１のＸ方向の間隔は、トランジスタピラー５Ａの直径を基準にして１．５倍としており、例えば、７５ｎｍである。

中間点７１に対して、他方のＸ方向で隣接するように、円形の第１プラグ３１Ｂ２が配置される。第１プラグ３１Ｂ３〜３１Ｂ５に関しても、第１プラグ３１Ｂ１と同様に配置される。

第１プラグ３１Ｂ１の少なくとも一部は、第１６トランジスタピラー５Ｄ１、第１７トランジスタピラー５Ｄ２及び第１１トランジスタピラー５Ｃ１それぞれのマスクパターンの各頂点で構成される第１領域５９Ａ１に相当する領域に配置される。第１プラグ３１Ｂ２〜３１Ｂ５に関しても同様である。

第１の実施形態に係る半導体装置１００と同様に、第３の実施形態に係る半導体装置５００の構成によれば、並列トランジスタの特性を安定化することができる。さらに、半導体装置５００では、並列トランジスタを構成するトランジスタピラー数を増やして合計４列としているので、半導体装置１００よりも電流駆動能力を高めることができる。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１ シリコン基板
１Ａ 活性領域
１Ｂ ピラー溝形成領域
２ 素子分離領域
２ａ 溝
２ｂ、３、８、１７ 絶縁膜
４ マスク膜
５、５Ａ１〜５Ａ５、５Ｂ１〜５Ｂ５、５Ｃ１〜５Ｃ５、５Ｄ１〜５Ｄ５ トランジスタピラー
６ ダミーピラー
６Ａ ダミーシリコンピラー
６Ｂ ダミー絶縁膜ピラー
７Ａ１、７Ａ２、７Ｂ１ マスクパターン
９ ピラー下部拡散層
１０ ゲート絶縁膜
１１ａ ゲート電極
１１ｂ 給電用ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４、１５ 開口部
１６ ピラー上部拡散層
１８ サイドウォール膜
１９ シリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
２７〜２９、２７Ａ１〜２９Ａ５ コンタクト孔
３０ 第２コンタクトプラグ（第２プラグ）
３１Ａ１〜３１Ａ５、３１Ｂ１〜３１Ｂ５ 第１コンタクトプラグ（第１プラグ）
３３、３４、３４Ａ、３４Ｂ、４２ 配線
３６ ホトレジストマスク
４１ 第３コンタクトプラグ（第３プラグ）
４６、４７、４８、４９、７０、７１ 中間点
５０Ａ１〜５０Ａ５、５０Ｂ１〜５０Ｂ５、５０Ｃ１〜５０Ｃ５、５０Ｄ１〜５０Ｄ５ トランジスタ
５７ 第１仮想直線
５８ 第２仮想直線
５９ 領域
６０〜６６ 頂点
１００、１５０、２００〜５００ 半導体装置

Claims (10)

1. 半導体基板の表面に配置される素子分離領域により区画される活性領域と、
   前記活性領域において、第１の方向に配置される複数の第１半導体ピラーからなる第１半導体ピラー群と、
   前記活性領域において、前記第１の方向に配置される複数の第２半導体ピラーからなる第２半導体ピラー群と、
   前記活性領域の領域であって、前記複数の第１及び第２半導体ピラーが配置されていない領域の表面に配置される下部拡散層と、
   前記下部拡散層の上面に立設される第１プラグと、
   を備え、
   前記複数の第１半導体ピラーは、前記第１の方向に等間隔に配置され、
   前記複数の第２半導体ピラーは、前記第１の方向に等間隔に配置されると共に、前記複数の第１半導体ピラーとは、前記第１の方向に半ピッチずれて配置され、
   前記第１プラグは、前記複数の第１半導体ピラーの中心点を結ぶ第１中心線を挟んで前記第２半導体ピラー群に含まれる１つの前記第２半導体ピラーと対峙し、
   前記第１プラグの一部分が、前記第１半導体ピラー群に含まれる２つの前記第１半導体ピラーの中心の中間点と前記第２半導体ピラーの中心点を結ぶ、前記第１の方向に直交する第２の方向の第２中心線と、重なるように前記第１プラグは配置される、半導体装置。
2. 前記第１プラグの中心点と前記中間点の距離と、前記第１プラグと対峙する第２半導体ピラーの中心点と前記中間点の距離と、が等しい請求項１の半導体装置。
3. 前記活性領域において、複数の前記第１プラグが前記第１の方向に配置される請求項１又は２の半導体装置。
4. 前記複数の第１及び第２半導体ピラーそれぞれの側面を囲みつつ、隣接する前記第１及び第２半導体ピラー間の隙間を埋設するように第１ゲート電極が形成され、
   前記複数の第１及び第２半導体ピラーそれぞれの側面であって、前記半導体基板からみて上部に上部拡散層が形成され、
   前記下部拡散層は、前記複数の第１及び第２半導体ピラーそれぞれの側面であって、前記半導体基板からみて下部に共通接続される、請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記複数の第１及び第２半導体ピラーそれぞれの上方に形成され、一端が前記上部拡散層に接続される第２プラグをさらに備える、請求項４の半導体装置。
6. 前記活性領域と前記素子分離領域の境界に跨がるように配置されるダミーピラーと、
   前記ダミーピラーの側面を囲むように形成される第２ゲート電極と、
   をさらに備え、
   前記第１ゲート電極と前記第２ゲート電極が電気的に接続される、請求項４又は５の半導体装置。
7. 前記ダミーピラーは、
   前記活性領域側に配置される半導体ピラーと、前記素子分離領域側に配置される絶縁膜ピラーと、からなる請求項６の半導体装置。
8. 前記絶縁膜ピラーの上方に形成され、一端が前記絶縁膜ピラーの周囲に形成された前記第２ゲート電極と接続される第３プラグをさらに備える、請求項７の半導体装置。
9. 前記活性領域において、前記第１の方向に配置される複数の第３半導体ピラーからなる第３半導体ピラー群をさらに備え、
   前記複数の第３半導体ピラーは、前記第１の方向に等間隔に配置されると共に、前記複数の第１半導体ピラーとはピッチを同期し、且つ、前記複数の第２半導体ピラーとは前記第１の方向に半ピッチずれて配置される、請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記活性領域において、前記第１の方向に配置される複数の第３半導体ピラーからなる第３半導体ピラー群と、
    前記活性領域において、前記第１の方向に配置される複数の第４半導体ピラーからなる第４半導体ピラー群と、
    をさらに備え、
    前記複数の第３半導体ピラーは、前記第１の方向に等間隔に配置されると共に、前記複数の第２半導体ピラーとはピッチを同期し、且つ、前記複数の第１半導体ピラーとは前記第１の方向に半ピッチずれて配置され、
    前記複数の第４半導体ピラーは、前記第１の方向に等間隔に配置されると共に、前記複数の第１半導体ピラーとはピッチを同期し、且つ、前記複数の第２半導体ピラーとは前記第１の方向に半ピッチずれて配置される、請求項１乃至８のいずれか一項に記載の半導体装置。

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