JP2020074380A - ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置 - Google Patents

ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置 Download PDF

Info

Publication number
JP2020074380A
JP2020074380A JP2019182629A JP2019182629A JP2020074380A JP 2020074380 A JP2020074380 A JP 2020074380A JP 2019182629 A JP2019182629 A JP 2019182629A JP 2019182629 A JP2019182629 A JP 2019182629A JP 2020074380 A JP2020074380 A JP 2020074380A
Authority
JP
Japan
Prior art keywords
source
vertical
memory
coupled
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019182629A
Other languages
English (en)
Other versions
JP7053548B2 (ja
Inventor
丹沢　徹
Toru Tanzawa
徹 丹沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JP2020074380A publication Critical patent/JP2020074380A/ja
Application granted granted Critical
Publication of JP7053548B2 publication Critical patent/JP7053548B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】メモリデバイスのソース端子（共通ソース線または「ＣＳＬ」）におけるシート抵抗をソース雑音を減少させるのに十分に低くする。【解決手段】３Ｄメモリデバイス２００は、少なくとも２つのソース２１０Ａ、２１０Ｂ、少なくとも２つのソースの上方にそれぞれ形成され、且つ、少なくとも２つのソースと結合される、少なくとも２つのメモリアレイ２２０Ａ、２２０Ｂ及びソースの１つまたは複数のエッジに隣接するソースコンタクト２３０Ａ〜２３０Ｄを使用して少なくとも２つのソースに電気的に其々結合されるソース導体を含む。少なくとも２つのメモリアレイの其々は、メモリセル２１５、制御ゲート及びデータ線２０６を含む。ソースのエッジ２１１’、２１１”と、エッジに隣接するソースコンタクトとの間にはデータ線がない。【選択図】図２Ａ

Description

［優先権主張出願］
本出願は、２０１４年３月７日に出願された米国出願番号第１４／２００，３４８の優先権の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。
［背景技術］
半導体産業の発達により、３次元（３Ｄ）半導体デバイスは、それらの増大した記憶機能に起因して、一層魅力的なものになってきている。３Ｄメモリデバイスにおいて、ソースは、ソースコンタクトを備える相互接続層を使用して一般に配線される。いくつかのメモリデバイスは、メモリアレイ内部にソースコンタクトを含んでもよい。しかし、メモリデバイスのメモリアレイにおける多数のソースコンタクトは、メモリアレイの効率を低下させることがあり、結果的にダイサイズを大きくし、製造コストを高くすることがある。
先行技術に従った、メモリデバイスの上面図である。 或る実施形態に従った、メモリデバイスの垂直断面図である。 或る実施形態に従った、図２Ａに示されるメモリデバイスの上面図である。 或る実施形態に従った、メモリデバイスの垂直断面図である。 或る実施形態に従った、図３Ａに示されるメモリデバイスの上面図である。 或る実施形態に従った、メモリデバイスの垂直断面図である。 或る実施形態に従った、図３Ｃに示されるメモリデバイスの上面図である。 或る実施形態に従った、メモリデバイスの垂直断面図である。 或る実施形態に従った、図４Ａに示されるメモリデバイスの別の垂直断面図である。 或る実施形態に従った、図４Ａに示されるメモリデバイスのさらに別の垂直断面図である。 或る実施形態に従った、メモリデバイスの垂直断面図である。 或る実施形態に従った、図５Ａに示されるメモリデバイスの別の垂直断面図である。 或る実施形態に従った、図５Ａに示されるメモリデバイスのさらに別の垂直断面図である。 或る実施形態に従った、メモリデバイスの垂直断面図である。 或る実施形態に従った、図６Ａに示されるメモリデバイスの上面図である。 或る実施形態に従った、システムを示す図である。
以下の詳細な説明は、実例として、本主題を実施できる具体的な態様及び実施形態を示す添付の図面を参照する。これらの実施形態は、当業者が本主題を実施できるように、十分に詳しく説明される。
本願において使用される「ｈｏｒｉｚｏｎｔａｌ」という用語は、ウエハまたは基板の実際の配向に関わらず、ウエハまたはその一部などの基板の通常の面または表面と平行の面として定義される。「ｖｅｒｔｉｃａｌ」という用語は、上記で定義した水平と垂直の方向を指す。「ｏｎ」、「ｓｉｄｅ」、「ｈｉｇｈｅｒ」、「ｌｏｗｅｒ」、「ｏｖｅｒ」、「ｂｅｌｏｗ」及び「ｕｎｄｅｒ」などの前置詞は、ウエハまたは基板の実際の配向に関わらず、ウエハまたは基板の上面上にある通常の面または表面に関して定義される。
「ウエハ」及び「基板」という用語は、集積回路がその上に形成される任意の構造と、さらに、集積回路製造の様々な段階の間のそのような構造とを一般に指すように、本明細書において使用される。以下の詳細な説明は、それゆえ限定的な意味と捉えるべきでなく、本主題の範囲は、添付の特許請求の範囲と、そうした特許請求の範囲が与える均等物の全範囲によってのみ規定される。
ＮＡＮＤアレイアーキテクチャは、メモリセルが、慣習的にワード線と呼ばれるアクセス回線に論理行において結合されるように配列されるメモリセルのアレイである。アクセス回線は、メモリセルの制御ゲート（ＣＧ）に結合され、場合によっては、メモリセルの制御ゲート（ＣＧ）により、少なくとも部分的に形成される。アレイのメモリセルのストリングは、ソースと、慣習的にビット線と呼ばれるデータ線との間で直列に互いに結合される。
ＮＡＮＤアレイアーキテクチャにおけるメモリセルは、所望のデータ状態にプログラムされてよい。メモリセルは、慣習的に、少なくとも２つのデータ状態（例えば、「１」または「０」状態）の所望の１つにプログラムされてよい。メモリセルは、慣習的に、２つよりも多いデータ状態の所望の１つにプログラムされてよい。
図１は、出願人により熟考された従来のアーキテクチャに従った３Ｄメモリデバイスの形をとる装置の上面図である。図１に示されるように、３Ｄメモリデバイス１００（例えば、３Ｄ ＮＡＮＤアレイ構造）は、例えば、ソースプレート１０１Ａ、ソーススロット１０１Ｂ、及び、ビット線（ＢＬ）１０６を含んでよい。ソースプレート１０１Ａは、メモリデバイス１００のソース端子（例えば、共通ソース線または「ＣＳＬ」）に導電性ソースコンタクト１０１Ｄを介して配線されてよい。しかし、アレイ構造内部の頻繁なソースコンタクト１０１Ｄが、３Ｄメモリデバイス１００のアレイ効率を低下させることがある。同一のブロックにおけるＮＡＮＤストリング全ての電流がＣＳＬに流れ得るので、ＣＳＬにおけるシート抵抗はソース雑音を減少させるのに十分に低くなければならないという課題にＣＳＬが直面する。さらに、近隣のブロック間で使用される追加の空間が、ブロックピッチに対するオーバーヘッドの原因となることがあり、これが結果的に、ダイサイズを大きくし、製造コストを高くすることがある。
図２Ａは、主題の或る実施形態に従った、３Ｄメモリデバイス２００の垂直断面図である。３Ｄメモリデバイス２００は、分断されたソース２１０（例えば、相互に分離された、ソースプレート／領域２１０Ａ及び２１０Ｂ）、及び、分断されたメモリアレイ２２０（例えば、２２０Ａ及び２２０Ｂ）を含んでよい。分断されたメモリアレイ２２０は、それぞれ分断されたソース２１０の上方（例えば、その上）に形成されてよく、また、分断されたソース２１０に結合されてよい。分断されたソースのうちの或るソース（例えば、２１０Ａ）は、１つの側部上にエッジ２１１’、及び、その対向する側部上にエッジ２１１’’を含んでよい。簡潔さ及び明確さのために、３Ｄメモリデバイスにおける同一のティア、領域、及び／または、素子は、図２〜図７を通して同一の参照番号によって特定される。
或る実施形態において、分断されたソース２１０は、金属材料、または、金属及びシリコンの組合せ（例えば、ＷＳｉ材料）を含んでよい。別の実施形態において、分断されたソース２１０は、金属材料及びポリシリコン材料のスタックを含んでよい。さらに別の実施形態において、分断されたソース２１０は、ポリシリコン材料及び金属ならびにシリコンの組合せ（例えば、ＷＳｉ材料）のスタックを含んでよい。さらなる実施形態において、分断されたソース２１０は、半導体基板のドープされた領域を含んでよい。本発明の実施形態は、しかし、上記のソースの任意の特定の１つに限定されない。
或る実施形態において、分断されたメモリアレイ２２０のうちの或るメモリアレイ（例えば、２２０Ａ）は、メモリセル２１５、垂直のピラー２６０、ソース導体（例えば、ソース線）２０１、グラウンド選択線（ＧＳＬ）／ソース選択ゲート（ＳＧＳ）２０３、制御ゲート／ワード線（ＣＧ／ＷＬ）２０４Ａ、２０４Ｂ、２０４Ｃ及び２０４Ｄ）、ストリング選択線（ＳＳＬ）／ドレイン選択ゲート（ＳＧＤ）２０５、及び、データ線２０６を含んでよい。別の実施形態において、分断されたメモリアレイ２２０のうちの或るメモリアレイ（例えば、２２０Ａ）は、複数のソース導体２０１を含んでよい。各メモリセル２１５は、制御ゲート２０４のうちの或る制御ゲートに、及び、データ線２０６のうちの或るデータ線に電気的に結合されてよい。或る実施形態において、例えば、制御ゲート２０４はワード線（ＷＬ）２０４Ａ〜２０４Ｄを含んでよく、データ線２０６はビット線（ＢＬ）２０６を含んでよい。
或る実施形態において、ソース導体２０１は、ソースコンタクト２３０（２３０Ａ、２３０Ｂ、２３０Ｃ及び２３０Ｄなど）を介して分断されたソース２１０の両方に電気的に結合されてよい。或る実施形態において、ソースコンタクト２３０のうちの或るソースコンタクト２３０は、少なくとも１つのソース導体２０１に接触するための第１のコンタクト（例えば、第１のプラグ）２３１、少なくとも２つの分断されたソース２１０のうちの或るソース（例えば、２１０Ａ）に接触するための第２のコンタクト（例えば、第２のプラグ）２３２、及び、第１のコンタクト２３１及び第２のコンタクト２３２に接触するた
めの導電性コネクタ２３３を含んでよい。
図２Ｂは、或る実施形態に従った、図２Ａに示されるメモリデバイス２００の上面図である。図２Ｂに示されるように、ソース導体２０１は、ソース２１０のエッジに隣接するソースコンタクト２３０を介して、分断されたソース２１０に結合されてよい。ソース２１０（例えば、２１０Ａ）のエッジ２１１（例えば、２１１’）とエッジ２１１に隣接するソースコンタクト２３０との間にはデータ線２０６がない。例えば、ソース２１０Ａのエッジ２１１’とエッジ２１１’に隣接するソースコンタクト２３０との間にはデータ線２０６がなく、ソース２１０Ａのエッジ２１１’’とエッジ２１１’’に隣接するソースコンタクト２３０との間にはデータ線２０６がない。
図２Ａ及び図２Ｂに示されるように、アレイ２２０（例えば、２２０Ａ）は、アレイ２２０内部のソース配線（ソースコンタクトなど）を伴わずに制御ゲート２０４またはデータ線２０６を共有してよい。各メモリセルのデータ線２０６とソース導体２０１との間の電流の量は、メモリセルのバイナリデータとして使用できる。ソース雑音が減少できる。さらに、コンタクトが、制御ゲート方向（例えば、ＷＬ方向）にアレイのエッジに隣接して配置されるので、ダイサイズのオーバーヘッドが減少できる。制御ゲート方向とは、図４Ａに示される「Ｘ」方向であってよい。
図３Ａは、或る実施形態に従ったメモリデバイスの垂直断面図であり、図３Ｂは、図３Ａに示されるメモリデバイスの上面図である。図３Ａ及び図３Ｂに示されるように、メモリデバイス２００は、ソース２１０と、ソース２１０の上方（例えば、その上）に形成され、且つ、ソース２１０に結合されるメモリアレイ２２０とを含んでよい。或る実施形態において、メモリアレイ２２０は、（例えば、図２Ａに示される）メモリセル２１５、垂直のピラー２６０、グラウンド選択線（ＧＳＬ）２０３、制御ゲート２０４（２０４Ａ〜Ｄを含むワード線ＷＬなど）、ストリング選択線（ＳＳＬ）２０５、及び、データ線２０６を含んでよい。制御ゲート２０４は、制御ゲートコンタクトに結合されてよい。
或る実施形態において、（例えば、図２Ａに示されるような）ソース導体２０１は、ソース２１０のエッジ２１１’に隣接する１つまたは複数の導電性ソースコンタクト２３０を介してソース２１０に電気的に結合されてよい。ソース２１０のエッジ２１１’とソースコンタクト２３０との間にはデータ線２０６がない。
或る実施形態において、図３Ａ及び図３Ｂに示されるように、ソース導体２０１は、ソース２１０のエッジ２１１’に隣接するソースコンタクト２３０を使用して、制御ゲート（例えば、ワード線ＷＬ２０４）方向に、ソース２１０に電気的に結合され、ソースコンタクト２３０は、制御ゲートコンタクト２３５のグループの側部上、及び、制御ゲートコンタクト２３５のグループ間で、ソース２１０のエッジ２１１’に隣接するソース２１０と接触してよい。
図３Ｃは、別の実施形態に従ったメモリデバイスの垂直断面図である。図３Ｄは、図３Ｃに示されるメモリデバイスの上面図である。或る実施形態において、（図２Ａに示されるような）ソース導体２０１は、ソース２１０のエッジ２１１’’に隣接するソースコンタクト２３０を使用して、制御ゲート（例えば、ＷＬ２０４）方向に、ソース２１０に電気的に結合され、ソースコンタクト２３０は、制御ゲートコンタクト２３５のグループと対向する側部上のソース２１０のエッジ２１１’’でソース２１０と接触してよい。
或る実施形態において、図２Ａ及び図２Ｂに示されるように、ソースコンタクト２３０は、ソース２１０のエッジ２１１’と２１１’’との両方に隣接するソース２１０（例えば、ソース２１０Ａ）と接触してよい。
別の実施形態において、図示されないが、ソース導体２０１は、ソース２１０のエッジに隣接するソースコンタクト２３０を使用して、データ線（例えば、ビット線ＢＬ）２０６方向に、ソース２１０に電気的に結合される。データ線方向は、図４Ａ及び図４Ｂに示されるように「Ｙ１」方向であってよい。
図４Ａは、或る実施形態に従ったメモリデバイス２００の垂直断面図である。３Ｄメモリデバイス２００は、１つ（または複数）のメモリアレイ２２０、１つ（または複数）のソース導体２０１、及び、１つ（または複数）の相互接続部分２４０を含んでよい。或る実施形態において、メモリアレイ２２０は、ソース２１０に結合されてよく、また、メモリセル２１５、制御ゲート２０４、及び、データ線２０６を含んでよい。或る実施形態において、ソース導体２０１は、メモリアレイ２２０の上方に延在してよく、また、ソース２１０の１つ（または複数）のエッジに隣接するソースコンタクト２３０を使用して、ソース２１０に結合されてよい。
或る実施形態において、メモリアレイ２２０は、例えば制御ゲート２０４として使用されるように、第１の半導体材料（ポリシリコン材料など）の複数のティアを含んでよく、メモリアレイ２２０は、やはり、チャンネルとして使用されるように、第２の半導体材料（ポリシリコン材料など）の複数の垂直のピラー２６０を含んでもよい。
或る実施形態において、相互接続部分２４０は、ソース導体２０１と垂直に延在してよく、また、導電性相互接続コンタクト２５０を使用して、ソース導体２０１に電気的に結合されてよい。或る実施形態において、相互接続部分２４０はソース２１０の下方に延在してよい。
図４Ｂは、或る実施形態に従った、図４Ａに示されるＹ１方向に沿ったメモリデバイス２００の別の垂直断面図である。或る実施形態において、図４Ｂに示されるように、導電性相互接続コンタクト２５０は、ソース導体２０１に接触するための第１のコンタクト２５１、相互接続部分２４０に接触するための第２のコンタクト２５２、及び、第１のコンタクト２５１と第２のコンタクト２５２との両方に接触するための第３のコンタクト２５３を含んでよい。
図４Ｃは、或る実施形態に従った、図４Ａに示されるＹ２方向に沿ったメモリデバイス２００のさらに別の垂直断面図である。或る実施形態において、図４Ｃに示されるように、導電性ソースコンタクト２３０（図２Ａに示される２３０Ａなど）は、ソース導体２０１と接触するための第１のコンタクト２３１、ソース２１０と接触するための第２のコンタクト２３２、及び、第１のコンタクト２３１と第２のコンタクト２３２との両方に接触するための第３のコンタクト２３３を含んでよい。
図５Ａは、或る実施形態に従ったメモリデバイス２００の垂直断面図である。３Ｄメモリデバイス２００は、１つ（または複数）のメモリアレイ２２０（図２Ａに示される２２０Ａなど）、１つ（または複数）のソース導体２０１、及び、１つ（または複数）の相互接続部分２４０を含んでよい。或る実施形態において、メモリアレイ２２０は、ソース２１０に電気的に結合されてよく、また、（図２Ａに示されるような）メモリセル２１５、制御ゲート２０４、及び、データ線２０６を含んでよい。或る実施形態において、ソース導体２０１は、メモリアレイ２２０の上方に延在してよく、また、ソース２１０の１つまたは複数のエッジに隣接するソースコンタクト２３０を使用して、ソース２１０に電気的に結合されてよい。
或る実施形態において、相互接続部分２４０は、ソース導体２０１と垂直に延在してよく、また、相互接続コンタクト２５０を使用してソース導体２０１に電気的に結合されてよい。或る実施形態において、相互接続部分２４０は、ソース２１０の上方に延在してよい。
図５Ｂは、或る実施形態に従った、図５Ａに示されるＹ１方向に沿ったメモリデバイス２００の別の垂直断面図である。或る実施形態において、相互接続コンタクト２５０は、単一の導電性コンタクトを含んでよい。
図５Ｃは、或る実施形態に従った、図５Ａに示されるＹ２方向に沿ったメモリデバイス２００のさらに別の垂直断面図である。或る実施形態において、（図５Ａに示されるような）導電性ソースコンタクト２３０は、ソース導体２０１に接触するための第１のコンタクト２３１、ソース２１０に接触するための第２のコンタクト２３２、及び、第１のコンタクト２３１と第２のコンタクト２３２との両方に接触するための第３のコンタクト２３３を含んでよい。
図６Ａは、或る実施形態に従ったメモリデバイス２００の垂直断面図である。図６Ｂは、或る実施形態に従った、図６Ａに示されるメモリデバイス２００の上面図である。３Ｄメモリデバイス２００は、分断されたソース２１０（２１０Ａ及び２１０Ｂなど）、分断されたソース２１０にそれぞれ結合されるメモリアレイ２２０（２２０Ａ及び２２０Ｂなど）、ソース導体２０１、及び、信号導体（例えば、信号線）２７０を含んでよい。
図６Ａ及び図６Ｂに示されるように、各メモリアレイ２２０は、（図２Ａに示されるような）メモリセル２１５、制御ゲート２０４（ワード線ＷＬなど）、及び、データ線２０６（ビット線ＢＬなど）を含んでよい。ソース導体２０１は、メモリアレイ２２０の上方に延在してよく、また、少なくとも２つの分断されたソース２１０のそれぞれの１つまたは複数のエッジに隣接するソースコンタクト２３０を使用して、分断されたソース２１０に電気的に結合されてよい。
或る実施形態において、信号導体２７０は、ソース導体２０１と平行に延在してよい。信号導体２７０は、制御信号をメモリアレイ２２０に提供するように、信号コンタクト２８０を使用してトランジスタ２９０のゲートに電気的に結合されてよい。或る実施形態において、トランジスタ２９０は、同一の半導体基板２９５上に形成されてよい。半導体基板２９５は、シリコン、または他の半導体材料を含んでよい。
図７は、主題の様々な実施形態に従った、システム７００の形をとる装置を示す図である。システム７００は、プロセッサ７１０、メモリデバイス２００、メモリコントローラ７３０、グラフィックコントローラ７４０、入力及び出力（Ｉ／Ｏ）コントローラ７５０、ディスプレイ７５２、キーボード７５４、ポインティングデバイス７５６、および周辺デバイス７５８を含んでよい。バス７６０が、これらのデバイスの全てを互いに結合する。クロックジェネレータ７７０が、システム７００のデバイスの少なくとも１つにバス７６０を介してクロック信号を提供するように、バス７６０に結合される。クロックジェネレータ７７０は、マザーボードなどの回路基板においてオシレータを含んでよい。システム７００に示される２つもしくはそれ以上のデバイスが、単一の集積回路チップにおいて形成されてよい。
バス７６０は、回路基板上の相互接続トレースであってよく、または、１つまたは複数のケーブルであってよい。バス７６０は、電磁放射（例えば、電波）などの無線手段により、システム７００のデバイスを結合してよい。Ｉ／Ｏコントローラ７５０に結合される周辺デバイス７５８は、プリンタ、ＣＤ‐ＲＯＭならびにＤＶＤ読み取り装置及び書き込み装置などの光学デバイス、フロッピーディスクドライバなどの磁気デバイス読み取り装置及び書き込み装置、または、マイクなどの音声デバイスであってよい。
図７に示されるメモリデバイス２００は、例えば、３ＤのＮＯＴ‐ＡＮＤ‐ＬＯＧＩＣ（ＮＡＮＤ）メモリデバイスであってよい。メモリデバイス２００は、開示の様々な実施形態に従った、本明細書において説明され、且つ、図２〜図６に示される、メモリデバイス２００の１つを含んでよい。或る実施形態において、メモリデバイス２００は、分断されたソース２１０（図２Ａに示される２１０Ａ及び２１０Ｂなど）に電気的に結合されてよい分断されたメモリアレイ２２０（２２０Ａ及び２２０Ｂなど）を含んでよく、また、例えばソース導体２０１を共有してよい。各メモリアレイ２２０は、例えば、メモリセル
２１５、１つまたは複数の制御ゲート２０４（ワード線ＷＬなど）、１つまたは複数のデータ線２０６（ビット線ＢＬなど）、及び、分断されたソース２１０のうちの或るソース２１０を含んでよい。ソース導体２０１は、メモリアレイ２２０の上方に延在してよく、また、分断されたソース２１０の１つまたは複数のエッジに隣接するソースコンタクト２３０を使用して、分断されたソース２１０に電気的に結合されてよい。
別の実施形態において、メモリデバイス２００は、ただ１つのソース２１０を含むただ１つのメモリアレイ（２２０Ａなど）を含んでもよい。ソース導体２０１は、メモリアレイ２２０の上方に延在してよく、また、ソース２１０の１つまたは複数のエッジに隣接するソースコンタクト２３０を使用して、ソース２１０に電気的に結合されてよい。
システム７００は、図７に示されるように、コンピュータ（例えば、デスクトップ、ラップトップ、ハンドヘルド、サーバ、ウェブアプライアンス、ルータ等）、無線通信デバイス（例えば、携帯電話、コードレス電話、ポケットベル、パーソナルデジタルアシスタント等）、コンピュータ関連の周辺機器（例えば、プリンタ、スキャナ、モニタ等）、娯楽デバイス（例えば、テレビ、ラジオ、ステレオ、テープ及びＣＤプレーヤ、ビデオカセットレコーダ、カムコーダ、デジタルカメラ、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤ、ビデオゲーム、
腕時計等）などを含んでよい。
上記の説明及び図面は、当業者が本出願の実施形態を実施できるように、本出願のいくつかの実施形態を示すものである。他の実施形態は、構造的、論理的、電気的、プロセス、及び他の変更を組み込んでよい。実施例は、可能な変形形態を単に代表するものである。いくつかの実施形態の部分及び特徴が、他の実施形態のそれらに含まれてもよく、またはそれらに代用されてもよい。多くの他の実施形態は、上記の説明を読み、理解することで、当業者に明らかとなろう。

Claims (27)

  1. 第１及び第２のソースと、
    個別のソースの上方に各々形成され、前記個別のソースに結合された第１及び第２のメモリアレイであって、ここで、前記メモリアレイの各々は、
    メモリセルの垂直なストリングと、
    ワード線方向に延在しメモリセルの個別のティアに結合された個別のワード線を含む制御ゲートと、
    データ線と
    を含む、前記第１及び第２のメモリアレイと、
    前記第１及び第２のメモリアレイの上に延在し、前記ワード線方向に延在する少なくとも１つのソース導体であって、個別の第１及び第２の垂直なソースコンタクトを通じて前記第１及び第２のソースに結合された前記ソース導体であって、各垂直なソースコンタクトが個別の前記メモリアレイの外側に延在する前記ソース導体と
    を含む、メモリ装置。
  2. メモリセルの前記第１及び第２のアレイの前記ワード線を通じて延在する垂直なソースコンタクトが何らない、請求項１に記載のメモリ装置。
  3. 前記第１及び第２のメモリアレイの各々の前記データ線は、前記第１及び第２のメモリアレイの前記ワード線方向に直角に延在する、請求項１に記載のメモリ装置。
  4. 前記少なくとも１つのソース導体は複数のソース導体を含む、請求項３に記載のメモリ装置。
  5. 前記複数のソース導体は、相互に平行に延在し、前記第１のソース及び前記第２のソースの両方の対向するエッジに、垂直なソースコンタクトを通じて各々結合される、請求項４に記載のメモリ装置。
  6. 前記複数のソース導体の第１の部分は、前記ワード線方向に、前記第１のメモリアレイの全てのデータ線の対向する側部上に延在する垂直なソースコンタクトを通じて前記第１のソースに結合され、前記複数のソース導体の第２の部分は、前記ワード線方向に、前記第２のメモリアレイの全てのデータ線の対向する側部上に延在する垂直なソースコンタクトを通じて前記第２のソースに結合される、請求項５に記載のメモリ装置。
  7. 前記垂直なソースコンタクトの少なくとも１つは、
    前記ソース導体に電気的に結合された第１のコンタクト構造と、
    前記第１及び第２のソースの個別のソースに電気的に結合された第２のコンタクト構造と、
    前記第１及び第２のコンタクト構造を接続する導電性コネクタと
    を含む、請求項５に記載のメモリ装置。
  8. 第１及び第２のソースと、
    メモリセルの第１及び第２のアレイであって、メモリセルの各アレイは、前記第１及び第２のソースの個別のソースの上方に形成され、前記第１及び第２のソースの前記個別のソースに結合され、メモリセルの各アレイは、
    メモリセルの複数の垂直なストリングと、
    個別のワード線を含む制御ゲートの複数のティアであって、前記ワード線は、ワード線方向に延在し、メモリセルの個別のティアに結合される、制御ゲートの前記複数のティアと、
    メモリセルの前記垂直なストリングの個別のグループに結合された複数のデータ線と
    を含む構造を含む、メモリセルの前記第１及び第２のメモリセルと、
    メモリセルの前記第１及び第２のアレイの上方に延在し、垂直なソースコンタクトの第１及び第２の個別のグループを通じて前記第１及び第２のソースに結合された複数のソース導体であって、ここで、メモリセルの前記個別のアレイの前記構造を通じて垂直なソースコンタクトが何ら延在しない、前記複数のソース導体と
    を含む、メモリ装置。
  9. 前記複数のソース導体は、前記ワード線方向に、メモリセルの前記第１及び第２のアレイの上方に延在する、請求項８に記載のメモリ装置。
  10. 前記複数のソース導体は、前記第１のソースの第１のエッジに近接の垂直なソースコンタクトの前記第１のグループの垂直なソースコンタクトによって前記第１のソースにそれぞれ結合され、前記第２のソースの第２のエッジに近接の垂直なソースコンタクトの前記第２のグループの個別の垂直なソースコンタクトによって前記第２のソースにそれぞれ結合される、請求項８に記載のメモリ装置。
  11. 前記複数のソース導体は、前記ワード線方向に、前記第１のソースの第１及び第２の対向するエッジに近接して配置された第１の垂直なソースコンタクトによって、前記第１のソースに各々結合される、請求項８に記載のメモリ装置。
  12. 前記複数のソース導体は、前記ワード線方向に、前記第２のソースの第１及び第２の対向するエッジに近接の第２の垂直なソースコンタクトによって、前記第２のソースに各々結合される、請求項１１に記載のメモリ装置。
  13. 前記第１のアレイの前記複数のデータ線は、前記複数のソース導体に直角に延在し、
    前記第１のアレイの前記複数のデータ線は、前記第１のソースの前記第１及び第２の対向するエッジに近接の前記垂直なソースコンタクトの間に延在し、
    前記第２のアレイの前記複数のデータ線は、前記第２のソースの前記第１及び第２の対向するエッジに近接の前記垂直なソースコンタクトの間に延在する、
    請求項１２に記載のメモリ装置。
  14. 前記複数のソース導体と平行に前記ワード線方向に延在する信号導体であって、メモリセルの前記第１及び第２のアレイの内の少なくとも１つに制御信号を提供するためのトランジスタのゲートに結合された前記信号導体を更に含む、請求項８に記載のメモリ装置。
  15. 前記複数のソース導体と前記第１のソースとの間の前記垂直なソースコンタクトは、前記第１のメモリアレイの前記ワード線の第１の端を越えて設置された垂直なソースコンタクトの前記第１のグループの垂直なソースコンタクトを含み、
    前記複数のソース導体と前記第２のソースとの間の前記垂直なソースコンタクトは、前記第２のメモリアレイの前記ワード線の第１の端を越えて設置された垂直なソースコンタクトの前記第２のグループの垂直なソースコンタクトを含む、
    請求項８に記載のメモリ装置。
  16. 個別の第１及び第２のソースの上方に第１及び第２のメモリアレイを形成することであって、ここで、前記メモリアレイの各々は、
    メモリセルの垂直なストリングと、
    ワード線方向に延在しメモリセルの個別のティアに結合された個別のワード線を含む制御ゲートと、
    データ線と
    を含む構造を含むことと、
    前記第１及び第２のメモリアレイの上に延在し、前記ワード線方向に延在する少なくとも１つのソース導体を形成することと、
    個別の第１及び第２の垂直なソースコンタクトを通じて前記第１及び第２のソースに前記ソース導体をそれぞれ結合する複数の垂直なソースコンタクトを形成することであって、各垂直なソースコンタクトは、前記個別のメモリアレイの外側に延在すること
    を含む、メモリデバイスを形成する方法。
  17. メモリセルの前記第１及び第２のアレイの前記ワード線を通じて垂直なソースコンタクトが何ら延在しない、請求項１６に記載の方法。
  18. 少なくとも１つのソース導体を形成することは、相互に平行して延在する複数のソース導体を形成することを含み、ここで、前記複数のソース導体は、前記第１のソース及び前記第２のソースの両方の対向するエッジに、個別の垂直なソースコンタクトを通じて結合する、請求項１６に記載の方法。
  19. 前記少なくとも１つのソース導体は、前記ワード線方向に、前記第１のメモリアレイの全てのデータ線の対向する側部上に延在する垂直なソースコンタクトを通じて前記第１のソースに結合され、前記ワード線方向に、前記第２のメモリアレイの全てのデータ線の対向する側部上に延在する垂直なソースコンタクトを通じて前記第２のソースに更に結合される、請求項１６に記載の方法。
  20. 第１及び第２の個別のソースの上方に第１及び第２のメモリアレイを形成することであって、ここで、前記第１及び第２のメモリアレイの各々は、
    メモリセルの垂直なストリングと、
    ワード線方向に延在しメモリセルの個別のティアに結合された個別のワード線を含む制御ゲートと、
    データ線と
    を含む構造を含むことと、
    メモリセルの前記第１及び第２のアレイの上方に延在し、垂直なソースコンタクトの個別の第１及び第２のグループを通じて前記第１及び第２のソースに結合された複数のソース導体を形成することであって、ここで、メモリセルの前記個別のアレイの前記構造を通じて垂直なソースコンタクトが何ら延在しないことと
    を含む、メモリデバイスを形成する方法。
  21. 前記複数のソース導体は、前記ワード線方向に、メモリセルの前記第１及び第２のアレイの上方に延在するように形成される、請求項２０に記載の方法。
  22. 前記複数のソース導体は、前記第１のソースの第１のエッジに近接の垂直なソースコンタクトの前記第１のグループの個別の垂直なソースコンタクトによって、前記第１のソースにそれぞれ結合され、前記第２のソースの第１のエッジに近接の垂直なソースコンタクトの前記第２のグループの個別の第２の垂直なソースコンタクトによって、前記第２のソースにそれぞれ結合される、請求項２１に記載の方法。
  23. 垂直なソースコンタクトの前記第１のグループは、前記ワード線方向に、前記第１のソースの対向するエッジに接続するコンタクトを含み、垂直なソースコンタクトの前記第２のグループは、前記ワード線方向に、前記第２のソースの対向するエッジに延在するコンタクトを含む、請求項２２に記載の方法。
  24. 前記第１のアレイの前記複数のデータ線は、前記複数のソース導体に直角に延在し、前記第２のアレイの前記複数のデータ線は、前記複数のソース導体に直角に延在する、請求項２０に記載の方法。
  25. 前記複数のソース導体と平行に前記ワード線方向に延在する信号導体であって、メモリアレイの前記第１及び第２のアレイの内の少なくとも１つに制御信号を提供するためのトランジスタのゲートに結合された前記信号導体を形成することを更に含む、請求項２０に記載の方法。
  26. メモリセルの前記第１及び第２のアレイの内の少なくとも１つに制御信号を提供するための前記トランジスタは、メモリセルの前記第１及び第２のアレイの両方を支持する基板上に形成される、請求項２５に記載の方法。
  27. 個別のメモリアレイの前記ワード線を通じて垂直なソースコンタクトが何ら延在せず、前記垂直なソースコンタクトは、前記ワード線方向に、前記個別のソースの少なくとも１つのエッジに近接する、請求項２０に記載の方法。
JP2019182629A 2014-03-07 2019-10-03 ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置 Active JP7053548B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/200,348 2014-03-07
US14/200,348 US9263461B2 (en) 2014-03-07 2014-03-07 Apparatuses including memory arrays with source contacts adjacent edges of sources

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016555611A Division JP6599880B2 (ja) 2014-03-07 2015-03-05 ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置

Publications (2)

Publication Number Publication Date
JP2020074380A true JP2020074380A (ja) 2020-05-14
JP7053548B2 JP7053548B2 (ja) 2022-04-12

Family

ID=54018152

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016555611A Active JP6599880B2 (ja) 2014-03-07 2015-03-05 ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置
JP2019182629A Active JP7053548B2 (ja) 2014-03-07 2019-10-03 ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016555611A Active JP6599880B2 (ja) 2014-03-07 2015-03-05 ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置

Country Status (8)

Country Link
US (3) US9263461B2 (ja)
EP (1) EP3114709A4 (ja)
JP (2) JP6599880B2 (ja)
KR (2) KR102227800B1 (ja)
CN (2) CN106170863B (ja)
SG (1) SG11201607218YA (ja)
TW (2) TWI703710B (ja)
WO (1) WO2015134727A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR102135181B1 (ko) 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2017054573A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体記憶装置
US9953993B2 (en) * 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
US10134755B2 (en) * 2016-09-16 2018-11-20 Toshiba Memory Corporation Semiconductor memory device
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US9773807B1 (en) 2017-03-10 2017-09-26 Micron Technology, Inc. Conductive components and memory assemblies
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
KR102400100B1 (ko) 2017-11-17 2022-05-19 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102639721B1 (ko) 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102617961B1 (ko) 2018-05-09 2023-12-26 삼성전자주식회사 반도체 장치
KR102543224B1 (ko) 2018-06-08 2023-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US10566241B1 (en) 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems
US10923494B2 (en) 2018-11-19 2021-02-16 Micron Technology, Inc. Electronic devices comprising a source below memory cells and related systems
CN111968991A (zh) * 2019-01-18 2020-11-20 长江存储科技有限责任公司 三维存储器件的源极接触结构及该存储器件的制造方法
JP2020145231A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
WO2021146889A1 (en) 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
CN111357108B (zh) 2020-02-20 2021-06-08 长江存储科技有限责任公司 具有xtacking架构的dram存储器件
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11158367B1 (en) 2020-04-10 2021-10-26 Micron Technology, Inc. Semiconductor device protection circuits for protecting a semiconductor device during processing thereof, and associated methods, devices, and systems
WO2021237643A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238871A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 不揮発性半導体記憶装置
JP2009266945A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2010093269A (ja) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd 垂直型半導体装置及びその形成方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396646B (en) * 1997-09-11 2000-07-01 Lg Semicon Co Ltd Manufacturing method of semiconductor devices
JP2002124585A (ja) 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6667510B2 (en) 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
US6734482B1 (en) 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
US7554873B2 (en) * 2005-03-21 2009-06-30 Macronix International Co., Ltd. Three-dimensional memory devices and methods of manufacturing and operating the same
US7488657B2 (en) * 2005-06-17 2009-02-10 Spansion Llc Method and system for forming straight word lines in a flash memory array
CN101326642A (zh) * 2005-10-04 2008-12-17 尼特罗奈克斯公司 用于宽带应用的氮化镓材料晶体管及方法
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
US7906818B2 (en) * 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP2009224612A (ja) 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP5086959B2 (ja) * 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
KR20100052597A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
JP4856203B2 (ja) * 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8320181B2 (en) * 2009-08-25 2012-11-27 Micron Technology, Inc. 3D memory devices decoding and routing systems and methods
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8866123B2 (en) 2010-11-22 2014-10-21 Hitachi, Ltd. Non-volatile memory device and production method thereof
US8363476B2 (en) * 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
JP2013058592A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 不揮発性半導体記憶装置
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8853818B2 (en) * 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
KR102170770B1 (ko) * 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009238871A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 不揮発性半導体記憶装置
JP2009266945A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2010093269A (ja) * 2008-10-09 2010-04-22 Samsung Electronics Co Ltd 垂直型半導体装置及びその形成方法

Also Published As

Publication number Publication date
TWI665782B (zh) 2019-07-11
KR101903647B1 (ko) 2018-10-04
TW201547010A (zh) 2015-12-16
US10879255B2 (en) 2020-12-29
CN106170863B (zh) 2019-07-05
CN106170863A (zh) 2016-11-30
WO2015134727A1 (en) 2015-09-11
JP6599880B2 (ja) 2019-10-30
SG11201607218YA (en) 2016-09-29
KR102227800B1 (ko) 2021-03-16
CN110265401A (zh) 2019-09-20
US20150255478A1 (en) 2015-09-10
JP7053548B2 (ja) 2022-04-12
KR20160132431A (ko) 2016-11-18
US20190115355A1 (en) 2019-04-18
KR20180108905A (ko) 2018-10-04
JP2017511978A (ja) 2017-04-27
US9263461B2 (en) 2016-02-16
US10050049B2 (en) 2018-08-14
TW201935664A (zh) 2019-09-01
TWI703710B (zh) 2020-09-01
EP3114709A4 (en) 2018-03-14
US20160163726A1 (en) 2016-06-09
EP3114709A1 (en) 2017-01-11

Similar Documents

Publication Publication Date Title
JP7053548B2 (ja) ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置
JP5894261B2 (ja) 多数の層を備える半導体装置および方法
US11521982B2 (en) Three-dimensional semiconductor device having deposition inhibiting patterns
KR20120062506A (ko) 불휘발성 메모리 장치
US9620522B1 (en) Method of manufacturing semiconductor device
US8797780B2 (en) Memory device having sub-bit lines and memory system
US8461627B2 (en) Stack array structure for a semiconductor memory device
TWI767301B (zh) 半導體記憶裝置
KR20120121727A (ko) 반도체 셀 및 그 형성 방법, 셀 어레이, 반도체 소자, 반도체 모듈, 반도체 시스템, 전자 유닛 및 전자 시스템
US11683931B2 (en) Semiconductor memory device and method of manufacturing the same
US20230165008A1 (en) Memory device having vertical structure and memory system including the memory device
US11769689B2 (en) Method of manufacturing semiconductor device
US20240046994A1 (en) Serial-gate transistor and nonvolatile memory device including the same
KR20230135984A (ko) 선택 라인들을 포함하는 메모리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200908

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201207

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20201207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211027

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220331

R150 Certificate of patent or registration of utility model

Ref document number: 7053548

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150