CN116744689A - 存储器装置 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 238000004378 air conditioning Methods 0.000 claims 3
- 230000015654 memory Effects 0.000 description 14
- 238000000034 method Methods 0.000 description 12
- 239000011810 insulating material Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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Abstract
本发明公开一种存储器装置，该存储器装置包括层叠结构、电路结构以及垂直接触件。层叠结构包括沿着第一方向交替堆叠的导电层及第一绝缘层、第一阵列区、第二阵列区及连接区。第一阵列区包括沿着第一方向延伸的第一通道柱。第二阵列区包括沿着第一方向延伸的第二通道柱。连接区设置于第一阵列区与第二阵列区之间，且包括阶梯区、未处理区、底部隔离件及共用墙。未处理区沿着第一方向延伸且具有隔离侧壁，隔离侧壁将导电层电性隔离于未处理区，阶梯区邻接于未处理区的第一侧，共用墙邻接于未处理区的第二侧。部分的导电层连续性延伸于阶梯区、第一阵列区、共用墙及第二阵列区。
Description
技术领域
本发明是有关于一种存储器装置，且特别是有关于一种三维存储器装置。
背景技术
近来，人们对于存储器装置的需求仍持续增加。随着现在的应用越来越多，如何提供更高的存储容量的存储器装置成为重要的研究方向之一，因此三维存储器装置的发展更日趋急迫。
发明内容
本发明有关于一种存储器装置，且特别是有关于一种三维存储器装置。本发明的三维存储器装置可提供高存储容量的存储器装置，且相较于在存储器阵列区的单侧设置阶梯区的比较例而言，本发明的存储器装置可具有改善的操作速度。
根据本发明的一实施例，提出一种存储器装置。存储器装置包括一层叠结构、一电路结构以及一垂直接触件。层叠结构包括沿着一第一方向交替堆叠的多个导电层及多个第一绝缘层、一第一阵列区、一第二阵列区及一连接区。第一阵列区包括沿着第一方向延伸的多个第一通道柱。第二阵列区包括沿着第一方向延伸的多个第二通道柱。连接区设置于第一阵列区与第二阵列区之间，其中连接区包括一阶梯区、一未处理区、一底部隔离件及一共用墙。未处理区沿着第一方向延伸且具有一隔离侧壁，隔离侧壁将导电层电性隔离于未处理区，阶梯区邻接于未处理区的一第一侧，共用墙邻接于未处理区的一第二侧，第一侧相对于第二侧，且部分的导电层分别连续性延伸于阶梯区、第一阵列区、共用墙及第二阵列区。底部隔离件沿着第一方向延伸，以将位于层叠结构的一底部部分的导电层分隔开，并定义出接地选择线，底部隔离件接触于隔离侧壁。电路结构设置于连接区之下。垂直接触件穿过未处理区，并将电路结构电性连接于所对应的导电层。
根据本发明的又一实施例，提出一种存储器装置。存储器装置包括一层叠结构、一电路结构以及一垂直接触件。层叠结构包括沿着一第一方向交替堆叠的多个导电层及多个第一绝缘层、一第一阵列区、一第二阵列区、一连接区、多个沟槽以及多个顶部隔离件。第一阵列区包括沿着第一方向延伸的多个第一通道柱。第二阵列区包括沿着第一方向延伸的多个第二通道柱。连接区设置于第一阵列区与第二阵列区之间，其中连接区包括一阶梯区、一未处理区、一底部隔离件及一共用墙。沟槽沿着第一方向延伸并穿过层叠结构，且沿着垂直于第一方向的第二方向延伸，其中沟槽包括第一沟槽、第二沟槽、第三沟槽、第四沟槽及第五沟槽。第二沟槽设置于第一沟槽和第三沟槽之间。第四沟槽设置于第三沟槽和第五沟槽之间。顶部隔离件沿着第一方向延伸并穿过设置于层叠结构的顶部部分中所对应的导电层。第一沟槽、第三沟槽和第五沟槽分别沿着第二方向连续性延伸，以将层叠结构分为第一区块和第二区块。第二沟槽和位于第二沟槽的相对侧的顶部隔离件将第一区块分为4个子区块。第四沟槽和位于第四沟槽的相对侧的顶部隔离件将第二区块分为4个子区块。在每个第一区块和第二区块之中，阶梯区邻接于未处理区的一第一侧，共用墙邻接于未处理区的一第二侧，第一侧相对于第二侧，且部分的导电层连续性延伸于阶梯区、第一阵列区、共用墙及第二阵列区。未处理区沿着第一方向延伸且具有一隔离侧壁，隔离侧壁将导电层电性隔离于未处理区。底部隔离件沿着第一方向延伸，以将位于层叠结构的一底部部分的导电层分隔开，并定义出接地选择线，底部隔离件接触于隔离侧壁。电路结构设置于连接区之下。垂直接触件穿过未处理区，并将电路结构电性连接于所对应的导电层。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下。
附图说明
图1绘示依照本发明一实施例的存储器装置的上视图；
图2绘示图1的局部放大图；
图3绘示依照本发明一实施例的存储器装置的局部透视图；
图4绘示沿着图2的X1-X1’连线的剖面图；
图5绘示沿着图2的X2-X2’连线的剖面图；
图6绘示沿着图2的X3-X3’连线的剖面图；
图7绘示沿着图2的Y1-Y1’连线的剖面图；
图8绘示沿着图2的Y2-Y2’连线的剖面图；
图9绘示沿着图2的Y3-Y3’连线的剖面图；以及
图10绘示沿着图2的Y4-Y4’连线的剖面图。
附图标记说明
10：存储器装置
112：绝缘材料
120：底板
122：第一绝缘层
124：导电层
125：第二绝缘层
126，1261～1264，128，1281～1283：侧向连接件
132：第一导电连接件
134：第二导电连接件
136：电路接触件
BK1，BK2：区块
BK11～BK14，BK21～BK24：子区块
CR：连接区
CT：电路结构
CW：共用墙
DI：第一方向
DII：第二方向
DIII：第三方向
GSLC：底部隔离件
GSLN，GSLN1～GSLN4：接地选择线接触件
GSLR：底部着陆区
HP1：第一阵列区
HP2：第二阵列区
L1，L2：长度
LR：着陆接垫
LT：沟槽
LT1：第一沟槽
LT2：第二沟槽
LT3：第三沟槽
LT4：第四沟槽
LT5：第五沟槽
LTI：导电条带
LTO：绝缘侧壁
MI：阶梯结构
OP：未处理区
OP1：第一未处理区
OP2：第二未处理区
OW：隔离侧壁
S1，S2：侧
SSLC：顶部隔离件
SSLN，SSLN1～SSLN8：串列选择线接触件
SSLR：顶部着陆区
ST：阶梯区
T1：层叠结构
TAC：垂直接触件
VC1：第一通道柱
VC2：第二通道柱
WLN：字线接触件
X1，X1’，X2，X2’，X3，X3’，Y1，Y1’，Y2，Y2’，Y3，Y3’，Y4，Y4’：剖面线端点
具体实施方式
在下文的详细描述中，为了便于解释，提供各种的特定细节以整体理解本公开的实施例。然而，应理解的是，一或多个实施例能够在不采用这些特定细节的情况下实现。在其他情况下，为了简化图式，已知的结构及元件以示意图表示。
本发明说明书及所附的权利要求书中所使用的单数形式“一”及“该”包括多个的表示方式，除非文中有清楚的指示。例如，“一垂直接触件”的表示方式包括多个此种垂直接触件。
本发明的存储器装置可应用于三维与非门存储器(3D NAND memory)、三维或非门存储器(3D NOR memory)、三维与门存储器(3D AND memory)或其他合适的存储器。
图1绘示依照本发明一实施例的存储器装置10的上视图。图2绘示图1的局部放大图，特别对于连接区CR进行更详细的说明。图1～2例如是对应于第二方向DII及第三方向DIII所形成的平面。图3绘示依照本发明一实施例的存储器装置10的局部透视图。图4绘示沿着图2的X1-X1’连线的剖面图。图5绘示沿着图2的X2-X2’连线的剖面图。图6绘示沿着图2的X3-X3’连线的剖面图。图4～6例如分别对应于第一方向DI及第二方向DII所形成的平面。图7绘示沿着图2的Y1-Y1’连线的剖面图。图8绘示沿着图2的Y2-Y2’连线的剖面图。图9绘示沿着图2的Y3-Y3’连线的剖面图。图10绘示沿着图2的Y4-Y4’连线的剖面图。图7～10例如分别对应于第一方向DI及第三方向DIII所形成的平面。在本实施例中，第一方向DI、第二方向DII及第三方向DIII是彼此垂直，然本发明并不以此为限，只要第一方向DI、第二方向DII及第三方向DIII互相交错即可。
请同时参照图1～3，存储器装置10包括一层叠结构T1、多个电路结构CT以及多个垂直接触件TAC。层叠结构T1包括底板120(绘示于图4中)以及沿着一第一方向DI交替堆叠于底板120(绘示于图4中)的上表面上的多个导电层124及多个第一绝缘层122。并且，由图1～2的上视图观之，层叠结构T1包括一第一阵列区HP1、一第二阵列区HP2及一连接区CR。第一阵列区HP1包括沿着第一方向DI延伸的多个第一通道柱VC1。第二阵列区HP2包括沿着第一方向DI延伸的多个第二通道柱VC2。在至少一实施例中，第一阵列区HP1及第二阵列区HP2分别是包括多个存储器串列(memory string)的第一存储器阵列及第二存储器阵列。连接区CR设置于第一阵列区HP1与第二阵列区HP2之间。层叠结构T1的底部部分的导电层124(即作为接地选择线)、中间部分的导电层124(即作为字线)及顶部部分的导电层124(即作为串列选择线)是依序堆叠于底板120(绘示于图4)上。相较于一个区块中的连接区仅设置于阵列区的单一侧边的比较例而言，由于本实施例的连接区CR设置于第一阵列区HP1与第二阵列区HP2之间，使得电路结构CT与第一阵列区HP1之间或电路结构CT与第二阵列区HP2之间的电流/电压传递路径的距离可缩短，故可降低电阻及电容，进而提升存储器装置10的操作速度。
在一实施例中，(第一或第二)通道柱VC1或VC2可以包括多个层，该多个层可以包括隧穿层(tunneling layer)、电荷捕捉层(charge trapping layer)和阻挡层(blockinglayer)。隧穿层可以包括氧化硅，或氧化硅/氮化硅组合(例如氧化物/氮化物/氧化物(Oxide/Nitride/Oxide或ONO))。电荷捕捉层可包括氮化硅(SiN)或其他能够捕捉电荷的材料。阻挡层可以包括氧化硅、氧化铝和/或这些材料的组合。多层可以形成在向下穿透交替的多对导电层124(栅极层或字线层)和第一绝缘层122的孔洞的内表面上，并且可以在孔洞的中间填充多晶硅。在与导电层124相交的每个(第一或第二)通道柱中的填充材料(例如，多层和多晶硅)可以形成沿第一方向DI的存储单元串列。每个通道柱(VC1或VC2)包括以与非门(NAND)类型串联的存储单元串列。
如图1所示，存储器装置10还包括多个沟槽LT及多个顶部隔离件SSLC。在本实施例中，沟槽LT沿着第一方向DI延伸穿过层叠结构T1，并沿着第二方向DII延伸，且包括第一沟槽～第五沟槽LT1～LT5，每个沟槽(LT1～LT5)具有一侧表面(或壁)和一内部，介电膜(例如氧化物)覆盖侧表面(或壁)，与邻接的层(例如是导电层124)隔离，导电材料(例如钨)填充于内部。第一沟槽～第五沟槽LT1～LT5依序沿着第三方向DIII排列且彼此分开，亦即，第二沟槽LT2位于第一沟槽LT1与第三沟槽LT3之间，第四沟槽LT4位于第三沟槽LT3与第五沟槽LT5之间，然本发明的沟槽的数量不限于此。
如图2及图10所示，顶部隔离件SSLC沿着第一方向DI延伸穿过层叠结构T1的顶部部分的对应的导电层124，并分别沿着第二方向DII由第一阵列区HP1连续性延伸至连接区CR中邻近于第一阵列区HP1的边缘部分。顶部隔离件SSLC沿着第二方向DII由连接区CR中邻近于第二阵列区HP2的边缘部分连续性延伸至第二阵列区HP2，以定义出串列选择线。每个顶部隔离件SSLC包括绝缘材料(例如氧化物)以在设置于层叠结构T1的顶部部分中的每个顶部隔离件SSLC的相对侧隔离导电层124。上述边缘部分又称作顶部着陆区SSLR(如图2所示)。第一沟槽LT1、第三沟槽LT3及第五沟槽LT5分别沿着第二方向DII连续性延伸，将层叠结构T1分隔为2个区块BK1及BK2。第二沟槽LT2及第四沟槽LT4分别沿着第二方向DII非连续性延伸。第二沟槽LT2及位于第二沟槽LT2的相对侧的顶部隔离件SSLC将区块BK1分隔为4个子区块BK11～BK14。类似地，第四沟槽LT4及位于第四沟槽LT4的相对侧的顶部隔离件SSLC将区块BK2分隔为4个子区块BK21～BK24。区块BK1及BK2可分别被独立地控制及操作。
如图2所示，连接区CR包括多个阶梯区ST、多个阶梯结构MI、多个未处理区OP(OP1和OP2)、多个底部隔离件GSLC及多个共用墙CW。每个阶梯结构MI沿着第三方向DIII由区块BK1延伸至区块BK2。在上视图中，区块BK1和区块BK2中的阶梯区ST重叠于对应的阶梯结构MI。
在每个区块(BK1或BK2)中，未处理区OP(OP1或OP2)沿着第一方向DI延伸且具有一隔离侧壁OW，隔离侧壁OW环绕未处理区OP(OP1和OP2)，并将导电层124电性隔离于未处理区OP(OP1和OP2)。在每个区块(BK1或BK2)中，第一未处理区OP1和第二未处理区OP2通过隔离侧壁OW的一侧连接。隔离侧壁OW的该侧邻接于阶梯区ST且沿着第二方向DII延伸。隔离侧壁OW延伸并沿着第一方向DI穿过层叠结构T1。隔离侧壁OW配置为用于在制作存储器装置10的栅极置换工艺(gate replacement process)的期间，防止未处理区OP(OPl和OP2)中的第二绝缘层125被移除。亦即，栅极置换工艺并没有在未处理区OP(OP1和OP2)中进行。未处理区OP(OP1和OP2)包括交替的多对第一绝缘层122(例如氧化物)和第二绝缘层125(例如氮化物)的一堆叠，如图5所示。如图5所示，未处理区OP(OP1和OP2)中交替的多对第一绝缘层122和第二绝缘层125的堆叠电性隔离于导电层124。
请回头参照图2，在区块BK2中，阶梯区ST位于第一未处理区OP1和第三沟槽LT3之间。共用墙CW位于第一未处理区OP1和第五沟槽LT5之间，且亦位于第二未处理区OP2和第五沟槽LT5之间。同样地，在区块BK1中，阶梯区ST位于第一未处理区OP1和第三沟槽LT3之间。共用墙CW位于第一未处理区OP1和第一沟槽LT1之间，且亦位于第二未处理区OP2和第一沟槽LT1之间。如图1～2所示，在每个区块BK1和BK2中，阶梯区ST邻接于未处理区OP的第一侧S1或S2，共用墙CW邻接于未处理区OP的第二侧S2或S1，第一侧S1或S2相对于第二侧S2或S1。例如，在区块BK2中，阶梯区ST邻接于未处理区OP(例如第一未处理区OP1)的第一侧(例如S1)，共用墙CW邻接于未处理区OP(例如第一未处理区OP1)的第二侧(例如S2)，第一侧(例如S1)相对于第二侧(例如S2)。在区块BK1中，阶梯区ST邻接于未处理区OP(例如第二未处理区OP2)的第一侧(例如S2)，共用墙CW邻接于未处理区OP(例如第二未处理区OP2)的第二侧(例如S1)，第一侧(例如S2)相对于第二侧(例如S1)。
图3绘示依照本发明一实施例的存储器装置10的区块BK2的局部透视图。如图1和图3所示，层叠结构T1的中间部分的导电层124(即作为字线)分别连续性延伸于阶梯区ST、顶部着陆区SSLR(详述如后)、第一阵列区HP1、共用墙CW及第二阵列区HP2。由于第二沟槽LT2及第四沟槽LT4没有连接于第一未处理区OP1和第二未处理区OP2的隔离侧壁OW，在相同区块(区块BK1或区块BK2)中同一阶层的作为字线的每个导电层124在阶梯区ST、第一阵列区HP、顶部着陆区SSLR(详述如后)、共用墙CW及第二阵列区HP2中为整体的结构。因此，第一阵列区HP1与第二阵列区HP2中同一阶层的作为字线的导电层124可彼此电性连接。例如，如图1所示，在区块BK2中，位于第四沟槽LT4的相对两侧的子区块BK21～BK24中的相同层的作为字线的导电层124在阶梯区ST、顶部着陆区SSLR(详述如后)、第一阵列区HP1、共用墙CW及第二阵列区HP2中为整体的结构。相较于没有设置共用墙的比较例而言，本发明通过共用墙CW电性连接第一阵列区HP1与第二阵列区HP2的同层字线的设置可减少阶梯区ST所占用的体积。
请同时参照图2及图7，在每个区块(BK1或BK2)中，底部隔离件GSLC沿着第一方向DI延伸，以将位于层叠结构T1的底部部分的对应的导电层124分隔开，并定义出接地选择线。底部隔离件GSLC接触于第一未处理区OP1和第二未处理区OP2的隔离侧壁OW。每个底部隔离件GSLC包括绝缘材料(例如氧化物)，以隔离设置于层叠结构T1的底部部分中的每个底部隔离件GSLC的相对侧的导电层124。
如图2中所绘示，在本实施例中，未处理区OP在每个区块BK1及BK2中可包括第一未处理区OP1及第二未处理区OP2，在如图1～2所示的上视图中，第一未处理区OP1的面积可大于第二未处理区OP2的面积。第一未处理区OP1及第二未处理区OP2之间可分别在区块BK1及BK2中通过部分的第二沟槽LT2及第四沟槽LT4分隔开。在区块BK1中，第一未处理区OP1与第二未处理区OP2之间可设置有部分的第二沟槽LT2及底部着陆区GSLR，在区块BK2中，第一未处理区OP1与第二未处理区OP2之间可设置有部分的第四沟槽LT4及底部着陆区GSLR。层叠结构T1的底部部分的导电层124暴露于底部着陆区GSLR中。详细而言，隔离侧壁OW除了沿着第一方向DI延伸之外，还沿着第二方向DII及第三方向DIII延伸，隔离侧壁OW环绕第一未处理区OP1之后，连续性地由第一未处理区OP1沿着第二方向DII延伸至第二未处理区OP2，并环绕第二未处理区OP2，形成2个封闭空间。在区块BK1和BK2中，邻近于第一阵列区HP1及第二阵列区HP2的底部隔离件GSLC分别接触第一未处理区OP1和第二未处理区OP2的隔离侧壁OW，如图1～2所示，然本发明并不限于此。在其他实施例中，隔离侧壁OW可仅在第一未处理区OP1的位置形成封闭空间，在第二未处理区OP2的位置则形成一开放空间，例如，在区块BK2中，隔离侧壁OW可沿着第二未处理区OP2的下侧及右侧延伸并连接于邻近于第二阵列区HP2的底部隔离件GSLC。但是，隔离侧壁OW没有延伸于第二未处理区OP2的上侧及左侧。在本实施例中，第一未处理区OP1及第二未处理区OP2所形成2个封闭空间为矩形，然本发明并不以此为限。
如图2及图3所示，为了让设置于层叠结构T1的中间部分中的每层导电层124都能连接于字线接触件WLN，形成多个阶梯结构MI。阶梯结构MI可让每条字线经由着陆接垫LR所暴露出，以利连接于对应的字线接触件WLN。本实施例的阶梯结构MI可通过一最小增量层成本工艺(minimal incremental layer cost process，MILC process)所形成，最小增量层成本工艺可以是通过演算法计算，使用最少的光罩及蚀刻步骤进行以形成阶梯结构MI，而所形成的阶梯结构MI可以不是规律地逐渐下降或逐渐上升的阶梯轮廓。相较于规律地逐渐下降或逐渐上升的阶梯结构而言，通过最小增量层成本工艺所形成的阶梯结构MI可制造出更密集的阶梯结构。由于共用墙CW没有进行最小增量层成本工艺，故阶梯结构MI与共用墙CW在如图2所示的上视图中是彼此分开。亦即，阶梯结构MI与共用墙CW在第二方向DII与第三方向DIII所定义的平面中不会重叠。
请同时参照图2及图3，电路结构CT设置于连接区CR、第一阵列区HP1及第二阵列区HP2之下。垂直接触件TAC沿着第一方向DI穿过未处理区OP(OP1和OP2)、底板120(绘示于图5)及底板120下方的绝缘材料112(绘示于图5中)。如图5所绘示，每个垂直接触件TAC穿过未处理区OP(OP1和OP2)中的交替的多对第一绝缘层122和第二绝缘层125的堆叠、底板120和位于下方的绝缘材料112，且电性连接于对应的电路结构CT。如图3所绘示，对应的电路结构CT通过至少一垂直接触件TAC电性连接于所对应的导电层124。如图2和图3中所绘示，在层叠结构T1的中间部分中，导电层124由第一阵列区HP1和顶部着陆区SSLR延伸至阶梯区ST中。在阶梯区ST中，对应的导电层124的多个着陆接垫LR是暴露出。在本实施例中，作为字线的每个导电层124可经由暴露出的着陆接垫LR电性接触于字线接触件WLN，字线接触件WLN通过第一导电连接件132电性连接于垂直接触件TAC，垂直接触件TAC通过第二导电连接件134电性连接于电路接触件136，电路接触件136电性接触于所对应的电路结构CT。如此一来，来自电路结构CT的电压便可经由电路接触件136传递给所对应的作为字线的导电层124。电压、电流或信号进一步通过共用墙CW由位于第一阵列区HP1的导电层124传递给第二阵列区HP2中相同阶层的导电层124。
类似地，如图3所示，作为接地选择线的每个导电层124可电性接触于接地选择线接触件GSLN。亦即，接地选择线接触件GSLN电性连接于在底部着陆区GSLR中的层叠结构T1的底部部分的对应的导电层124。接地选择线接触件GSLN通过第一导电连接件132电性连接于垂直接触件TAC，垂直接触件TAC通过第二导电连接件134电性连接于电路接触件136，电路接触件136电性接触于所对应的电路结构CT。作为串列选择线的每个导电层124可电性接触于串列选择线接触件SSLN，串列选择线接触件SSLN通过第一导电连接件132电性连接于垂直接触件TAC，垂直接触件TAC通过第二导电连接件134电性连接于电路接触件136，电路接触件136电性接触于所对应的电路结构CT。串列选择线接触件SSLN、接地选线接触件GSLN及电路接触件136的延伸方向可与垂直接触件TAC的延伸方向平行，例如皆沿着第一方向DI延伸。第一导电连接件132及第二导电连接件134可分别在第二方向DII与第三方向DIII所形成的平面上延伸。
请同时参照图2及图4，每个区块中的连接区CR可更包括2个顶部着陆区SSLR，顶部着陆区SSLR位于连接区CR的相对两侧的2个边缘区域，相对两侧的2个边缘区域分别邻近于第一阵列区HP1及第二阵列区HP2。顶部着陆区SSLR可分别位于第一未处理区OP1与第一阵列区HP1之间以及第二未处理区OP2与第二阵列区HP2之间。串列选择线接触件SSLN设置于顶部着陆区SSLR中。图4绘示沿着图2子区块BK24中的X1-X1’连线的剖面图。如图4所示，经过初步蚀刻工艺以形成初步阶梯轮廓之后，第一阵列区HP1与第二阵列区HP2中的作为串列选择线的导电层124彼此分开，故需设置串列选择线接触件SSLN以及侧向连接件126使第一阵列区HP1与第二阵列区HP2中相同阶层的作为串列选择线的导电层124可彼此电性连接。在图4所示的串列选择线接触件SSLN是电性连接于子区块BK24(如图1所示)中作为串列选择线的导电层124。在本实施例中示例性绘示4个串列选择线接触件SSLN，且侧向连接件126包括4个侧向连接件1261～1264，然本发明并不限于此。在一些实施例中，侧向连接件1261～1264可位于同一平面，在第二方向DII及第三方向DIII中彼此错开，只要侧向连接件1261～1264可分别电性连接于串列选择线接触件SSLN及同一阶层的导电层124即可。串列选择线接触件SSLN的上表面与接地选线接触件GSLN可具有相同高度，如图6所示。图4的剖面图对应于部分共用墙CW的剖面，由此可知共用墙CW包括沿着第一方向DI在底板120的上表面上交替堆叠多个导电层124及多个绝缘层122。在共用墙CW中的设置于层叠结构T1的中间部分中的导电层124(即作为字线)由第一阵列区HP1连续性延伸至第二阵列区HP2。
图5绘示沿着图2的子区块BK22中的X2-X2’连线的剖面图。请同时参照图2及图5，未处理区OP(OP1和OP2)之中(即隔离侧壁OW环绕所形成的封闭空间之中)，多个第一绝缘层122及多个第二绝缘层125沿着第一方向DI交替堆叠于底板120的上表面上。在栅极置换工艺当中，由于未处理区OP(OP1和OP2)受到隔离侧壁OW的保护，封闭的未处理区OP(OP1和OP2)之内的区域不会受到蚀刻剂作用。因此，未处理区OP(OP1和OP2)之中的第二绝缘层125不会被置换为导电层124。反之，没有受到隔离侧壁OW环绕的未处理区OP(OP1和OP2)之外的第二绝缘层125则会被置换为导电层124。垂直接触件TAC在未处理区OP(OP1和OP2)之中沿着第一方向DI穿过第一绝缘层122、第二绝缘层125、底板120及覆盖电路结构CT的绝缘材料112，以电性连接于对应的电路结构CT。垂直接触件TAC不会直接接触于底板120，垂直接触件TAC与底板120之间可通过绝缘材料112所分隔开。在本实施例中，可在第一未处理区OP1与第二未处理区OP2之内分别设置垂直接触件TAC，然本发明并不限于此，垂直接触件TAC可仅设置于第一未处理区OP1中而没有设置于第二未处理区OP2之中。如图1所示，第一未处理区OP1与第二未处理区OP2之间可设置底部着陆区GSLR，接地选择线接触件GSLN可设置于底部着陆区GSLR中，接地选择线接触件GSLN及底部着陆区GSLR可电性连接于层叠结构T1的底部部分的对应的导电层124(即接地选择线)。请同时参照图1、图2及图5，底部着陆区GSLR可重叠于阶梯结构MI，层叠结构T1的底部部分的导电层124(即作为接地选择线)在底部着陆区GSLR通过阶梯结构MI的形成所暴露出。每一层作为接地选择线的导电层124可电性接触于接地选择线接触件GSLN。在图5所示的接地选择线接触件GSLN是电性连接于子区块BK21～BK22(如图1所示)中作为接地选择线的导电层124。如图5所示，相同阶层的接地选择线接触件GSLN之间可通过侧向连接件128彼此电性连接。在本实施例中示例性绘示3对接地选择线接触件GSLN，且侧向连接件128包括3个侧向连接件1281～1283，然本发明并不限于此。在一些实施例中，侧向连接件1281～1283可位于同一平面，在第二方向DII及第三方向DIII中彼此错开，只要侧向连接件1281～1283可分别电性连接于接地选择线接触件GSLN及同一阶层的导电层124即可。在图5所示的串列选择线接触件SSLN是电性连接于子区块BK22(如图1所示)中作为串列选择线的导电层124。为了简化图式，省略绘示侧向连接件126。
图6绘示沿着图2的子区块BK21的X3-X3’连线的剖面图。请同时参照图2及图6，字线接触件WLN设置于阶梯区ST中，由于阶梯区ST可重叠于阶梯结构MI，层叠结构T1的中间部分的导电层124(即作为字线)在阶梯区ST通过阶梯结构MI的形成所暴露出，亦即是暴露出着陆接垫LR，使得每一层作为字线的导电层124可电性接触于字线接触件WLN。在图6所示的串列选择线接触件SSLN是电性连接于子区块BK21(如图1所示)中作为串列选择线的导电层124。在图6所示的接地选择线接触件GSLN是电性连接于子区块BK21～BK22(如图1所示)中作为接地选择线的导电层124。为了简化图式，省略绘示侧向连接件126及128。
图7绘示沿着图2的Y1-Y1’连线的剖面图。请同时参照图2及图7，第一沟槽LT1、第三沟槽LT3及第五沟槽LT5分别沿着第一方向穿过层叠结构T1，至底板120。第一沟槽LT1、第三沟槽LT3及第五沟槽LT5分别包括导电条带LTI(例如钨)及绝缘侧壁LTO(例如氧化物)，如图7所示。绝缘侧壁LTO设置于第一沟槽LT1、第三沟槽LT3及第五沟槽LT5的侧壁上，导电条带LTI位于绝缘侧壁LTO之间，且电性接触于底板120。在本实施例中，导电条带LTI可作为源极线，底板120可作为共同源极线。详细而言，在进行栅极置换工艺之前，先形成沟槽LT，然后再通过栅极置换工艺经由沟槽LT移除第二绝缘层，并将导电材料填入第二绝缘层(125)被移除的位置。因此，形成导电层124与第一绝缘层122交替堆叠的层叠结构T1。此后，稍微将沟槽LT扩大，并依序填入绝缘材料及导电材料于沟槽LT中，进而形成包括导电条带LTI及绝缘侧壁LTO的沟槽LT，第一沟槽～第五沟槽LT1～LT5在剖面图中皆具有相同或类似的结构。由于第三沟槽LT3具有绝缘侧壁LTO，第三沟槽LT3可将区块BK1及BK2彼此电性隔离。
如图7所示，底部隔离件GSLC分别将区块BK1及BK2中的最底部3层导电层124分隔开，然本发明并不以此为限。在一实施例中，每个区块(BK1或BK2)的设置于层叠结构T1的底部部分的导电层124(作为接地选择线)电性隔离为2组。
请同时参照图1、图2及图8，阶梯结构MI在第三方向DIII上所形成的长度L1大于阶梯区ST在第三方向DIII上所形成的长度L2。在图8中，位于第三沟槽LT3相对两侧的字线接触件WLN是分别电性连接于区块BK1及BK2中的作为字线的导电层124。
请同时参照图1、图2及图9，接地选择线接触件GSLN可包括接地选择线接触件GSLN1～GSLN4，接地选择线接触件GSLN1～GSLN2对应于区块BK1，接地选择线接触件GSLN3～GSLN4对应于区块BK2。由于隔离侧壁OW及底部隔离件GSLC将对应的作为接地选择线的导电层124分隔开，接地选择线接触件GSLN1～GSLN2分别位于隔离侧壁OW的第一侧S1及第二侧S2，且接地选择线接触件GSLN3～GSLN4分别位于隔离侧壁OW的第一侧S1及第二侧S2，接地选择线接触件GSLN1电性连接于子区块BK11或BK12中作为接地选择线的导电层124，接地选择线接触件GSLN2电性连接于子区块BK13或BK14中作为接地选择线的导电层124，接地选择线接触件GSLN3电性连接于子区块BK21或BK22中作为接地选择线的导电层124，接地选择线接触件GSLN4电性连接于子区块BK23或BK24中作为接地选择线的导电层124。
请同时参照图1、图2及图10，串列选择线接触件SSLN可包括串列选择线接触件SSLN1～SSLN8，由于顶部隔离件SSLC将对应的作为串列选择线的导电层124分隔开，串列选择线接触件SSLN1～SSLN8分别位于邻近的顶部隔离件SSLC的第一侧S1及第二侧S2，串列选择线接触件SSLN1电性连接于子区块BK11中作为串列选择线的导电层124，串列选择线接触件SSLN2电性连接于子区块BK12中作为串列选择线的导电层124，串列选择线接触件SSLN3电性连接于子区块BK13中作为串列选择线的导电层124，串列选择线接触件SSLN4电性连接于子区块BK14中作为串列选择线的导电层124，串列选择线接触件SSLN5电性连接于子区块BK21中作为串列选择线的导电层124，串列选择线接触件SSLN6电性连接于子区块BK22中作为串列选择线的导电层124，串列选择线接触件SSLN7电性连接于子区块BK23中作为串列选择线的导电层124，串列选择线接触件SSLN8电性连接于子区块BK24中作为串列选择线的导电层124。
在一实施例中，顶部隔离件SSLC、底部隔离件GSLC及隔离侧壁OW的材料可分别包括介电材料；第一绝缘层122的材料可包括氧化物；第二绝缘层125的材料可包括氮化物，例如是氮化硅；导电层124的材料可包括钨；绝缘侧壁LTO的材料可包括介电材料，介电材料可以为氧化物，然本发明并不限于此。
基于上述，根据本发明的一实施例提供一种存储器装置。存储器装置包括一层叠结构、一电路结构以及一垂直接触件。层叠结构包括沿着一第一方向交替堆叠的多个导电层及多个第一绝缘层、一第一阵列区、一第二阵列区及一连接区。第一阵列区包括沿着第一方向延伸的多个第一通道柱。第二阵列区包括沿着第一方向延伸的多个第二通道柱。连接区设置于第一阵列区与第二阵列区之间，其中连接区包括一阶梯区、一未处理区、一底部隔离件及一共用墙。未处理区沿着第一方向延伸且具有一隔离侧壁，隔离侧壁将导电层电性隔离于未处理区，阶梯区接触于未处理区的一第一侧，共用墙接触于未处理区的一第二侧，第一侧相对于第二侧，且部分的导电层分别连续性延伸于阶梯区、第一阵列区、共用墙及第二阵列区。底部隔离件沿着第一方向延伸，以将位于层叠结构的一底部部分的导电层分隔开，并定义出接地选择线，底部隔离件接触于隔离侧壁。电路结构设置于连接区之下，并由未处理区所暴露出。垂直接触件穿过未处理区，并将电路结构电性连接于所对应的导电层。
相较于一个区块中的连接区仅设置于阵列区的单一侧边的比较例而言，由于本发明的连接区设置于第一阵列区与第二阵列区之间，使得电流/电压传递路径的距离可缩短，故可降低电阻及电容，进而提升存储器装置的操作速度。此外，通过共用墙电性连接第一阵列区与第二阵列区的同层字线的设置可减少阶梯区所占用的体积。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求书所界定的范围为准。
Claims (10)
1.一种存储器装置，其特征在于，包括：
一层叠结构，包括：
沿着一第一方向交替堆叠的多个导电层及多个第一绝缘层；
一第一阵列区，包括沿着该第一方向延伸的多个第一通道柱；
一第二阵列区，包括沿着该第一方向延伸的多个第二通道柱；及
一连接区，设置于该第一阵列区与该第二阵列区之间，其中该连接区包括一阶梯区、一未处理区、一底部隔离件及一共用墙，
其中该未处理区沿着该第一方向延伸且具有一隔离侧壁，该隔离侧壁将这些导电层电性隔离于该未处理区，该阶梯区邻接于该未处理区的一第一侧，该共用墙邻接于该未处理区的一第二侧，该第一侧相对于该第二侧，且部分的这些导电层连续性延伸于该阶梯区、该第一阵列区、该共用墙及该第二阵列区，及
其中该底部隔离件沿着该第一方向延伸，以将位于该层叠结构的一底部部分的这些导电层分隔开，并定义出多个接地选择线，该底部隔离件接触于该隔离侧壁；
一电路结构，设置于该连接区之下；以及
一垂直接触件，穿过该未处理区，并将该电路结构电性连接于这些导电层中所对应的该导电层。
2.根据权利要求1所述的存储器装置，其特征在于，该未处理区包括交替的多对第一绝缘层与第二绝缘的一堆叠。
3.根据权利要求1所述的存储器装置，其特征在于，该未处理区包括一第一未处理区和一第二未处理区，该隔离侧壁由该第一未处理区延伸至该第二未处理区，并环绕该第二未处理区。
4.根据权利要求3所述的存储器装置，其特征在于，还包括一底部着陆区，该底部着陆区设置于该第一未处理区与该第二未处理区之间，该层叠结构的该底部部分的这些导电层暴露于该底部着陆区中。
5.根据权利要求4所述的存储器装置，其特征在于，还包括多个接地选择线接触件，这些接地选择线接触件设置于该底部着陆区中。
6.根据权利要求4所述的存储器装置，其特征在于，还包括多个接地选择线接触件，这些接地选择线接触件在该底部着陆区中电性连接于该层叠结构的该底部部分的对应的这些导电层。
7.根据权利要求2所述的存储器装置，其特征在于，还包括至少一沟槽，其中该至少一沟槽沿着该第一方向延伸穿过该层叠结构，并沿着垂直于该第一方向的一第二方向延伸，将该层叠结构分隔为2个区块。
8.根据权利要求7所述的存储器装置，其特征在于，该至少一沟槽包括一导电条带及一绝缘侧壁。
9.一种存储器装置，其特征在于，包括：
一层叠结构，包括：
沿着一第一方向交替堆叠的多个导电层及多个第一绝缘层；
一第一阵列区，包括沿着该第一方向延伸的多个第一通道柱；
一第二阵列区，包括沿着该第一方向延伸的多个第二通道柱；及
一连接区，设置于该第一阵列区与该第二阵列区之间，其中该连接区包括一阶梯区、一未处理区、一底部隔离件及一共用墙；
多个沟槽(LT)，沿着该第一方向延伸并穿过该层叠结构，且沿着垂直于第一方向的一第二方向延伸，其中这些沟槽包括第一沟槽、第二沟槽、第三沟槽、第四沟槽及第五沟槽，该第二沟槽设置于该第一沟槽和该第三沟槽之间，该第四沟槽设置于该第三沟槽和该第五沟槽之间，
多个顶部隔离件，沿着该第一方向延伸并穿过设置于该层叠结构的一顶部部分中所对应的这些导电层；
其中该第一沟槽、该第三沟槽和该第五沟槽分别沿着该第二方向连续性延伸，以将该层叠结构分为一第一区块和一第二区块，
其中该第二沟槽和位于该第二沟槽的相对侧的这些顶部隔离件将该第一区块分为4个子区块，该第四沟槽和位于该第四沟槽的相对侧的这些顶部隔离件将该第二区块分为4个子区块，
其中，在每个该第一区块和该第二区块之中，该阶梯区邻接于该未处理区的一第一侧，该共用墙邻接于该未处理区的一第二侧，该第一侧相对于该第二侧，且部分的这些导电层连续性延伸于该阶梯区、该第一阵列区、该共用墙及该第二阵列区，
其中该未处理区沿着该第一方向延伸且具有一隔离侧壁，该隔离侧壁将这些导电层电性隔离于该未处理区；及
其中该底部隔离件沿着该第一方向延伸，以将位于该层叠结构的一底部部分的这些导电层分隔开，并定义出多个接地选择线，该底部隔离件接触于该隔离侧壁；
一电路结构，设置于该连接区之下；以及
一垂直接触件，穿过该未处理区，并将该电路结构电性连接于这些导电层中所对应的该导电层。
10.根据权利要求9所述的存储器装置，其特征在于，该未处理区包括交替的多对第一绝缘层与第二绝缘的一堆叠。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/683,442 | 2022-03-01 | ||
| US17/683,442 US20230282584A1 (en) | 2022-03-01 | 2022-03-01 | Memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116744689A true CN116744689A (zh) | 2023-09-12 |
Family
ID=87849937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210250550.3A Pending CN116744689A (zh) | 2022-03-01 | 2022-03-15 | 存储器装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230282584A1 (zh) |
| CN (1) | CN116744689A (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728548B2 (en) * | 2015-11-16 | 2017-08-08 | Micron Technology, Inc. | Vertical memory blocks and related devices and methods |
| WO2020113578A1 (en) * | 2018-12-07 | 2020-06-11 | Yangtze Memory Technologies Co., Ltd. | Novel 3d nand memory device and method of forming the same |
| US11282827B2 (en) * | 2019-10-16 | 2022-03-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having stacked structure with spaced apart conductive layers |
| US11024636B1 (en) * | 2019-11-12 | 2021-06-01 | International Business Machines Corporation | Vertical 3D stack NOR device |
| US20240121959A1 (en) * | 2022-10-06 | 2024-04-11 | Sandisk Technologies Llc | Multi-tier memory device with different width central staircase regions in different vertical tiers and methods for forming the same |
-
2022
- 2022-03-01 US US17/683,442 patent/US20230282584A1/en active Pending
- 2022-03-15 CN CN202210250550.3A patent/CN116744689A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230282584A1 (en) | 2023-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |