CN114975452A - 半导体存储装置 - Google Patents

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CN114975452A CN202111004087.6A CN202111004087A CN114975452A CN 114975452 A CN114975452 A CN 114975452A CN 202111004087 A CN202111004087 A CN 202111004087A CN 114975452 A CN114975452 A CN 114975452A
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memory device
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竹下俊平
山本直树
野岛和弘
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Kioxia Corp
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Abstract

实施方式提供一种容易形成阶梯部的半导体存储装置。实施方式的半导体存储装置10具备：积层部100，将多个导电体层40沿z方向积层；及阶梯部200，将多个导电体层40沿y方向阶梯状引出。阶梯部200中包含着下侧阶梯部220与上侧阶梯部210。在上侧阶梯部210中，以沿z方向越朝下侧阶梯部220侧行进，导电体层40朝沿y方向的一侧延伸得越长的方式形成。下侧阶梯部220形成在比上侧阶梯部210更靠沿y方向与所述一侧为相反侧的位置。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2021-24335号(申请日：2021年2月18日)为基础申请的优先权。本申请通过参考所述基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
在例如像NAND(Not-AND：与非)型闪存这样的半导体存储装置中，以在衬底上积层多个导电体层，贯穿多个导电体层的方式形成存储器导柱。各导电体层与存储器导柱的交点作为用于存储数据的存储器单元发挥功能。各导电体层作为用于对各存储器单元的栅极电极施加电压的字线等使用。
需对各导电体层，连接在相对于衬底的表面垂直的方向延伸的接点。因此，从形成着多个存储器导柱的部分，阶梯状引出导电体层。
为增大半导体存储装置的存储容量，优选为增加导电体层的积层数。然而，如果导电体层的积层数变多，那么难以用一次加工形成用于形成存储器导柱的孔(存储器孔)等。因此，近年来，一般分成多次阶段性进行导电体层的积层、及贯穿它们的存储器孔等的形成。在制造这种半导体存储装置时，也分成多次形成导电体层被阶梯状引出的部分也就是阶梯部。
发明内容
根据揭示的实施方式，提供一种容易形成阶梯部的半导体存储装置。
实施方式的半导体存储装置具备：第1积层部，将多个导电体层沿第1方向积层；及阶梯部，为沿相对于第1方向垂直的第2方向与第1积层部排列的部分，且将多个导电体层沿第2方向阶梯状引出。阶梯部中包含着下侧阶梯部、与沿第1方向配置在与下侧阶梯部不同位置的上侧阶梯部。在上侧阶梯部中，以沿第1方向越朝下侧阶梯部侧行进，导电体层朝沿第2方向的一侧延伸得越长的方式形成，下侧阶梯部形成在比上侧阶梯部更靠沿第2方向与一侧为相反侧的位置。
附图说明
图1是表示第1实施方式的半导体存储装置的等效电路的图。
图2是表示第1实施方式的半导体存储装置的构成的图。
图3是表示第1实施方式的半导体存储装置的构成的图。
图4是表示第1实施方式的半导体存储装置的构成的图。
图5是用于说明第1实施方式的半导体存储装置的制造方法的图。
图6是用于说明第1实施方式的半导体存储装置的制造方法的图。
图7是用于说明第1实施方式的半导体存储装置的制造方法的图。
图8是用于说明第1实施方式的半导体存储装置的制造方法的图。
图9是用于说明第1实施方式的半导体存储装置的制造方法的图。
图10是用于说明第1实施方式的半导体存储装置的制造方法的图。
图11是用于说明第1实施方式的半导体存储装置的制造方法的图。
图12是用于说明第1实施方式的半导体存储装置的制造方法的图。
图13是用于说明第1实施方式的半导体存储装置的制造方法的图。
图14是用于说明第1实施方式的半导体存储装置的制造方法的图。
图15是用于说明第1实施方式的半导体存储装置的制造方法的图。
图16是用于说明第1实施方式的半导体存储装置的制造方法的图。
图17(A)及(B)是表示支撑柱及它附近的构成的图。
图18是表示支撑柱及它附近的构成的图。
图19是用于对比较例的半导体存储装置进行说明的图。
图20(A)～(D)是用于说明第2实施方式的半导体存储装置的制造方法的图。
图21是用于说明第2实施方式的半导体存储装置的制造方法的图。
图22是表示第3实施方式的半导体存储装置的构成的图。
图23是表示第4实施方式的半导体存储装置的构成的图。
图24是表示第5实施方式的半导体存储装置的构成的图。
图25是表示第6实施方式的半导体存储装置的构成的图。
图26是表示第6实施方式的半导体存储装置的构成的图。
具体实施方式
以下，一边参考添加附图一边对本实施方式进行说明。为容易理解说明，而在各附图中对同一构成要件尽可能附注同一符号，省略重复的说明。
[第1实施方式]
对第1实施方式进行说明。本实施方式的半导体存储装置10是例如作为NAND型闪存构成的非易失性的存储装置。在图1中将半导体存储装置10的构成表示为等效电路图。半导体存储装置10包含多个串单元SU0～SU3。各串单元SU0～SU3包含多个NAND串SR。此外，各NAND串SR包含例如8个存储器单元MT0～MT7、及2个选择晶体管ST1、ST2。
在以下的说明中，有时不区分各串单元SU0～SU3而都表述为“串单元SU”。同样地，有时不区分各存储器单元MT0～MT7而都表述为“存储器单元MT”，有时不区分各选择晶体管ST1、ST2而都表述为“选择晶体管ST”。
多个串单元SU0～SU3整体构成1个块。将多个这种块设置在半导体存储装置10中。在图1中只图示单一的块，省略其它块的图示。此外，1个块所包含的串单元SU的数量不限定于图1所示的数量。另外，NAND串SR所包含的存储器单元或选择晶体管的数量也可与图1的例子不同。
在各串单元SU中，包含着与设计着N条位线BL0～BL(N-1)相同数量的NAND串SR。N为正的整数。NAND串SR所包含的存储器单元MT0～MT7在选择晶体管ST1的源极、与选择晶体管ST2的漏极之间串联配置。选择晶体管ST1的漏极连接于任一条位线BL0等。选择晶体管ST2的源极连接于源极线SL。在以下的说明中，有时不区分各位线BL1～BL(N-1)而都表述为“位线BL”。
各存储器单元MT作为在栅极部分具有电荷储存层的晶体管而构成。储存在所述电荷储存层的电荷量对应于存储器单元MT所保持的数据。存储器单元MT可为使用例如氮化硅膜等作为电荷储存层的电荷陷阱型，也可为使用例如硅膜等作为电荷储存层的浮动栅极型。
串单元SU0所包含的多个选择晶体管ST1的栅极都连接于选择栅极线SGD0。选择栅极线SGD0是被施加用于切换各选择晶体管ST1的开关的电压的线。关于串单元SU1～SU3也同样，对应各串单元SU，设置着用于对选择晶体管ST1施加电压的选择栅极线SGD1～SGD3。
串单元SU0所包含的多个选择晶体管ST2的栅极都连接于选择栅极线SGS0。选择栅极线SGS0是被施加用于切换各选择晶体管ST2的开关的电压的线。关于串单元SU1～SU3也同样，对应各串单元SU，设置着用于对选择晶体管ST2施加电压的选择栅极线SGS1～SGS3。此外，在构成1个块的串单元SU0～SU3间共用选择栅极线SGS，串单元SU0～SU3所包含的所有选择晶体管ST2的栅极都连接于共用的选择栅极线SGS。
存储器单元MT0～MT7的各栅极连接于字线WL0～WL7。字线WL0～WL7是出于切换存储器单元MT0～MT7的开关、或使储存在存储器单元MT0～MT7的各电荷储存层的电荷量变化等目的，而被施加电压的线。各字线WL0～WL7在构成1个块的串单元SU0～SU3间共用。
在任一个串单元SU中，对连接于任一条字线WL的多个存储器单元MT，按照称为“页面”的每个单位统一进行半导体存储装置10中的数据写入及读出。另一方面，对块所包含的所有存储器单元MT统一进行半导体装置10中的数据抹除。作为用于进行这种数据的写入、读出、及抹除的具体方法，能够采用周知的各种方法，因而省略它的详细说明。
图2表示图1的等效电路所表示的半导体存储装置10的具体构成。如所述图所示，半导体存储装置10具备衬底20、绝缘体层21、导电体层22、多个绝缘体层30及导电体层40。
衬底20为在图2的上方侧具有平坦面的板状部件，且例如为硅晶圆。以下说明的绝缘体层21、导电体层22、绝缘体层30、及导电体层40等成为在衬底20的上表面侧通过例如CVD(Chemical Vapor Deposition：化学气相沉积)成膜形成的多层膜。
在图2中，相对于衬底20的表面垂直的方向，也就是图2中从下方侧朝向上方侧的方向为z方向，沿着所述方向设定z轴。另外，相对于z方向垂直的方向，也就是图2中从左侧朝向右侧的方向为y方向，沿着所述方向设定y轴。此外，相对于z方向及y方向这两个方向垂直的方向，也就是图2中从纸面近前侧朝向深侧的方向为x方向，沿着所述方向设定x轴。以下，一边适当使用这样设定的各方向或各轴，一边说明半导体存储装置10的构成。
绝缘体层21例如是由像氧化硅这样的绝缘性材料形成的层。在衬底20的z方向侧的表面，形成用于对图1的存储器单元MT进行数据读出、写入、及抹除的未图示的外围电路。绝缘体层21覆盖所述外围电路全体，防止外围电路与导电体层22导通。
导电体层22是作为源极线SL发挥功能的层。导电体层22由例如掺杂了杂质的多晶硅、金属硅化物等包含硅的材料、或像这种包含硅的材料与金属材料的积层构造形成。导电体层22形成为像从z方向侧覆盖所述绝缘体层21的上表面这样的板状。
多个绝缘体层30及导电体层40各形成多个，以从z方向侧交替覆盖导电体层22的一部分的方式形成。此外，图2的绝缘体层30或导电体层40的积层数与实际的积层数不同。
导电体层40例如是由包含钨的材料形成的具有导电性的层。在导电体层40中，也可由氮化钛等势垒金属材料覆盖包含钨等的材料的外周面。各导电体层40作为图1中的字线WL0～WL7或选择栅极线SGS0、SGD0等使用。绝缘体层30配置在互为相邻的导电体层40之间的位置，而将这两个导电体层之间电绝缘。绝缘体层30由例如包含氧化硅的材料形成。
如图2所示，在多个绝缘体层30及导电体层40沿z方向积层的区域中，以将它们沿z方向贯穿的方式形成着多个存储器导柱50。各存储器导柱50形成在从最靠近z方向侧的绝缘体层30到导电体层22的范围内。此外，各存储器导柱50对应于图1中所示的NAND串SR。图2的存储器导柱50的数量与实际数量不同。
图3示意性表示沿着相对z轴垂直的面将一个存储器导柱50切断时的剖面。如所述图所示，各存储器导柱50具有半导体502、隧道绝缘膜503、电荷储存膜504、及阻挡绝缘膜505。
半导体502在积层着多个绝缘体层30及导电体层40的部分内具有沿z方向延伸的筒状形状，由例如非晶硅或多晶硅等硅材料形成。在筒状半导体502的内侧，形成包含绝缘性材料的核心501。也可代替这种形态，而设为在半导体502的内侧未形成核心501的形态。
隧道绝缘膜503是覆盖半导体502的外周面的膜。隧道绝缘膜503由例如包含氧化硅的材料形成。电荷储存膜504是覆盖隧道绝缘膜503的外周面的膜。电荷储存膜504由例如包含氮化硅的材料形成。阻挡绝缘膜505是覆盖电荷储存膜504的外周面的膜。阻挡绝缘膜505由例如包含氧化硅、或介电常数大于氧化硅的金属氧化物的材料形成。形成在最外侧的阻挡绝缘膜505的外周面由积层的各导电体层40包围。
这样，在存储器导柱50与多个导电体层40介隔阻挡绝缘膜505、电荷储存膜504、及隧道绝缘膜503对向的部分，分别形成晶体管。也就是说，在各存储器导柱50中，成为多个晶体管沿它的长度方向串联连接的状态。各导电体层40作为各晶体管的栅极发挥功能。位于导电体层40内侧的半导体502作为所述晶体管的通道发挥功能。
沿着存储器导柱50的长度方向，如上文所述那样串联排列的各晶体管的一部分作为图1中的多个存储器单元MT发挥功能。另外，形成在串联排列的多个存储器单元MT的两端部等的晶体管作为图1中的选择晶体管ST1、ST2发挥功能。
在存储器导柱50中的-z方向侧的端部，去除阻挡绝缘膜505等，使内侧的半导体502连接到导电体层22。由此，作为源极线SL发挥功能的导电体层22、与各晶体管的通道电连接。另一方面，在存储器导柱50中的z方向侧的端部，经由未图示的接点将半导体502连接于图1中的位线BL。
此外，作为用于实现对各存储器单元MT读写数据等的外围电路的构成、或它的具体动作，能够采用既已周知的各种形态。因此，省略更具体的说明。
在图2中，对以覆盖衬底20的方式将多个导电体层40分别以大致同一板状积层的部分，且以将它们贯穿的方式形成着多个存储器导柱50的部分附注“100”。以下也将这种部分称为“积层部100”。积层部100也能够称为形成着用于存储数据的多个存储器单元MT的部分。在图2中，描述出沿y方向排列的2个积层部100。之后如图4所示，在y方向侧的积层部100中，也以贯穿多个导电体层40的方式形成着多个存储器导柱50。
如图2所示，在成为2个积层部100之间的部分中，各绝缘体层30及各导电体层40形成为阶梯状。在所述区域中，因为各导电体层40形成为阶梯状，所以各导电体层40的一部分(平台部分)未被其它导电体层40遮挡而成为朝z方向侧露出的状态。在这样露出的各导电体层40中，连接着沿z方向延伸的接点70的端部。接点70是由例如像钨这样的导电性材料形成的柱状部件。
如之后所说明，阶梯状形成的各导电体层40中的每一个电连接于积层部100中积层的各导电体层40中位于相同高度位置(z坐标)。通过这种构成，能够对作为字线WL0～WL7或选择栅极线SGS0、SGD0等使用的各导电体层40，经由各接点70个别地进行电压施加等。以下将为了能够对积层部100的各导电体层40施加电压等，而如上所述将导电体层40形成为阶梯状的部分，称为“阶梯部200”。阶梯部200或接点70的周围由绝缘体80填埋。绝缘体80为例如氧化硅。
在积层部100等实际积层的导电体层40的数量比图2所示的数量多。图2的存储器导柱50以这样贯穿多个导电体层40全体的方式形成，它的实际形状非常细长。为精度良好地形成这种存储器导柱50，大多情况下分成多次而非1次地进行绝缘体层30等的积层、及用于存储器导柱50的孔的形成。如之后所说明，在本实施方式中，分2次进行绝缘体层30等的积层、及用于存储柱50的孔的形成。
在图2中，在成为第1次形成的下层侧的部分、与第2次形成的上层侧的部分的边界的位置，附注符号“BD”。以下也将所述边界称为“边界BD”。以下也将阶梯部200中形成在比边界BD更靠z方向侧的部分称为“上侧阶梯部210”。另外，以下也将阶梯部200中形成在比边界BD更靠-z方向侧的部分称为“下侧阶梯部220”。
上侧阶梯部210沿z方向配置在与下侧阶梯部220不同的位置，具体来说，配置在比下侧阶梯部220上方侧的位置。此外，这里所说的“下侧”及“下方侧”是指在分成多次进行如上所述的绝缘体层30等的形成时，率先进行绝缘体层30等的形成，在本实施方式中为-z方向侧。另一方面，这里所说的“上侧”及“上方侧”是指在分成多次进行如上所述的绝缘体层30等的形成时，稍后进行绝缘体层30等的形成，在本实施方式中为z方向侧。另外，“上侧”及“上方侧”也能够称为在上侧阶梯部210及下侧阶梯部220中，导电体层40的一部分未被其它导电体层40遮挡而露出形成的面(平台面)所朝的方向侧。
下侧阶梯部220形成在阶梯部200中成为-y方向侧的位置。上侧阶梯部210形成在阶梯部200中比下侧阶梯部220更靠y方向侧的位置。
图4中示意性描述图2的IV-IV剖面中的半导体存储装置10的构成。图4中附注符号“90”的是以分断积层部100及阶梯部200的方式设置的缝隙。以下也将所述缝隙称为“缝隙90”。在缝隙90中，将构成积层部100等的绝缘体层30或导电体层40沿x方向分断，在它的内部中，在缝隙90的侧壁部具有成为间隔件的绝缘性材料，且以与导电体层22连接的方式埋入未图示的导电性材料。也可代替这种形态，设为缝隙90的整个内部由绝缘性材料填充的形态。缝隙90例如分为互为相邻的串单元SU或块。缝隙90虽以沿x方向排列多个的方式形成，但在图4中，只描述其中3个缝隙90。此外，图2所示的剖面相当于沿图4的A-A将半导体存储装置10切断时的剖面。
在图4中附注符号“SC”的是形成在导电体层40中与阶梯部200对应的部分的矩形开口。以下也将所述开口称为“开口SC”。在图4的剖面中，形成着两个开口SC。导电体层40中位于两个开口SC之间的部分，也就是图4中附注着符号“40A”的部分相当于上侧阶梯部210中配置在最靠z方向侧的导电体层40的平台部分。所述导电体层40的附注着符号“40A”的部分中成为-y方向侧的端部的边缘E能够称为-y方向侧的下侧阶梯部220、与y方向侧的上侧阶梯部210之间的边界。
如图4所示，导电体层40未被开口SC完全分断。在开口SC与缝隙90之间设置间隔，导电体层40在所述间隔部分中沿y方向延伸。以下也将导电体层40中的开口SC与缝隙90之间的部分称为“电桥部BR”。电桥部BR设置在积层的多个导电体层40的中的每一个。
在图4中，导电体层40的附注着符号“40A”的部分经由电桥部BR连接到各位于-y方向侧的积层部100的导电体层40、及位于y方向侧的积层体100的导电体层40。在上侧阶梯部210中积层的其它所有导电体层40也同样。
这样，上侧阶梯部210的各导电体层40经由电桥部BR连接到在沿y方向的两侧积层体100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层。因此，将从接点70施加于上侧阶梯部210的各导电体层40的电压施加到位于-y方向侧的积层部100的各导电体层40、与位于y方向侧的积层部100的各导电体层40这两个上。
如图2所示，下侧阶梯部220的各导电体层40直接连接到y方向侧积层部100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层。另外，下侧阶梯部220的各导电体层40经由与图4所示同样的电桥部BR连接到y方向侧的积层部100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层。因此，从接点70施加于下侧阶梯部220的各导电体层40的电压不仅施加于位于-y方向侧的积层部100，也同样施加于位于y方向侧的积层部100。
如图2所示，在阶梯部200中，形成多个沿z方向延伸的支撑柱60。各支撑柱60贯穿积层的多个导电体层40。在制造半导体存储装置10时，出于替换时增强多个绝缘体层30的目的而设置支撑柱60。支撑柱60由例如氧化硅形成。
如以上所说明，本实施方式的半导体存储装置10具备积层部100与阶梯部200。积层部100是以覆盖衬底20的方式，将多个导电体层40相互整体重合地沿z方向积层的部分。各导电体层40积层的z方向相当于本实施方式的“第1方向”。
阶梯部200是沿y方向与积层部100排列的部分。阶梯部200是将多个导电体层40沿y方向阶梯状引出的部分。积层部100与阶梯部200排列的y方向是相对于第1方向也就是z方向垂直的方向，且相当于本实施方式的“第2方向”。
如已叙述般，阶梯部200中包含着下侧阶梯部220与上侧阶梯部210。在本实施方式中，下侧阶梯部220是沿z方向(也就是第1方向)配置在衬底20侧的位置的部分。上侧阶梯部210是沿z方向(也就是第1方向)配置在比下侧阶梯部220更靠与衬底20侧为相反侧的位置的部分。
接下来，一边参考图5～18，一边对半导体存储装置100的制造方法进行说明。
<下侧积层步骤>首先，进行下侧积层步骤。在下侧积层步骤中，首先以覆盖衬底20的z方向侧表面的方式形成绝缘体层21及导电体层22。此外，以覆盖导电体层22的z方向侧表面的方式交替积层绝缘体层30及牺牲层41。牺牲层41为在之后的步骤中被置换(替换)为导电体层40的层，且为由例如氮化硅形成的层。形成在最靠z方向侧的绝缘体层30的表面对应于图2的边界BD。图5中表示出下侧积层步骤完成的状态。
＜下侧阶梯形成步骤＞下侧积层步骤之后，进行下侧阶梯形成步骤。在下侧阶梯形成步骤中，通过重复例如异向性蚀刻、与蚀刻掩模的细化，而在积层的绝缘体层30及牺牲层41的一部分形成下侧阶梯部220。图6中表示出刚这样形成下侧阶梯部220之后的状态。如所述图所示，在形成下侧阶梯部220时，将在成为上侧阶梯部210的正下方的部分积层的绝缘体层30及牺牲层41都去除。在形成下侧阶梯部220之后，如图7所示，设为由绝缘体80填埋下侧阶梯部220的周围的状态。
＜下侧孔形成步骤＞在下侧阶梯形成步骤之后，进行下侧孔形成步骤。在下侧孔形成步骤中，在与存储器导柱50对应的部分形成孔51L，在与支撑柱60对应的部分形成孔61L。它们都是长度方向沿z方向的大致圆柱形状的细长孔，由例如RIE(Reactive IonEtching：反应性离子蚀刻)形成。孔51L及孔61L形成到例如到达导电体层22的深度为止。之后，由牺牲材料52填埋孔51L的内侧，且由牺牲材料62填埋孔61L的内侧。牺牲材料52及牺牲材料62使用互不相同的材料。作为这种材料，能够使用例如多晶硅或非晶硅等。图8表示出下侧孔形成步骤完成的状态。
＜上侧积层步骤＞在下侧孔形成步骤之后，进行上侧积层步骤。在上侧积层步骤中，以覆盖由到此为止的步骤形成的部分的z方向侧的表面全体的方式，交替积层绝缘体层30与牺牲层41。由此，形成比边界BD更靠z方向侧的部分。图9表示出上侧积层步骤完成的状态。
＜上侧阶梯形成步骤＞在上侧积层步骤之后，进行上侧阶梯形成步骤。在上侧阶梯形成步骤中，通过重复例如异向性蚀刻、与蚀刻掩模的细化，而在积层的绝缘体层30及牺牲层41的一部分形成上侧阶梯部210。图10表示出刚这样形成上侧阶梯部210之后的状态。形成上侧阶梯部210的位置是比下侧阶梯部220的y方向侧端部更靠y方向侧的位置。因此，形成在下侧阶梯部220的孔61L、或填埋孔61L的内侧的牺牲材料62在形成上侧阶梯部210之后，仍为由绝缘体层30或牺牲层41从z方向侧覆盖的状态。在形成上侧阶梯部210之后，如图11所示，设为由绝缘体80填埋上侧阶梯部210的周围的状态。
＜上侧孔形成步骤＞在上侧阶梯形成步骤之后，进行上侧孔形成步骤。在上侧孔形成步骤中，在比边界BD更靠z方向侧的范围内，在与存储器导柱50对应的部分形成孔51U，在与支撑柱60对应的部分形成孔61U。图12表示出上侧孔形成步骤完成的状态。
如所述图所示，在成为积层部100的部分、或成为下侧阶梯部220的正上方的部分，在成为下侧孔形成步骤中预先形成的孔51L或孔61L的正上方的位置形成孔51U或孔61U。因此，在下侧孔形成步骤中预先形成在孔51L的牺牲材料52作为形成孔51U时的挡止件发挥功能。同样地，在下侧孔形成步骤中预先形成在孔61L的牺牲材料62作为形成孔61U时的挡止件发挥功能。
其中，在以贯穿上侧阶梯部210的方式形成的孔61U的正下方的位置，未形成孔61L，且不存在成为挡止件的牺牲材料62。因此，如图12所示，贯穿上侧阶梯部210的孔61U超过边界BD，形成到更靠近-z方向侧的深度。但是，因为比边界BD更靠-z方向侧的部分由绝缘体80填埋，所以超过边界BD的孔61U的一部分不会贯穿绝缘体层30或牺牲层41。
＜牺牲材料去除步骤＞在上侧孔形成步骤之后，进行牺牲材料去除步骤。在牺牲材料去除步骤中，去除填埋孔51L的牺牲材料52、及填埋孔61L的牺牲材料62。当使用多晶硅或非晶硅等作为牺牲材料52等的情况下，能够通过例如湿蚀刻来将它们去除。图13中表示出牺牲材料去除步骤完成的状态。牺牲材料去除步骤完成后，沿z轴排列的孔51L及51U相连，它们整体成为孔51。同样地，沿z轴排列的孔61L及61U相连，它们整体成为孔61。之后，也包含以贯穿上侧阶梯部210的方式形成的孔61U在内而表述为“孔61”。
＜存储器导柱等形成步骤＞在牺牲材料去除步骤之后，进行存储器导柱等形成步骤。在存储器导柱等形成步骤中，在孔51的内侧形成存储器导柱50，在孔61的内侧形成支撑柱60。它们都通过例如CVD成膜而形成。图14表示存储器导柱等形成步骤完成的状态。
＜开口形成步骤＞在存储器导柱等形成步骤之后，进行开口形成步骤。在开口形成步骤中，去除上侧积层步骤中积层的绝缘体层30及牺牲层41中成为下侧阶梯部220的正上方的位置的部分，由此形成开口G。图15中表示出开口形成步骤完成的状态。此外，开口G以将牺牲层41中之后成为图4的电桥部BR的部分保留的方式形成。开口G的底面，也就是边界BD中，成为设置在下侧阶梯部220的支撑柱60的上端露出的状态。在形成开口G之后，如图16所示，设为由绝缘体80填埋开口G的内侧的状态。
＜替换步骤＞开口形成步骤之后，进行替换步骤。在替换步骤中，首先形成图4所示的缝隙90。由此，将积层的绝缘体层30及牺牲层41分断。之后，通过经由缝隙90的湿蚀刻而去除牺牲层41。此时，积层的各绝缘体层30以中间空出间隙的状态保留。但是，因为各绝缘体层30由存储器导柱50及支撑柱60支撑，所以它的形状仍得到维持。之后，通过例如CVD，在牺牲层41存在过的各间隙形成导电体层40。
替换步骤完成之后，介隔作为间隔件的绝缘性材料对缝隙90的内侧埋入导电性材料。另外，从绝缘体80中沿z方向侧的表面，通过例如RIE，沿z方向形成用于接点70的孔之后，以填埋所述孔的方式形成接点70。由此，图2所示的半导体存储装置10完成。
以下，对像本实施方式这样配置上侧阶梯部210及下侧阶梯部220的效果进行说明。图17(A)示意性描述进行上侧积层步骤之前的孔61L及牺牲材料62的状态。如所述图所示，在孔61L中z方向侧的端部附近，也就是边界BD侧的端部附近，孔61L的内径与其它部分相比扩大。以下将这样扩大的部分称为“扩径部65”。如果形成这种扩径部65，那么在之后的上侧孔形成步骤中沿z方向侧形成孔61U时，能够隔着边界BD确实地连接孔61L与孔61U。此外，在到此为止的说明所使用的图2等中，省略扩径部65的图示。
在进行上侧积层步骤之前，如图17(A)所示，优选为使位于扩径部65内侧的牺牲材料62的上端面，也就是z方向侧的端面的位置与边界BD的位置一致。然而，难以使这两个完全一致。实际上，如图17(B)所示，位于扩径部65内侧的牺牲材料62的上端面大多为比边界BD的位置更靠-z方向侧的位置。结果，在扩径部65的位置形成凹部66。
图18中示意性表示出在如图17(B)所示形成着凹部66的状态下，进行替换步骤之后的状态。如所述图所示，在扩径部65的正上方，也就是z方向侧的部分，位于边界BD的上方且与边界BD接近的高度位置的导电体层40沿凹部66形成为凹状。
然而，在替换步骤中，在应形成导电体层40的空间成为凹状的情况下，未以填埋所述整个空间的方式形成导电体层40，而可能在一部分保留了空隙(气隙)。这种空隙最容易产生在凹部66的内侧，且成为填埋扩径部65的牺牲材料62的正上方的位置。
在所述空隙的内侧，可能会保留在替换步骤中使用的药剂中的氟气体。因此，在之后的步骤中，在引起产生空隙的的凹部66附近，对位于边界BD的上方且边界BD接近的高度位置的导电体层40连接接点70时，由于因氟气体而产生的改质层，使得在导电体层40与接点70之间会产生连接不良。
因此，在图2所示的本实施方式的构成中，采用在比上侧阶梯部210更靠衬底20侧的部分，不形成导电体层40的构成。如所述图所示，在本实施方式中，沿第1方向，在比上侧阶梯部210更靠下侧阶梯部220侧的区域，也就是比上侧阶梯部210更靠-z方向侧的区域，不形成导电体层40。由此，最开始在所述区域中，无需形成替换时增强绝缘体层30的支撑柱60，结果，即使贯穿上侧阶梯部210的支撑柱60超过边界BD在-z方向侧的绝缘体80内终止，在跨过所述边界BD的部分也不具有如图17(B)所示的扩径部65或凹部66。因此，不会在位于与边界BD接近的高度位置的上侧阶梯部210的导电体层40中产生像一边参考图18一边说明的因空隙引起的与接点70的连接不良。
这样，在以如上所述的位置关系配置上侧阶梯部210与下侧阶梯部220的构成中，能够确实地防止导电体层40与接点70之间的连接不良。
此外，对采用本实施方式的构成的另一个效果进行说明。以下，考虑作为下侧孔形成步骤(图8)所使用的牺牲材料52、62，代替所述多晶硅或非晶硅等而使用碳的情况。例如在上侧阶梯形成步骤中，担心因加热而产生积层部100或阶梯部200整体翘曲，但在使用碳作为牺牲材料52、62的情况下，能够减少所述翘曲。
另外，如图12所示，在上侧孔形成步骤完成之后，形成孔61U等所使用的掩模能被灰化去除。此时，通过所述灰化，碳也就是牺牲材料52、62与掩模一起被去除。也就是说，在使用碳作为牺牲材料52、62的情况下，还有能够省略上文所述的牺牲材料去除步骤的优点。
然而，在灰化步骤中去除的碳的性质也可能成为缺点。图19表示制造比较例的半导体存储装置10A时，在上侧阶梯形成步骤中刚形成上侧阶梯部210之后的状态。
在所述比较例中，下侧阶梯部220形成在阶梯部200中y方向侧的位置。上侧阶梯部210形成在阶梯部200中比下侧阶梯部220更靠-y方向侧的位置。结果，阶梯部200，所述导电体层40的与接点连接的部分(平台部分)形成为像随着朝向y方向侧行进而接近-z方向侧的衬底20这样的下行阶梯。
在所述比较例的构成中，形成上侧阶梯部210后，成为在下侧孔形成步骤中埋入到孔61L的牺牲材料62的一部分在边界BD位置露出的状态。从所述状态，通过灰化去除形成上侧阶梯部210所使用的掩模，但担心通过所述灰化，将露出的牺牲材料62也同时去除。在图19中，对这样去除牺牲材料62的状态的孔61L附注着符号“61LA”。
之后，进行与图12同样的上侧孔形成步骤时，在附注着符号“61LA”的孔61L中，作为挡止件发挥功能的牺牲材料62不存在。因此，在所述部分中，可能会产生将孔61U往下深挖到例如贯穿导电体层22到达绝缘体层21的位置等问题。另外，在比边界BD更靠-z方向侧的位置，也可能通过蚀刻将绝缘层30及牺牲层41的一部分不适当地去除。这样，在图19的比较例的构成中，如果使用碳作为牺牲材料62，那么难以将阶梯部200形成为适宜的形状。
因此，在图2所示的本实施方式的构成中，为不产生所述问题，而在上侧阶梯部210与下侧阶梯部220的位置关系上下工夫。
如图2所示，在本实施方式的上侧阶梯部210中，如下形成：沿z方向越朝下侧阶梯部220侧(在图2中为下侧)行进，导电体层40朝沿y方向的一侧(在图2中为右侧)延伸得越长，本实施方式的下侧阶梯部220形成在比上侧阶梯部210更靠沿y方向，与所述“一侧”为相反侧(在图2中为左侧)的位置。上侧阶梯部210中-y方向侧的端部配置在与下侧阶梯部220中y方向侧的端部一致，或比它更靠y方向侧的位置。
所述构成可以说是以下构成：在将沿y方向的两个方向(图2的左右方向)中的上侧阶梯部210下行的方向定义为“下行方向”的情况下，将下侧阶梯部220配置在比上侧阶梯部210更靠与“下行方向”为相反侧。
如图10所示，在如上所述构成的本实施方式中，即使在上侧阶梯形成步骤中形成上侧阶梯部210之后，形成在下侧阶梯部220的孔61L、或填埋孔61L的内侧的牺牲材料62全部保持由绝缘体层30或牺牲层41从z方向侧覆盖的状态。也就是说，在本实施方式中，在形成上侧阶梯部210时，预先形成的孔61L或牺牲材料62完全不露出。
因此，即使在使用碳作为牺牲材料62的情况下，也不会因从图10的状态进行的灰化，从孔61L去除牺牲材料62。也就是说，不会成为与图19同样的状态。因此，在本实施方式的构成中，能够使用碳作为牺牲材料62，能够获得例如翘曲减少等各种优点。
这样，在本实施方式中，通过在上侧阶梯部210与下侧阶梯部220的位置关系上下工夫，即使在使用碳作为牺牲材料62的情况下，也能够容易且适当地形成包含支撑柱60的阶梯部200。尤其，像在上侧阶梯部210及下侧阶梯部220各自形成贯穿多个导电体层40的支撑柱60这样的本实施方式的构成中，特别容易发挥所述效果。
在本实施方式中，上侧阶梯部210所包含的多个导电体层40、与位于沿y方向的两侧的积层部100所包含的多个导电体层40之间、及下侧阶梯部220所包含的多个导电体层40、与位于y方向侧的积层部100所包含的多个导电体层40之间各自通过电桥部BR而电连接。电桥部BR以穿过阶梯部200与2个积层部100，沿y方向(也就是第2方向)延伸的方式形成。通过这种构成，在变更上侧阶梯部210与下侧阶梯部220各自的配置的本实施方式的构成中，也能够像以往那样进行阶梯部200与积层部100之间的电连接。
此外，阶梯部200所包含的多个导电体层40、与积层部100所包含的多个导电体层40之间的电连接也可像本实施方式这样，一部分不经由电桥部BR而直接进行。
在本实施方式中，电桥部BR沿第1方向在比下侧阶梯部220更靠上侧阶梯部210侧的位置(也就是比下侧阶梯部220更靠z方向侧的位置)，将上侧阶梯部210所包含的多个导电体层40、与积层体100所包含的多个导电体层40之间电连接。在这种构成中，朝下侧阶梯部220延伸的接点70能够避开形成着导电体40或绝缘层30的部分，贯穿绝缘体80容易地形成。
[第2实施方式]
对第2实施方式进行说明。以下，主要对与第1实施方式不同的方面进行说明，对与第1实施方式共同的方面适当省略说明。
本实施方式的半导体存储装置10的构成与第1实施方式的构成大致相同。但是，在本实施方式中，在图15等所示的形成开口G的方法中，与第1实施方式不同。在本实施方式中，与在上侧阶梯形成步骤中形成上侧阶梯部210并行地形成开口G的一部分。
为表示如上所述形成开口G的方法，一边参考图20，一边先对形成上侧阶梯部210的具体的方法的一例进行说明。在图20中附注着符号“250”表示在比边界BD更靠z方向侧交替积层的绝缘体层30及牺牲层41全体。以下也将这样积层的绝缘体层30及牺牲层41全体称为“积层体250”。在图20中，省略构成积层体250的绝缘体层30或牺牲层41的图示，对积层体250全体施加单一的阴影线。
在本实施方式的上侧阶梯形成步骤中，以覆盖积层体250的表面的方式，形成抗蚀剂膜RF1作为蚀刻用的掩模。在抗蚀剂膜RF1中形成着多个开口OP1。之后，重复异向性蚀刻、与抗蚀剂膜RF1的细化。由此，如图20(A)所示，在积层体250中与开口OP1对应的各位置，形成阶梯状的凹部253。此外，在图20的各图中，以抗蚀剂膜RF1与积层体250之间相互分开的方式加以描述，但实际上这两个相互密接。
各凹部253具有阶梯部251与阶梯部252。阶梯部251是凹部253中位于-y方向侧的部分，且作为随着朝y方向侧行进而接近-z方向侧的衬底20的下行阶梯形成的部分。阶梯部252是凹部253中位于-y方向侧的部分，且作为随着朝向y方向侧行进而离开-z方向侧的衬底20的上行阶梯形成的部分。
为方便说明，以下从位于-y方向侧的阶梯部251起依序将各阶梯部251称为“阶梯部251A”、“阶梯部251B”、“阶梯部251C”、“阶梯部251D”。另外，以下从位于-y方向侧的阶梯部252起依序将各个阶梯部252称为“阶梯部252A”、“阶梯部252B”、“阶梯部252C”、“阶梯部252D”。在形成凹部253之后，从积层体250去除抗蚀剂膜RF1。
接着，如图20(B)所示，以覆盖积层体250的表面的方式形成抗蚀剂膜RF2，对积层体250进行异向性蚀刻。在抗蚀剂膜RF2形成着多个开口OP2。开口OP2形成在各阶梯部252的正上方。另一方面，各阶梯部251的正上方、或未形成凹部253的部分的正上方由抗蚀剂膜RF2覆盖。通过在所述状态下进行异向性蚀刻，各阶梯部252仍维持它们的形状，且成为都朝-z方向侧降低的状态。之后，从积层体250去除抗蚀剂膜RF2。
接着，如图20(C)所示，以覆盖积层体250的表面的方式形成抗蚀剂膜RF3，对积层体250进行异向性蚀刻。在抗蚀剂膜RF3形成着多个开口OP3。开口OP3形成在阶梯部251B与阶梯部252B的正上方、及阶梯部251D与阶梯部252D的正上方中的每一个。另一方面，阶梯部251A与阶梯部252A的正上方、及阶梯部251C与阶梯部252C的正上方中的每一个由抗蚀剂膜RF3覆盖。通过在所述状态下进行异向性蚀刻，阶梯部251B与阶梯部252B、及阶梯部251D与阶梯部252D各自维持它们的形状，且成为每一个都朝-z方向侧降低的状态。之后，从积层体250去除抗蚀剂膜RF3。
接着，如图20(D)所示，以覆盖积层体250的表面的方式形成抗蚀剂膜RF4，对积层体250进行异向性蚀刻。在抗蚀剂膜RF4形成着多个开口OP4。开口OP4遍及阶梯部251C、阶梯部252C、阶梯部251D、及阶梯部252D的整个正上方而形成。另一方面，阶梯部251A与阶梯部252A的正上方、及阶梯部251B与阶梯部252B的正上方中的每一个由抗蚀剂膜RF4覆盖。通过在所述状态下进行异向性蚀刻，阶梯部251C与阶梯部252C、及阶梯部251D与阶梯部252D中的每一个维持它们的形状，且成为每一个都朝-z方向侧降低的状态。之后，从积层体250去除抗蚀剂膜RF4。
如上所述，在本实施方式的上侧阶梯形成步骤中，通过重复异向性蚀刻与抗蚀剂膜RF1的细化，首先形成多个阶梯部251及阶梯部252(图20(A))。之后，通过使阶梯部251及阶梯部252局部且阶段性降低而行进，而形成越朝衬底20侧行进，导电体层40沿y方向延伸得越长的上侧阶梯部210(图20(B)～图20(D))。此外，在这样形成的上侧阶梯部210中，如图20(D)所示，沿z方向在阶梯部251A～251D的各下行阶梯之间，介插绝缘体层30及牺牲层41的多个层朝-z方向侧降低的端面部分。也就是说，如本实施方式的半导体存储装置10，也可设为如下形成的阶梯部200的构成：阶梯状引出的多个导电体层40的一部分中，使z方向上相邻的彼此在沿y方向的一侧(在图20中为右侧)的端面大致一致，且多个导电体层40的其它部分沿z方向越朝衬底侧行进，导电体层40朝沿y方向的所述“一侧”延伸得越长。
在本实施方式中，阶梯部251等阶段行降低且行进时，对积层体250中成为开口G的部分同时进行异向性蚀刻。例如在图20(B)的步骤中，只要在抗蚀剂膜RF2中与开口G对应的部分，也形成开口OP2即可。同样地，例如在图20(C)的步骤中，只要在抗蚀剂膜RF3中与开口G对应的部分，也形成开口OP3即可。同样地，例如在图20(D)的步骤中，只要在抗蚀剂膜RF4中与开口G对应的部分，也形成开口OP4即可。通过这种方法，能够与上侧阶梯部210的形成并行而阶段性形成开口G。
此外，在所述的例子中，虽3次进行阶梯部251等的降低，但实际上进行的降低的次数也可比它多。
图21中示意性表示出由这种方法刚形成上侧阶梯部210之后的状态。在所述情况下，伴随着阶段性进行异向性蚀刻，在开口G的内壁面形成落差D。在图21中，虽只形成了一个落差D，但实际上形成的落差D的数量比它多。
如图21所示，在上侧阶梯部210的形成完成的时点，开口G沿z方向仍未到达边界BD。也就是说，在开口G的底面与边界BD之间，保留着绝缘体层30与牺牲层41。此外，所述部分的绝缘体层30等的层数实际上比图21所示的多。在开口G的底部保留绝缘体层30及牺牲层41是因为在形成阶梯部251等的最初的步骤(图20(A))中，未对积层体250中与开口G对应的部分进行异向性蚀刻。
这样保留绝缘体层30及牺牲层41的一部分是为了不使位于它正下方的牺牲材料62露出。在成为图21的状态之后，通过灰化去除形成上侧阶梯部210所使用的掩模。此时，在本实施方式中也与第1实施方式同样，预先形成的孔61L或牺牲材料62完全不露出。因此，能够发挥与第1实施方式说明的同样的效果。
成为图21的状态以后进行的步骤与第1实施方式中说明的步骤相同。在所述情况下，在之后的开口形成步骤中，去除预先形成的开口G与边界BD之间的部分(绝缘体层30及牺牲层41)。
在第1实施方式的开口形成步骤(图15)中，在应形成开口G的部分积层多个绝缘体层30及牺牲层41，此外，还通过蚀刻更深而往下挖掘包含材料与其中的一个不同的支撑柱60的部分。因此，形成整个开口G并不容易，可能会使得加工需要时间。
对此，在本实施方式中，在开口形成步骤之前，预先形成开口G的大部分，成为由绝缘体80填埋它内侧的状态。因此，在本实施方式的开口形成步骤中，在用蚀刻挖掘由单一的材料形成的绝缘体80与支撑柱60之后，还用蚀刻挖掘保留的绝缘体层30、牺牲层41、及位于与它们相同高度位置的部分的支撑柱60。在本实施方式中，虽绝缘体层30、牺牲层41、及支撑柱60混存保留的部分，也就是蚀刻加工需要时间的部分与第1实施方式相比变薄。因此，与第1实施方式相比，能够容易形成开口G。
[第3实施方式]
对第3实施方式进行说明。以下，主要对与第1实施方式不同的方面进行说明，对与第1实施方式共同的方面适当省略说明。
图22中通过与图2同样的视点及方法示意性表示出本实施方式的半导体存储装置10的构成。如图22所示，在本实施方式的半导体存储装置10中，在下侧阶梯部220的正上方且比边界BD更靠z方向侧的部分，交替积层着导电体层40与绝缘体层30。从z方向侧连接于下侧阶梯部220的接点70以贯穿所述导电体层40及绝缘体层30的方式形成。这种构成的半导体存储装置10能够通过省略上文所述的开口形成步骤而简单地制造。
在下侧阶梯部220的正上方，且比边界BD更靠z方向侧的部分，以覆盖接点70的整个侧面的方式形成绝缘膜71。通过绝缘膜71，能够防止连接于下侧阶梯部220的接点70与上侧阶梯部210的各导电体层40之间的导通。此外，也可设为在比边界BD更靠-z方向侧的部分，也由绝缘膜71覆盖接点70的整个侧面的构成。
然而，在使用第2实施方式说明的方法形成开口G的情况下，例如如图21所示，也可在开口G与边界BD之间，保留绝缘体层30及牺牲层41，不经过开口形成步骤而直接制造半导体存储装置10。在所述情况下，在开口G与下侧阶梯部220之间，形成多个绝缘体层30及导电体层40。在这种构成中，与图22同样，只要以由绝缘膜71覆盖侧面且贯穿导电体层40及绝缘体层30的方式形成从z方向侧连接于下侧阶梯部220的接点70即可。
在所述情况下，因为无需开口形成步骤，所以能够简单制造半导体存储装置10。另外，在这种构成中，因为能够比图22的构成减少导电体层40与接点70隔着绝缘膜71接近的部分，所以也期待提高半导体存储装置10的耐久性。
[第4实施方式]
对第4实施方式进行说明。以下，主要对与第1实施方式不同的方面进行说明，对与第1实施方式共同的方面适当省略说明。
图23中通过与图2同样的视点及方法示意性表示出本实施方式的半导体存储装置10的构成。如图23所示，在本实施方式的半导体存储装置10中，使第1实施方式(图2)的下侧阶梯部220成为像以相对于x-z平面对称的方式翻转的形状。也就是说，在本实施方式中，下侧阶梯部220以沿z方向越朝衬底20侧行进，导电体层40朝-y方侧延伸得越长的方式形成。
在本实施方式中，在下侧阶梯部220中积层的各导电体层40通过与图4所示同样的电桥部BR连接到-y方向侧的积层部100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层。在下侧阶梯部220中积层的各导电体层40、与y方向侧的积层部100中积层的各导电体层40中位于相同高度位置(z坐标)之间经由在上侧阶梯部210的-z方向侧积层的各导电体层40直接相连。
能够由与第1实施方式中说明的方法同样的方法制造这种构成的半导体存储装置10。本实施方式的开口G可通过与第1实施方式说明的同样的开口形成步骤形成，也可通过与第2实施方式说明的同样的方法形成。在这种构成的本实施方式中，也能够发挥与第1实施方式说明的同样的效果，具体来说为即使在使用碳作为牺牲材料62的情况下，在形成上侧阶梯部210时也不会去除牺牲材料62这个效果。
[第5实施方式]
对第5实施方式进行说明。以下，主要对与第4实施方式不同的方面进行说明，对与第4实施方式共同的方面适当省略说明。
图24中通过与图23同样的视点及方法示意性表示出本实施方式的半导体存储装置10的构成。在本实施方式中，在上侧阶梯部210的正下方且比边界BD更靠-z方向侧的部分也形成着开口G。以下也将形成在所述部分的开口G称为“开口GL”。
在开口GL中，不形成绝缘体层30及导电体层40，而成为由绝缘体80填埋它的整个内部的状态。开口GL例如能在下侧孔形成步骤完成之后且进行上侧积层步骤之前的阶段，通过使用与开口形成步骤同样的方法形成。
在比开口GL更靠纸面深侧的部分，形成着与图4所示的同样的电桥部BR。在下侧阶梯部220中积层的各导电体层40、与y方向侧的积层部100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层之间，通过所述电桥部BR电连接。
在这种构成的半导体存储装置10中，与第1实施方式同样，在比上侧阶梯部210更靠-z方向侧区域，未形成导电体层40及支撑柱60。
在这种构成的本实施方式中，除即使在使用碳作为牺牲材料62的情况下，形成上侧阶梯部210时也不去除牺牲材料62这个与第4实施方式同样的效果以外，还能够发挥与第1实施方式同样的效果：也就是能够确实地防止位于与边界BD接近的高度位置的上侧阶梯部210的导电体层40与接点70之间的连接不良。
[第6实施方式]
对第6实施方式进行说明。以下，主要对与第1实施方式不同的方面进行说明，对与第1实施方式共同的方面适当省略说明。
图25是示意性描述从z方向侧观察本实施方式的半导体存储装置10的构成的图。图26是表示图25的XXVI-XXVI剖面的图。此外，在图25中，为表示阶梯部200的构成，省略填埋阶梯部200的周围的绝缘体80的图示。另外，也省略支撑柱60或接点70的图示。
在本实施方式中，并非在沿y方向成为阶梯部200两侧的位置配置积层部100，而只在阶梯部200的y方向侧的位置，配置着一个积层部100。如图26所示，上侧阶梯部210配置在比下侧阶梯部220更靠-y方向侧的位置。也就是说，上侧阶梯部210隔着下侧阶梯部220配置在与积层部100为相反侧的位置。
在本实施方式中，在下侧阶梯部220中积层的各导电体层40直接连接到积层部100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层。从图25中了解到，在上侧阶梯部210中积层的各导电体层40、与在积层部100中积层的各导电体层40中位于相同高度位置(z坐标)的导电体层之间，经由朝x方向侧的位置引出的导电体层40直接连接。所述构成可以说由在比下侧阶梯部220更靠x方向侧沿y方向延伸的电桥部BR将上侧阶梯部210的各导电体层40与积层部100中对应的各导电体层40之间电连接。
在上侧阶梯部210中，以沿z方向(也就是第1方向)越朝向下侧阶梯部220侧行进，导电体层40朝沿y方向(也就是第2方向)的一侧(在所述的例子中为图26的左侧)延伸得越长的方式形成。下侧阶梯部220形成在沿y方向(也就是第2方向)，比上侧阶梯部210更靠与所述“一侧”为相反侧(在所述例子中为图26的右侧)的位置。在这种构成的本实施方式中，也发挥与第1实施方式说明的同样的效果。此外，在所述各实施方式中，已表示上侧阶梯部210及下侧阶梯部220将导电体层40与接点70连接的平台部分沿y方向排列形成1行的情况，但各实施方式的半导体存储装置10也可设为如下的阶梯部200的构成：沿y方向配置2行以上的平台部分，且在y方向上相邻的平台面间形成导电体层40的多层的落差。
以上，已参考具体例对本实施方式进行说明。然而，本揭示不限定在所述具体例。本领域技术人员对所述具体例添加适当设计变更者只要具备本揭示的特征，也包含在本揭示的范围内。所述各具体例具备的各要件或所述配置、条件、形状等不限定在例示中而能够适当变更。所述各具体例具备的各要件只要不产生技术上的矛盾，也能够适当改变组合。
[符号的说明]
10:半导体存储装置
40:导电体层
60:支撑柱
100:积层部
200:阶梯部
210:上侧阶梯部
220:下侧阶梯部
BR:电桥部。

Claims (20)

1.一种半导体存储装置，具备：
第1积层部，将多个半导体层沿第1方向积层；及
阶梯部，为沿相对于所述第1方向垂直的第2方向与所述第1积层部排列者，且沿所述第2方向阶梯状引出多个所述导电体层；且
所述阶梯部中包含着：
下侧阶梯部、与沿所述第1方向配置在与所述下侧阶梯部不同位置的上侧阶梯部；
在所述上侧阶梯部中，以沿所述第1方向越朝所述下侧阶梯部侧行进，所述导电体层朝沿所述第2方向的一侧延伸得越长的方式形成；
所述下侧阶梯部形成在比所述上侧阶梯部更靠沿所述第2方向，与所述一侧为相反侧的位置。
2.根据权利要求1所述的半导体存储装置，其中在所述上侧阶梯部及所述下侧阶梯部中的每一个，形成着贯穿对应的多个所述导电体层部分的支撑柱。
3.根据权利要求2所述的半导体存储装置，其中形成在所述上侧阶梯部的所述支撑柱不贯穿从所述下侧阶梯部所包含的多个所述导电体层沿所述第2方向延伸的多个所述导电体层的部分中的任一个。
4.根据权利要求2所述的半导体存储装置，其中形成在所述下侧阶梯部的所述支撑柱贯穿从所述上侧阶梯部所包含的多个所述导电体层沿所述第2方向延伸的多个所述导电体层部分。
5.根据权利要求4所述的半导体存储装置，还具备分别与所述下侧阶梯部所包含的多个所述导电体层连接的多个接点，
多个所述接点贯穿从所述上侧阶梯部所包含的多个所述导电体层沿所述第2方向延伸的多个所述导电体层部分，与所述下侧阶梯部所包含的多个所述导电体层连接。
6.根据权利要求1所述的半导体存储装置，其中第1电桥部以在比所述上侧阶梯部更靠沿所述第2方向为相反侧的所述位置，沿所述第2方向延伸的方式形成，且所述第1电桥部将所述上侧阶梯部所包含的多个所述导电体层部分与所述第1积层部所包含的多个所述导电体层部分之间电连接。
7.根据权利要求6所述的半导体存储装置，还具备将所述多个所述导电体层沿所述第1方向积层的第2积层部，
所述阶梯部沿所述第2方向形成在所述第1积层部与所述第2积层部之间，
所述第1电桥部如下形成：还将所述上侧阶梯部所包含的多个所述导电体层部分与所述第2积层部所包含的多个所述导电体层部分之间电连接，且在所述第1积层部与所述第2积层部之间沿所述第2方向延伸。
8.根据权利要求1所述的半导体存储装置，其中在沿所述第1方向，比所述上侧阶梯部更靠所述下侧阶梯部侧的区域，未形成多个所述导电体层。
9.根据权利要求1所述的半导体存储装置，其中在所述下侧阶梯部中，以沿所述第1方向越朝与所述上侧阶梯部侧为相反侧行进，所述导电体层朝沿所述第2方向的所述一侧延伸得越长的方式形成。
10.根据权利要求1所述的半导体存储装置，其中在所述下侧阶梯部中，以沿所述第1方向越朝与所述上侧阶梯部侧为相反侧行进，所述导电体层朝沿所述第2方向的所述相反侧延伸得越长的方式形成。
11.根据权利要求10所述的半导体存储装置，其中第2电桥部以在比所述上侧阶梯部更靠沿所述第2方向为相反侧的所述位置，沿所述第2方向延伸的方式形成，且所述第2电桥部将所述下侧阶梯部所包含的多个所述导电体层部分与所述第1积层部所包含的多个所述导电体层部分之间电连接。
12.一种半导体存储装置，具备：
第1积层部，将多个半导体层沿第1方向积层；及
阶梯部，为沿相对于所述第1方向垂直的第2方向与所述第1积层部排列者，且沿所述第2方向阶梯状引出多个所述导电体层；且
所述阶梯部中包含着：
下侧阶梯部、与沿所述第1方向配置在与所述下侧阶梯部不同位置的上侧阶梯部；
在所述上侧阶梯部中，以沿所述第1方向越朝所述下侧阶梯部侧行进，所述导电体层朝沿所述第2方向的一侧延伸得越长的方式形成；且
在沿所述第1方向，比所述上侧阶梯部更靠所述下侧阶梯部侧的区域，未形成多个所述导电体层。
13.根据权利要求12所述的半导体存储装置，其中在所述上侧阶梯部及所述下侧阶梯部中的每一个，形成着贯穿对应的多个所述导电体层部分的支撑柱。
14.根据权利要求13所述的半导体存储装置，其中形成在所述下侧阶梯部的所述支撑柱贯穿从所述上侧阶梯部所包含的多个所述导电体层沿所述第2方向延伸的多个所述导电体层部分。
15.根据权利要求14所述的半导体存储装置，还具备分别与所述下侧阶梯部所包含的多个所述导电体层连接的多个接点，
多个所述接点贯穿从所述上侧阶梯部所包含的多个所述导电体层沿所述第2方向延伸的多个所述导电体层部分，与所述下侧阶梯部所包含的多个所述导电体层连接。
16.根据权利要求12所述的半导体存储装置，其中第1电桥部以在比所述上侧阶梯部更靠沿所述第2方向与所述一侧为相反侧的位置，沿所述第2方向延伸的方式形成，且所述第1电桥部将所述上侧阶梯部所包含的多个所述导电体层部分与所述第1积层部所包含的多个所述导电体层部分之间电连接。
17.根据权利要求16所述的半导体存储装置，还具备将所述多个所述导电体层沿所述第1方向积层的第2积层部，
所述阶梯部沿所述第2方向形成在所述第1积层部与所述第2积层部之间，
所述第1电桥部如下形成：还将所述上侧阶梯部所包含的多个所述导电体层部分与所述第2积层部所包含的多个所述导电体层部分之间电连接，且在所述第1积层部与所述第2积层部之间沿所述第2方向延伸。
18.根据权利要求12所述的半导体存储装置，其中所述下侧阶梯部位于比所述上侧阶梯部更靠沿所述第2方向与所述一侧为相反侧，且在所述下侧阶梯部中，以沿所述第1方向越朝与所述上侧阶梯部侧为相反侧行进，所述导电体层朝沿所述第2方向的所述一侧延伸得越长的方式形成。
19.根据权利要求12所述的半导体存储装置，还具备将所述多个所述导电体层沿所述第1方向积层的第2积层部，
所述阶梯部沿所述第2方向形成在所述第1积层部与所述第2积层部之间，
在所述下侧阶梯部中，以沿所述第1方向越朝与所述上侧阶梯部侧为相反侧行进，所述导电体层朝与沿所述第2方向的所述一侧为相反侧延伸得越长的方式形成。
20.根据权利要求19所述的半导体存储装置，其中第2电桥部以在所述第1积层部与所述第2积层部之间沿所述第2方向延伸的方式形成，且所述第2电桥部将所述下侧阶梯部所包含的多个所述导电体层部分与所述第1积层部所包含的多个所述导电体层部分之间、及所述下侧阶梯部所包含的多个所述导电体层部分与所述第2积层部所包含的多个所述导电体层部分之间电连接。
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