CN114156274A - 一种3d存储器件的沟道孔制造方法、3d存储器件 - Google Patents

Abstract

公开了一种3D存储器件的沟道孔制造方法、3D存储器件，所述方法包括：在衬底上形成第一叠层结构，并形成贯穿第一叠层结构的第一沟道孔；在第一沟道孔内填充牺牲层；在第一叠层结构上形成第二叠层结构，并形成贯穿第二叠层结构的第二沟道孔；在第二沟道孔的侧壁形成侧墙；其中，在第二沟道孔的侧壁形成侧墙的步骤包括：在第二沟道孔内形成刻蚀停止层；对覆盖于第二沟道孔底部的刻蚀停止层离子注入；对刻蚀停止层湿法刻蚀以去除覆盖于第二沟道孔底部的刻蚀停止层。本发明提供的3D存储器件的沟道孔制造方法，利用刻蚀停止层离子注入前后的差异在第二沟道孔的侧壁形成侧墙，以对第二沟道孔侧壁进行保护，防止对第二沟道孔的沟道尺寸在成影响。

Description

一种3D存储器件的沟道孔制造方法、3D存储器件

技术领域

本发明涉及半导体技术领域，特别涉及一种3D存储器件的沟道孔制造方法、3D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿栅叠层结构的沟道柱实现存储单元串的存放。对于层数较高的堆叠结构，沟道孔的形成较为困难，则采用两个至多个栅叠层结构堆叠实现，两个至多个栅叠层结构的沟道孔相连通。

在沟道孔形成的过程中，下层沟道孔的刻蚀会对上层沟道孔尺寸造成影响，随着垂直方向上堆叠的栅叠层结构越来越多，这种影响越来越明显，急需一种沟道的制造方法，能够有效保证沟道尺寸。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的沟道孔制造方法、3D存储器件，以保证沟道尺寸。

本发明提供一种一种3D存储器件的沟道孔制造方法，所述方法包括：

在衬底上形成第一叠层结构，并形成贯穿第一叠层结构的第一沟道孔；

在所述第一沟道孔内填充牺牲层；

在所述第一叠层结构上形成第二叠层结构，并形成贯穿所述第二叠层结构的第二沟道孔；

在所述第二沟道孔的侧壁形成侧墙；以及

去除位于所述第一沟道孔内的所述牺牲层；

其中，在所述第二沟道孔的侧壁形成侧墙的步骤包括：

在所述第二沟道孔内形成刻蚀停止层；

对覆盖于所述第二沟道孔底部的刻蚀停止层离子注入；

对刻蚀停止层湿法刻蚀以去除覆盖于所述第二沟道孔底部的刻蚀停止层。

优选地，所述刻蚀停止层为氧化铝层，所述氧化铝层层淀积形成。

优选地，以垂直于所述第二子沟道孔底部的方向进行离子注入。

优选地，离子注入的能量大于等于5KeV。

优选地，刻蚀停止层湿法刻蚀的刻蚀溶液为DSP溶液，所述DSP 溶液包括超纯水、硫酸和双氧水。

优选地，所述DSP溶液中，超纯水、硫酸和双氧水的体积比为87-89： 7-9:3-5。

优选地，刻蚀停止层湿法刻蚀的刻蚀溶液为HF。

优选地，所述第二沟道孔与所述第一沟道孔连通。

优选地，所述第一叠层结构和所述第二叠层结构包括交替堆叠的多个层间牺牲层和多个层间绝缘层。

一种3D存储器件，包括：

衬底；

位于所述衬底上方的第一栅叠层结构；

位于所述第一栅叠层结构上方的第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；以及

贯穿所述第一栅叠层结构的第一沟道孔和贯穿所述第二栅叠层结构的第二沟道孔，所述第一沟道孔和所述第二沟道孔连通；

其中，在形成所述第二栅叠层结构之前，在所述第一沟道孔内部形成牺牲层，在形成第二沟道孔之后，去除所述牺牲层；

在去除所述牺牲层之前，在所述第二沟道孔的侧壁形成侧墙，去除所述牺牲层之后，去除所述侧墙。

本发明提供的3D存储器件的沟道孔制造方法，用刻蚀停止层(氧化铝层)淀积-刻蚀停止层(氧化铝层)选择性离子注入-刻蚀停止层(氧化铝层)选择性移除代替传统的多晶硅沉积-多晶硅深孔穿刻的方法，利用刻蚀停止层(氧化铝层)离子注入前后的差异在第二沟道孔的侧壁形成侧墙，以对第二沟道孔(即上层沟道孔)侧壁进行保护，防止对第二沟道孔的沟道尺寸在成影响。

本发明减少了深孔穿刻过程中对第二沟道孔内侧壁上刻蚀停止层的破坏，防止对第二沟道孔尺寸的影响。

本发明中，例子注入对牺牲层界面的处理，有助于牺牲层的刻蚀。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图；

图2示出3D存储器件的透视图；

图3示出了3D存储器件的沟道孔的结构示意图；

图4a至图4c分别示出现有技术中的3D存储器件的沟道孔形成过程的截面结构示意图；

图5a-图5h示出了本发明实施例的3D存储器件的沟道孔制造方法的各个阶段的截面图；

图6示出了离子注入前后的氧化铝层的化学特性的对比结果。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。

如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110 中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计 64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和阻挡介质层114一起，形成选择晶体管Q1和 Q2。

沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线 (即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1 至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2 的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3示出了3D存储器件300的沟道孔的结构示意图；如图3所示，以两层栅叠层结构为例进行说明。该3D存储器件300的结构包括：衬底301以及堆叠在衬底301上的第一叠层结构320’和第二叠层结构320，第一叠层结构320’包括交替沉积的多个层间绝缘层330’和多个层间牺牲层340’(后续去除所述层间牺牲层340’，形成栅极导体)；第二层栅叠层结构320包括交替沉积的多个层间绝缘层330和多个层间牺牲层 340(后续去除所述层间牺牲层340，形成栅极导体)。第一叠层结构320’上形成有贯第一叠层结构320’的第一子沟道孔315’(即下层沟道孔)。第二叠层结构320上形成有贯穿第二叠层结构320的第二子沟道孔315 (即上层沟道孔)，第一子沟道孔315’和第二子沟道孔315连通形成沟道孔。所述沟道孔内由内向外依次形成沟道层、隧穿介质层、电荷存储层和阻挡介质层(图中未示出)；所述沟道孔以及沟道孔内的沟道层、隧穿介质层、电荷存储层和阻挡介质层共同构成沟道柱。

图4a至图4c分别示出现有技术中的3D存储器件的沟道孔315形成过程的截面结构示意图。为了清楚起见，在图中仅示出3D存储器件的一部分结构。现有技术中的沟道孔形成方法中，移除下层沟道内的牺牲层的过程中，上层沟道孔容易出现尺寸扩大的问题，以下结合图4a 至图4c说明其中的原因。

图4a示出了现有技术中3D存储器件制造方法的基础结构；如图4a 所示，该结构的形成步骤包括：在衬底101上交替地沉积多个层间绝缘层330’和多个层间牺牲层340’，以形成堆叠的第一叠层结构320’；对第一叠层结构320’进行刻蚀，形成贯穿第一叠层结构320’的第一子沟道孔315’。在第一沟道孔251’内形成牺牲层380。在上述第一叠层结构320’上交替地沉积多个多个层间绝缘层330和多个层间牺牲层340 形成第二叠层结构320，对第二叠层结构320进行刻蚀，形成贯穿第二叠层结构320的第二子沟道孔315。

图4b示出了现有技术中在第二子沟道孔315内形成刻蚀停止层的结构示意图；如图4b所示，在所述第二子沟道孔315内形成刻蚀停止层 390，所述刻蚀停止层390覆盖所述第二子沟道孔315的侧壁、底部以及顶部边沿部分。本实施例中，所述刻蚀停止层390由多晶硅组成，例如采用淀积方法形成。

图4c示出了现有技术中在对刻蚀停止层进行刻蚀，并移除所述牺牲层380的结构示意图；如图4c所示，对所述第二子沟道孔315底部的刻蚀停止层390进行穿通刻蚀，以去除所述第一子沟道孔315’内的牺牲层。

在现有技术中，通过干法刻蚀对第二子沟道孔315底部的刻蚀停止层390穿通刻蚀，保留所述刻蚀停止层390在所述第二子沟道孔315侧壁的部分，对所述第二子沟道孔315在侧壁进行保护，防止在后续的牺牲层380操作过程中受到损伤，增大所述第二子沟道孔315的尺寸。干法刻蚀例如采用各向异性的干法刻蚀工艺，在具体的实施例中，各向异性的干法刻蚀工艺为等离子体刻蚀工艺。

移除第一子沟道孔315’内沉积的牺牲层380，以便连接第一子沟道孔315’与第二子沟道孔315，形成图3所示的贯通第一栅叠层结构与第二栅叠层结构的沟道孔315。移除所述牺牲层380采用湿法刻蚀。

在上述过程中，刻蚀停止层390穿通刻蚀采用干法刻蚀，深孔干法刻蚀实现难度大，且经过等离子体轰击后，刻蚀停止层390在所述第二子沟道孔315侧壁的部分形成钝化层，在后期湿法刻蚀移除所述牺牲层 380时，容易产生缺陷，进而对所述第二子沟道孔315的尺寸造成影响；另外，多晶硅深孔沉积以及多晶硅穿刻所需成本较高。

本申请的发明人注意到上述问题，提出了一种3D存储器件的制造方法。图5a-图5h示出了本发明实施例的3D存储器件的沟道孔制造方法的各个阶段的截面图。

如图5a所示，提供半导体衬底301，在所述半导体衬底301上形成第一叠层结构320’。

其中，半导体衬底301的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)，也可以是绝缘体上硅(SOI)。绝缘体上锗(GOI)，或者其他材料，在该实施例中，衬底301例如是单晶硅衬底。

在衬底301上交替地沉积多个层间绝缘层330’和多个层间牺牲层 340’，由此构成了第一叠层结构320’。层间牺牲层340’与层间绝缘层330’交替堆叠是指：在形成一层层间牺牲层340’后，在该层间牺牲层340’表面形成层间绝缘层330’，然后依次循环形成层间牺牲层340’和位于层间牺牲层340’上的层间绝缘层330’的步骤。本实施例中，层间绝缘层330’和层间牺牲层340’采用化学气相沉积工艺形成。

层间绝缘层330’的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，层间牺牲层340’的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。

层间牺牲层340’与层间绝缘层330’的材料不相同，后续去除层间牺牲层340’时，使层间牺牲层340’相对于层间绝缘层330’具有高的刻蚀选择比，因而在去除层间牺牲层340’时，对层间绝缘层330’的刻蚀量较小或者忽略不计，保证层间绝缘层330’的完整性。

本实施例中，层间绝缘层330’的材料为氧化硅，层间牺牲层340’的材料为氮化硅。

如图5b所示，在第一叠层结构320’上形成第一子沟道孔315’。

对第一叠层结构320’进行刻蚀，形成贯穿第一叠层结构320’的第一子沟道孔315’(即下层沟道孔)。第一子沟道孔315’例如通过各向异性的干法刻蚀工艺形成，各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在第一叠层结构320’上形成图形化的掩膜层，图形化的掩膜层具有暴露出第一叠层结构320’表面的开口，在进行刻蚀时，以图形化的掩膜层为掩膜，刻蚀所述第一叠层结构320’，在第一叠层结构320’中形成第一子沟道孔315’。

在一个实施例中，第一叠层结构320’与半导体衬底301之间还形成有缓冲氧化层302和位于缓冲氧化层上的介质层303，在形成第一子沟道孔315’后，继续刻蚀第一子沟道孔315’底部的缓冲氧化层302 和介质层303以及部分半导体衬底301，形成凹槽；在凹槽中通过选择性外延工艺形成外延层304，外延层202的材料为硅、锗或硅锗，本实施例中，外延层202的材料为硅。

如图5c所示，在第一子沟道孔315’内沉积牺牲层380，牺牲层380 可以对所述第一子沟道孔315’在侧壁进行保护，减小其在对第二栅叠层结构进行操作的过程中受到的损伤，同时可以充当硬掩膜层，以保持第二栅叠层结构的层面平整。在本实施例中，所述牺牲层380例如为多晶硅。

在第一叠层结构320’上交替地沉积多个层间绝缘层330和多个层间牺牲层340，形成第二层栅叠层结构320。

多个层间牺牲层340’和多个层间牺牲层340的材料可以相同，多个层间绝缘层330和层间绝缘层330’材料相同。

如图5d所示，在第二叠层结构320上形成贯穿第二叠层结构320 的第二子沟道孔315(即上层沟道孔)。

对第二叠层结构320进行刻蚀，形成贯穿第二叠层结构320的第二子沟道孔315(即上层沟道孔)，第二子沟道孔315与第一子沟道孔315’相连通。刻蚀第二叠层结构320形成第二子沟道孔315例如采用各向异性的干法刻蚀工艺，在具体的实施例中，各向异性的干法刻蚀工艺为等离子体刻蚀工艺。

如图5e所示，在所述第二子沟道孔315内形成刻蚀停止层390’，所述刻蚀停止层390’覆盖所述第二子沟道孔315的侧壁、底部以及顶部边沿部分。

本实施例中的刻蚀停止层390’与现有技术中的刻蚀停止层390的区别在于，在本实施例中，所述刻蚀停止层390’为氧化铝层，所述氧化铝层例如采用淀积方法形成。

如图5f所示，对所述刻蚀停止层390’进行离子注入，具体，对所述第二子沟道孔315的底部以及边沿的刻蚀停止层390’进行离子注入。

在本实施例中，离子注入的方向垂直所述第二子沟道孔315的底部以及边沿部分，平行于所述第二子沟道孔315的侧壁。在离子注入的过程中，只有覆盖所述第二子沟道孔315的底部以及边沿的刻蚀停止层 390’经过离子注入，而覆盖所述第二子沟道孔315侧壁的刻蚀停止层 390’则不经过离子注入。

其中，注入的离子例如包括硼、磷、氩离子，本实施例中，注入的离子为硼离子。

进一步地，离子注入能量大于等于5KeV，本实施例中，离子的注入能量为5KeV。

如图5g所示，移除覆盖所述第二子沟道孔315底部以及边沿的刻蚀停止层390’，而保留覆盖所述第二子沟道孔315侧壁的刻蚀停止层390’。

离子注入前后的氧化铝层的化学特性会发生改变，因为离子注入对所述氧化铝的晶格造成破坏，导致腐蚀溶液对离子注入前后的氧化铝的腐蚀选择性会发生改变。其中，离子注入的能量越大，氧化铝离子注入前后腐蚀的选择比越大。

图6示出了离子注入前后的氧化铝层的化学特性的对比结果。图6 分别示出了离子注入前后的氧化铝在DSP(Dilute Sulfuric Peroxide， DSP)溶液和HF溶液中腐蚀速率的柱状图。图中，ALO为没有经过离子注入的氧化铝层，IMPALO为经过离子注入的氧化铝层。

其中，IMPALO的形成过程为，向氧化铝层中注入硼离子，离子注入的能量为：5KeV。

将ALO和IMPALO分别放入DSP(Dilute Sulfuric Peroxide，DSP) 溶液中腐蚀60S。如图6所示，DSP溶液对IMPALO的腐蚀速率是对 ALO的腐蚀速率的30倍。

将ALO和IMPALO分别放入HF溶液中腐蚀，如图6所示，HF溶液对IMPALO的腐蚀速率与对ALO的腐蚀速率的比同样接近30倍。

上述过程中，所述DSP溶液中包括超纯水、硫酸和双氧水，超纯水、硫酸和双氧水的体积比为87-89：7-9:3-5。所述DSP溶液中还可以加入少量的HF。所述HF溶液的浓度是：500:1。

在步骤5f中，对覆盖所述第二子沟道孔315底部以及边沿的刻蚀停止层390’进行离子注入，使得该部分的刻蚀停止层390’的化学特性发生变化。该步骤中，去除覆盖所述第二子沟道孔315底部以及边沿的刻蚀停止层390’，采用湿法刻蚀，本实施例中，例如采用DSP溶液进行对所述第二子沟道孔315底部以及边沿的刻蚀停止层390’进行腐蚀。在腐蚀的过程中，覆盖所述第二子沟道孔315侧壁的刻蚀停止层390’由于没有经过离子注入而得以保留。

如图5h所示，移除第一子沟道孔315’内沉积的牺牲层380以及所述第二子沟道孔315侧壁的刻蚀停止层390’，以便连接第一子沟道孔 315’与第二子沟道孔315，形成图3所示的贯通第一栅叠层结构与第二栅叠层结构的沟道孔315。移除所述牺牲层380采用湿法刻蚀。

该步骤中，例如采用THAM与HF溶液。

本发明实施例为以双层的栅叠层结构为例进行的说明。需要理解的是，在第二栅叠层结构上还可以沉积第三、第四等多个其他的栅叠层结构。其中，第一栅叠层结构与第二栅叠层结构的沉积方式相同，但二者之间的栅极导体和层间绝缘层的层数不一定是相同的，实际操作中可以根据需要进行合适的选择，在此不做限定。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种3D存储器件的沟道孔制造方法，其特征在于，所述方法包括：

在衬底上形成第一叠层结构，并形成贯穿第一叠层结构的第一沟道孔；

在所述第一沟道孔内填充牺牲层；

在所述第一叠层结构上形成第二叠层结构，并形成贯穿所述第二叠层结构的第二沟道孔；

在所述第二沟道孔的侧壁形成侧墙；以及

去除位于所述第一沟道孔内的所述牺牲层；

其中，在所述第二沟道孔的侧壁形成侧墙的步骤包括：

在所述第二沟道孔内形成刻蚀停止层；

对覆盖于所述第二沟道孔底部的刻蚀停止层离子注入；

对刻蚀停止层湿法刻蚀以去除覆盖于所述第二沟道孔底部的刻蚀停止层。

2.根据权利要求1所述的检测方法，其特征在于，所述刻蚀停止层为氧化铝层，所述氧化铝层层淀积形成。

3.根据权利要求1或2所述的检测方法，其特征在于，以垂直于所述第二子沟道孔底部的方向进行离子注入。

4.根据权利要求1所述的检测方法，其特征在于，离子注入的能量大于等于5KeV。

5.根据权利要求1所述的检测方法，其特征在于，刻蚀停止层湿法刻蚀的刻蚀溶液为DSP溶液，所述DSP溶液包括超纯水、硫酸和双氧水。

6.根据权利要求5所述的检测方法，其特征在于，所述DSP溶液中，超纯水、硫酸和双氧水的体积比为87-89：7-9:3-5。

7.根据权利要求1所述的检测方法，其特征在于，刻蚀停止层湿法刻蚀的刻蚀溶液为HF。

8.根据权利要求1所述的检测方法，其特征在于，所述第二沟道孔与所述第一沟道孔连通。

9.根据权利要求1所述的检测方法，其特征在于，所述第一叠层结构和所述第二叠层结构包括交替堆叠的多个层间牺牲层和多个层间绝缘层。

10.一种3D存储器件，其特征在于，包括：

衬底；

位于所述衬底上方的第一栅叠层结构；

位于所述第一栅叠层结构上方的第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；以及

贯穿所述第一栅叠层结构的第一沟道孔和贯穿所述第二栅叠层结构的第二沟道孔，所述第一沟道孔和所述第二沟道孔连通；

其中，在形成所述第二栅叠层结构之前，在所述第一沟道孔内部形成牺牲层，在形成第二沟道孔之后，去除所述牺牲层；

在去除所述牺牲层之前，在所述第二沟道孔的侧壁形成侧墙，去除所述牺牲层之后，去除所述侧墙。

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