JP2020532856A - 高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法 - Google Patents

高バンド・ギャップ材料を含むストリング・ドライバを備えたデバイス及びシステム、並びに形成の方法 Download PDF

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Abstract

デバイスは、ドレイン領域とソース領域との間にチャネル領域を備えたストリング・ドライバを含む。チャネル領域、ドレイン領域、及びソース領域のうちの少なくとも１つは、高バンド・ギャップ材料を備える。ゲート領域は、高バンド・ギャップ材料に隣接し、高バンド・ギャップ材料から離間される。ストリング・ドライバは、電荷ストレージ・デバイス（たとえば、２Ｄ ＮＡＮＤ又は３Ｄ ＮＡＮＤ）のアレイと関連した高電圧動作のために構成される。ストリング・ドライバを形成する方法と同様に、ストリング・ドライバを含む追加のデバイス及びシステム（たとえば、不揮発性メモリ・システム）が開示される。

Description

優先権主張
本願は、その開示の全体が参照により本明細書に組み込まれる２０１７年８月２９日出願の米国仮特許出願第６２／５５１，３５３号の３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下での利益を主張する。本願はまた、「ＤＥＶＩＣＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＷＩＴＨ ＳＴＲＩＮＧ ＤＲＩＶＥＲＳ ＩＮＣＬＵＤＩＮＧ ＨＩＧＨ ＢＡＮＤ ＧＡＰ ＭＡＴＥＲＩＡＬ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＡＴＩＯＮ」に関して２０１８年８月２３日に出願された米国特許出願第１６／１１０，２１７号に対する優先権を主張する。この出願は、前述した米国仮特許出願の正式な変換である。
本開示は、様々な実施形態において、一般に不揮発性メモリを備えたデバイスに関する。より詳細には、本開示は、少なくとも１つのストリング・ドライバと動作可能に通信するＮＡＮＤフラッシュ・メモリ・アレイを備えたデバイスに関する。
メモリは、電子システムのためのデータ・ストレージを提供する。フラッシュ・メモリは様々なメモリ・タイプのうちの１つであり、最新のコンピュータやデバイスで多くの用途がある。典型的なフラッシュ・メモリ・デバイスは、行及び列に配置された多数の電荷ストレージ・デバイス（たとえば、メモリ・セル、たとえば、不揮発性メモリ・セル）を有するメモリ・アレイを含み得る。ＮＡＮＤアーキテクチャ・タイプのフラッシュ・メモリでは、列に配置されたストレージ・デバイスが直列に結合され、列の最初のストレージ・デバイスはビット・ラインに結合される。「２次元ＮＡＮＤ」（本明細書では「２Ｄ ＮＡＮＤ」とも称され得る）では、ストレージ・デバイスは水平面に沿って行及び列の形式で配置される。「３次元ＮＡＮＤ」（本明細書では「３Ｄ ＮＡＮＤ」とも称され得る）では、垂直メモリのタイプは、ストレージ・デバイスが行及び列の形式で水平アレイに配置されるだけではなく、水平アレイの階層が、ストレージ・デバイスの「３次元アレイ」を提供するために互いに積層される。
３Ｄ ＮＡＮＤでは、「ワード・ライン」としても知られ得るアクセス・ラインは、おのおの、３次元アレイのそれぞれの階層に対応するストレージ・デバイスを動作可能に接続し得る。２Ｄ ＮＡＮＤでは、アクセス・ラインは、２次元アレイの行又は列に対応するストレージ・デバイスを動作可能に接続し得る。２Ｄ又は３Ｄ ＮＡＮＤのいずれでも、ストリング・ドライバは、アクセス・ラインと動作可能に通信し得る。すなわち、ストリング・ドライバは、アクセス・ライン（たとえば、ワード・ライン）電圧を駆動して、アレイの電荷ストレージ・デバイスとの読み書きを行う。各電荷ストレージ・デバイスは、デバイスの浮遊ゲートを充電することにより電気的にプログラムされ得、充電は、少なくとも部分的に、ストリング・ドライバの動作により制御される。
ＮＡＮＤアレイのストリング・ドライバは、高電圧（すなわち、２０Ｖを超える電圧）で動作される。高電圧では、高ブレークダウン電圧（少なくとも３０Ｖブレークダウン電圧）、比較的低いバンド間リーク及び低衝撃イオン化リーク、十分に高い駆動電流、低い浮遊体効果、及び過度に複雑ではない関連回路構成のような、望ましい基準を満たすストリング・ドライバを提供することが困難であり得る。これらの基準を満たすストリング・ドライバを提供することは、３Ｄ ＮＡＮＤアレイでは特に難しい場合があり得、ここでは、多数の積層された階層も、ストリング・ドライバのスケーラビリティを重要にする。ストリング・ドライバの従来の構造及び材料は、高電圧動作に対応するために、大きな寸法（たとえば、長い横二重拡散オフセット（たとえば、少なくとも約１．０マイクロメートル（少なくとも約１．０μｍ）のＬＤＤオフセット））、又は、ますます複雑化する構造又は回路構成（たとえば、チャネル領域毎の多数のゲート）をしばしば必要とする。したがって、不揮発性メモリ・アレイでの高電圧動作のためのストリング・ドライバの構造及び材料は、引き続き課題を提示する。
ストリング・ドライバを備えたデバイスが開示される。ストリング・ドライバは、ドレイン領域とソース領域との間にチャネル領域を備える。チャネル領域、ドレイン領域、又はソース領域のうちの少なくとも１つは、高バンド・ギャップ材料を備える。ゲート領域は、高バンド・ギャップ材料に隣接し、高バンド・ギャップ材料から離間される。
電荷ストレージ・デバイスのアレイを備えたデバイスも開示される。デバイスは、電荷ストレージ・デバイスのアレイと動作可能に通信するアクセス・ラインも備える。ストリング・ドライバは、アクセス・ラインのうちの少なくとも１つのアクセス・ラインと動作可能に通信する。ストリング・ドライバは、高バンド・ギャップ材料を備えたドレイン領域及びソース領域を備える。ストリング・ドライバは、高バンド・ギャップ材料又は低バンド・ギャップ材料を備えた少なくとも１つのチャネル領域も備える。少なくとも１つのチャネル領域は、ドレイン領域とソース領域との間に延在する。
さらに、不揮発性メモリ・デバイスのアレイを備えたシステムが開示される。少なくとも１つのストリング・ドライバが、アレイと動作可能に通信する。ストリング・ドライバは、高バンド・ギャップ材料を備える。少なくとも１つの周辺デバイスは、不揮発性メモリ・デバイスのアレイと動作可能に通信する。少なくとも１つの周辺デバイスは、少なくとも１つのストリング・ドライバと動作可能に通信する回路構成を備える。
さらに、デバイスのストリング・ドライバを形成する方法が開示される。方法は、高バンド・ギャップ材料を形成することを備える。高バンド・ギャップ材料に隣接して、誘電性材料が形成される。誘電性材料に隣接して、導電性材料の領域が形成される。導電性材料の領域は、少なくとも誘電性材料によって、高バンド・ギャップ材料から離間される。
本開示の実施形態によるストリング・ドライバの立断面概略図であり、高バンド・ギャップ材料が、中央部分を占有し、３Ｄ ＮＡＮＤアレイにおける電荷ストレージ・デバイスへの動作接続のために、ストリング・ドライバが構成される。 本開示の実施形態によるストリング・ドライバの立断面概略図であり、高バンド・ギャップ材料が、中央部分を取り囲み、３Ｄ ＮＡＮＤアレイにおける電荷ストレージ・デバイスへの動作接続のために、ストリング・ドライバが構成される。 本開示の実施形態によるストリング・ドライバの立断面概略図であり、多数の高バンド・ギャップ材料が、中央部分を取り囲み、３Ｄ ＮＡＮＤアレイにおける電荷ストレージ・デバイスへの動作接続のために、ストリング・ドライバが構成される。 本開示の実施形態によるストリング・ドライバの立断面概略図であり、高バンド・ギャップ材料が、水平チャネル領域を形成し、アレイ（たとえば、２Ｄ ＮＡＮＤアレイ又は３Ｄ ＮＡＮＤアレイ）における電荷ストレージ・デバイスへの動作接続のために、ストリング・ドライバが構成される。 本開示の実施形態によるストリング・ドライバの立断面概略図であり、高バンド・ギャップ材料及び低バンド・ギャップ材料が、水平チャネル領域を形成し、アレイ（たとえば、２Ｄ ＮＡＮＤアレイ又は３Ｄ ＮＡＮＤアレイ）における電荷ストレージ・デバイスへの動作接続のために、ストリング・ドライバが構成される。 図１のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図１のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図１のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図１のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図１のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図１のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図２のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図であり、図１２及び図１３の段階は、図６〜図１０の段階に後続する。 図２のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図であり、図１２及び図１３の段階は、図６〜図１０の段階に後続する。 図３のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図であり、図１４〜図１７の段階は、図６〜図９の段階に後続する。 図３のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図であり、図１４〜図１７の段階は、図６〜図９の段階に後続する。 図３のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図であり、図１４〜図１７の段階は、図６〜図９の段階に後続する。 図３のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図であり、図１４〜図１７の段階は、図６〜図９の段階に後続する。 図４のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図４のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図４のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図５のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図５のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図５のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 図５のストリング・ドライバを製造するためのプロセスの様々な段階における立断面概略図である。 切断線Ａ−Ａに沿って得られた図１のストリング・ドライバの平断面概略図である。 本開示の実施形態によるストリング・ドライバの平断面概略図であり、ストリング・ドライバは、図１のストリング・ドライバのチャネル材料の複数のピラーのような、複数のチャネル材料のピラーを含む。 切断線Ｂ−Ｂに沿って得られた図２のストリング・ドライバの平断面概略図である。 切断線Ｃ−Ｃに沿って得られた図３のストリング・ドライバの平断面概略図である。 本開示の実施形態による電荷ストレージ・デバイスのアレイ及びストリング・ドライバを含む半導体デバイスの簡略ブロック図である。 本開示の１つ又は複数の実施形態にしたがって実施されるシステムの簡略ブロック図である。
ストリング・ドライバを含むデバイス及びシステムと、関連する構造を形成する方法が開示される。デバイス及びシステムのストリング・ドライバは、ストリング・ドライバのチャネル領域内又はその周囲に「高バンド・ギャップ」材料を含む。本明細書で使用される場合、「高バンド・ギャップ材料」という用語は、ポリシリコンのバンド・ギャップよりも大きい（たとえば、広い）エネルギ・バンド・ギャップ、すなわち約１．１２ｅＶより大きいバンド・ギャップを有する材料を意味し、含む。高バンド・ギャップ材料は、少なくとも約１．５ｅＶ（たとえば、約１．５ｅＶより大きい、たとえば、約３．０ｅＶより大きい、少なくとも約３．２ｅＶ、少なくとも３．２ｅＶ）のエネルギ・バンド・ギャップを有し得る。高バンド・ギャップ材料はまた、高い移動度を有し得る。本明細書で使用される場合、「高移動度」とは、約５ｃｍ２／Ｖ・ｓを超える移動度（たとえば、少なくとも約１０ｃｍ２／Ｖ・ｓ、たとえば、１０ｃｍ２／Ｖ・ｓから約５０ｃｍ２／Ｖ・ｓ、たとえば、約１５ｃｍ２／Ｖ・ｓより大きい）を意味し、含む。したがって、高バンド・ギャップ材料は、（約５ｃｍ２／Ｖ・ｓから約１５ｃｍ２／Ｖ・ｓの移動度を有する）ポリシリコンよりも高い移動度を有し得る。
開示された構造の実施形態の他の機構と組み合わされたチャネル領域の、又はチャネル領域周辺の、高バンド・ギャップ及び高移動度材料により、ストリング・ドライバは、コンパクトなサイズで、及び、従来の付属回路構成と類似又は同じ複雑さの付属回路構成で形成され得る。たとえば、単一のゲート領域が使用され得、チャネル領域とドレイン／ソース領域との間の横二重拡散オフセット領域、すなわち、ゲートからドレイン／ソース領域をオフセットする領域は、短くてもよい（たとえば、０．２０マイクロメートル未満（０．２０μｍ未満）、たとえば、０マイクロメートル（０μｍ）（ここでは、チャネル領域が、ドレイン／ソース領域に接触し得る）。このような構造によって、十分な駆動電流と、低減された浮遊体効果（たとえば、１０００電子ホール・ペアよりも著しく少ない電子ペア・ホール、たとえば、約１０電子ペア・ホール）とを達成しながら、バンド間リーク及び衝撃イオン化リークが最小化され得、高いブレークダウン電圧（すなわち、少なくとも約３０Ｖのブレークダウン電圧）が示され得る。また、高バンド・ギャップ材料を使用することにより、従来のストリング・ドライバと比較して、ゲート−ドレイン・コーナ及びゲート−ソース・コーナにおける電界が低減され得る。
本明細書で使用される場合、「基板」という用語は、メモリ・セル内のコンポーネントなどのコンポーネントが形成されるベース材料又は他の構造を意味し、含む。基板は、半導体基板や、支持構造上のベース半導体材料や、金属電極や、又はその上に形成された１つ又は複数の材料、構造、又は領域を有する半導体基板であり得る。基板は、従来のシリコン基板であり得るか、又は、半導体材料を含む他のバルク基板であり得る。本明細書で使用される場合、「バルク基板」という用語は、シリコン・ウェーハだけではなく、シリコン・オン・サファイア（「ＳＯＳ」）基板又はシリコン・オン・グラス（「ＳＯＧ」）基板などのシリコン・オン・インシュレータ（「ＳＯＩ」）基板、ベース半導体基盤上のシリコンのエピタキシャル層、又は、とりわけシリコン・ゲルマニウム（Ｓｉ１−ｘＧｅｘ、ここで、ｘは、たとえば、０．２から０．８の間のモル分率）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、又はリン化インジウム（ＩｎＰ）などの他の半導体又は光電子材料も意味し、含む。さらに、以下の記述において、「基板」が称される場合、ベース半導体構造又は基盤に材料、領域、又は接合を形成するために、以前のプロセス段階が利用され得る。
本明細書で使用される場合、「前駆体」という用語は、材料、領域、又は構造を称する場合、結果として生じる材料、領域、又は構造に変換される材料、領域、又は構造を意味し、称する。たとえば、限定されないが、「前駆体材料」は、最終領域又は構造の形成中にパターン化されるべき材料を称し得る。
本明細書で使用される場合、「アモルファス」という用語は、材料を称する場合、実質的に非結晶構造を有する材料を意味し、称する。
本明細書で使用される場合、「垂直」という用語は、それぞれの領域の幅及び長さに垂直な方向を意味し、含む。「垂直」はまた、参照される材料又は構造が位置している基板の主面に垂直な方向を意味し得、含み得る。
本明細書で使用される場合、「水平」という用語は、それぞれの領域の幅及び長さのうちの少なくとも一方に平行な方向を意味し、含む。「水平」はまた、参照された材料又は構造が位置している基板の主面に平行な方向を意味し得、含み得る。
本明細書で使用される場合、「〜との間」という用語は、少なくとも２つの他の材料、領域、又はサブ領域に対する１つの材料、領域、又はサブ領域の相対的な配置を記述するために使用される空間的な相対的用語である。「〜との間」という用語は、他の材料、領域、又はサブ領域に直接隣接する１つの材料、領域、又はサブ領域の配置と、他の材料、領域、又はサブ領域に間接的に隣接する１つの材料、領域、又はサブ領域の配置との両方を包含し得る。
本明細書で使用される場合、「近接する」という用語は、別の材料、領域、又はサブ領域に近い、ある材料、領域、又はサブ領域の配置を記述するために使用される空間的な相対的用語である。「近接する」という用語は、間接的に隣接する、直接隣接する、及びそれに対する内部という配置を含む。
本明細書で使用される場合、「約」という用語は、数字に先行する場合、正確な数字、その数字に丸められる任意の数字、及び演算的に有効である数字に近い他の数字を称する。したがって、「約１．０マイクロメートル」の長さの記述は、正確な１．０マイクロメートルの長さ、０．５マイクロメートルから１．４マイクロメートルの範囲の長さ、及び演算的に有効である１．０マイクロメートルに近い他の数値を含む。
本明細書で使用される場合、別の要素の「上」又は「〜より上」にある要素への言及は、他の要素の上面に直接ある、隣接する（たとえば、横に隣接する、縦に隣接する）、下にある、又は直接接触している要素を意味し、含む。それはまた、他の要素が間に介在した状態で、他の要素の上面に間接的にある、隣接している（たとえば、横に隣接している、縦に隣接している）、下にある、又は近くにある要素も含む。対照的に、ある要素が、別の要素の「上に直接」又は「直接隣接する」と称される場合、介在する要素は存在しない。
本明細書で使用される場合、「下方」、「低い」、「底」、「上方」、「上部」、「上面」などの他の空間的な相対的用語は、図面に例示されるように、ある要素又は機構の、別の要素又は機構への関係を記述する説明を容易にするために使用され得る。特に指定がない限り、空間的な相対的用語は、図面に記述されている方位に加えて、材料の異なる方位を包含することが意図されている。たとえば、図面において材料が反転されている場合、他の要素又は機構の「下方」又は「下」又は「〜の底」と記述される要素は、他の要素又は機構の「上方」又は「〜の上面」に向けられるであろう。したがって、「下方」という用語は、その用語が使用される文脈に応じて、上方と下方との両方の方位を包含する場合があり、これは当業者には明らかであろう。材料は、別の手法（９０度回転、反転など）で向けられ得、本明細書で使用される空間的な相対的記述が、それに応じて解釈され得る。
本明細書で使用される場合、「備える」、「備えている」、「含む」、及び／又は、「含んでいる」という用語は、述べられた機構、領域、段階、操作、要素、材料、コンポーネント、及び／又は、グループの存在を指定するが、１つ又は複数の他の機構、領域、段階、操作、要素、材料、コンポーネント、及び／又は、それらのグループの存在又は追加を妨げない。
本明細書で使用される場合、「及び／又は」は、関連するリストされた項目のうちの１つ又は複数のいずれか及びすべての組合せを含む。
本明細書で使用される場合、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、そうでないことを文脈が明確に示さない限り、複数形も含むことが意図される。
本明細書に提示される例示は、特定の材料、種、構造、デバイス、又はシステムの実際の図であることは意図されず、本開示の実施形態を記述するために適用される理想化された表現にすぎない。
本明細書では、概略図である断面図を参照して実施形態が記述される。その結果、たとえば、製造技術及び／又は公差の結果として、図の形状からの変動が予想される。したがって、本明細書で記述される実施形態は、例示されたような特定の形状又は領域に限定されるとして構築されるものではなく、たとえば製造技術に起因する形状の逸脱を含み得る。たとえば、ボックス形状として例示又は記述されている領域が、粗い機構及び／又は非線形の機構を有し得る。さらに、例示されている鋭角は、丸められ得る。したがって、図面に例示される材料、機構、及び領域は、本質的に略図であり、それらの形状は、材料、機構、又は領域の正確な形状を例示することは意図されず、本特許請求の範囲を限定しない。
以下の記述は、開示されたデバイス及び方法の実施形態の完全な記述を提供するために、材料タイプ及び処理条件などの特定の詳細を提供する。しかしながら、当業者は、これらの特定の詳細を適用せずに、デバイス及び方法の実施形態が実施され得ることを理解するであろう。実際、デバイス及び方法の実施形態は、業界で適用されている従来の半導体製造技術と併せて実施され得る。
本明細書に記述される製造プロセスは、半導体デバイス構造を処理するための完全なプロセス・フローを形成しない。プロセス・フローの残りは、当業者に知られている。したがって、本デバイス及び方法の実施形態を理解するために必要な方法及び半導体デバイス構造のみが本明細書に記述されている。
文脈がそうでないと示さない限り、本明細書に記述される材料は、スピン・コーティング、ブランケット・コーティング、化学蒸着（「ＣＶＤ」）、原子層堆積（「ＡＬＤ」）、プラズマ増強ＡＬＤ、物理蒸着（「ＰＶＤ」）（たとえば、スパッタリング）、又はエピタキシャル成長を含むがこれらに限定されない任意の適切な技術によって形成され得る。形成される特定の材料に応じて、材料を堆積又は成長させる技術は、当業者によって選択され得る。
文脈がそうでないと示さない限り、本明細書に記述された材料の除去は、エッチング、イオン・ミリング、研磨平坦化、又は他の既知の方法を含むがこれらに限定されない任意の適切な技術によって達成され得る。
図面に対する参照がなされる。ここでは、全体を通して同様の数字は同様のコンポーネントを称する。図面は、必ずしも縮尺通りに描かれていない。
図１は、本開示によるストリング・ドライバ１００の実施形態を例示し、このストリング・ドライバ１００は、高電圧動作のために構成され、電荷ストレージ・デバイス（たとえば、不揮発性メモリ・デバイス、たとえば、ＮＡＮＤフラッシュ・メモリ・セル）の３次元アレイと動作可能に通信する。ストリング・ドライバ１００は、アレイ（図１には図示せず）の電荷ストレージ・デバイスの上方、下方、又は横方向に隣接し得る。
ストリング・ドライバ１００は、一方がソース電極で、他方がドレイン電極である、一対の電極１１２の間に、基板１０１の主面１０２に対して垂直に延在するピラー部分１１０を含む。ピラー部分１１０は、おのおのオフセット領域１２４（たとえば、横二重拡散（ＬＤＤ）オフセット）によってチャネル領域１２０からオフセットされたドレイン／ソース領域１２２の間にチャネル領域１２０を含む。
ピラー部分１１０は、チャネル領域１２０内又はチャネル領域１２０付近（たとえば、チャネル領域１２０内、オフセット領域１２４内、及び／又はドレイン／ソース領域１２２内）に高バンド・ギャップ材料１３０を含む。ピラー部分１１０の高バンド・ギャップ材料１３０は、全体的又は部分的に、結晶（たとえば、単結晶）又はアモルファスであり得る。
チャネル領域１２０における高バンド・ギャップ材料１３０は、酸化亜鉛、インジウム・ガリウム亜鉛酸化物、インジウム亜鉛酸化物、炭化ケイ素、酸化スズ、又はガリウム砒素のうちの１つ又は複数から成り得るか、実質的に構成され得るか、又は構成され得る、ドープされていない高バンド・ギャップ材料１３１であり得る。酸化インジウム・ガリウム亜鉛は、アモルファス形態であり得る。前述した化合物の元素の相対的な化学量論は、１以外であり得る。したがって、高バンド・ギャップ材料１３０は、１．１２ｅＶより大きい（たとえば、少なくとも約１．５ｅＶ（たとえば、約１．５ｅＶより大きい、たとえば、約３．０ｅＶより大きい、少なくとも約３．２ｅＶ、少なくとも３．２ｅＶ）エネルギ・バンド・ギャップを有する半導体材料であり得る。
ドレイン／ソース領域１２２における高バンド・ギャップ材料１３０は、少なくとも１つのドーパントを添加された、ドープされていない高バンド・ギャップ材料１３１と同じ材料を備える、ドープされた高バンド・ギャップ材料１３２であり得る。少なくとも１つのドーパントは、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）から成る群から選択されるｎ型ドーパントであり得る。少なくとも１つのドーパントは、リン（Ｐ）又は砒素（Ａｓ）を含まなくてもよい。したがって、ドレイン／ソース領域１２２は、ドープされた高バンド・ギャップ材料１３２の存在によって画定される。
チャネル領域１２０のドープされていない高バンド・ギャップ材料１３１と、ドープされた高バンド・ギャップ材料１３２との間で、高バンド・ギャップ材料１３０は、より少ないドープ（すなわち、「低ドープ高バンド・ギャップ材料」１３４）を含み得、オフセット領域１２４を画定し得る。たとえば、ドープされた高バンド・ギャップ材料１３２は、約１×１０１８ａｔ／ｃｍ３から、約１×１０２１ａｔ／ｃｍ３のドーパント濃度を含み得るが、「低ドープ」高バンド・ギャップ材料は、約１×１０１７ａｔ／ｃｍ３未満の、より低いドーパント濃度を含み得る。オフセット領域１２４は、ドレイン／ソース領域１２２に隣接するより高いドーパント濃度と、チャネル領域１２０に隣接するより低いドーパント濃度とを有する、少なくとも１つのドーパントの勾配を含み得る。したがって、オフセット領域１２４と、チャネル領域１２０及びドレイン／ソース領域１２２のおのおのとの間の境界は、必ずしも直線に沿っていなくてもよい。
誘電性材料１４０は、高バンド・ギャップ材料１３０の側壁を囲むピラー部分１１０を取り囲む。誘電性材料１４０は、チャネル領域１２０に隣接するゲート領域１５０から高バンド・ギャップ材料１３０を離間させる。したがって、高バンド・ギャップ材料１３０は、誘電性材料１４０上にあり得る（たとえば、隣接する、直接隣接する、直接物理的に接触する）。誘電性材料１４０は、少なくとも１つの電気絶縁材料、たとえば酸化物（たとえば、二酸化ケイ素（ＳｉＯ２））を備え得る。
ゲート領域１５０は、導電性材料（たとえば、導電性金属（たとえば、タングステン（Ｗ））を備え得、チャネル領域１２０の高さを、オフセット領域１２４のおのおのの高さに部分的に沿って延在させ得る。ゲート領域１５０は、例示された電極１１２の幅よりもちょうど広い外部側壁１５２を有するように例示されているが、外部側壁１５２は、ピラー部分１１０からはるかに離れていてもよく、たとえば、以下でさらに説明するように、ストリング・ドライバ１００のピラー部分１１０の別の部分まで延在し得る。
高バンド・ギャップ材料１３０は、チャネル領域１２０内又はその周囲のピラー部分１１０で使用されるため、有害なバンド間リーク、衝撃イオン化リーク、ゲート−ドレイン・コーナ及びゲート−ソース・コーナにおける電界、及びストリング・ドライバ１００を高電圧（たとえば、少なくとも２０Ｖの電圧）で動作させるときの浮遊体効果を発生させることなく、オフセット領域１２４は、すなわち０．２０マイクロメートル未満（０．２０μｍ未満）（たとえば、約０．１μｍから約０．１５μｍ、又は約０μｍ）のように、おのおの短くなり得る。より短いオフセット領域１２４はまた、シリコン又はポリシリコンなどの非高バンド・ギャップ材料を使用する場合と比較して、ピラー部分１１０における抵抗を低下させ、電荷ストレージ・デバイスのアレイと通信するために、動作中にストリング・ドライバ１００を通過する十分な駆動電流を可能にする。
さらに、チャネル領域１２０内又は周囲の高バンド・ギャップ材料１３０は、チャネル領域１２０に隣接する単一のゲート領域（たとえば、ゲート領域１５０）のみでも、高電圧でのストリング・ドライバ１００の動作を可能にする。ピラー部分１１０ごとに単一のゲート領域１５０を含めることだけで、チャネル領域に沿って多数のゲートを有するストリング・ドライバに付属し得る回路構成よりも複雑ではない付属回路構成でストリング・ドライバ１００を動作可能にする。単一のゲート及び短い長さのオフセット領域１２４は、チャネルに沿って多数のゲート領域、及び／又は、長いオフセット領域（たとえば、約１．０μｍ又はそれ以上の横二重拡散オフセット）を有するストリング・ドライバと比較して、コンパクトなサイズで、ピラー部分１１０の形成、したがって、ストリング・ドライバ１００の残りの部分の形成をも可能にする。コンパクトなサイズ及び複雑ではない付属回路構成により、ストリング・ドライバ１００は、多数の階層（たとえば、１００階層を超える、たとえば１００階層から約２００階層の間）の３Ｄ ＮＡＮＤアレイに含めることに役立ち、各階層は、電荷ストレージ・デバイスのうちの少なくとも１つの水平アレイを提供する。いくつかの実施形態では、ストリング・ドライバ１００は、階層の積層に横方向に隣接して配置され得る。
引き続き図１を参照して示すように、ストリング・ドライバ１００の高バンド・ギャップ材料１３０は、ピラー部分１１０の中央部分を占有し得る。たとえば、高バンド・ギャップ材料１３０は、誘電性材料１４０間の領域を埋めるか、又は実質的に埋めることができる。
図２を参照して示すように、ストリング・ドライバ２００は、ピラー部分２１０の中央部分を占める別の誘電性材料２６０を含み得る。チャネル領域２２０、ドレイン／ソース領域２２２、及びオフセット領域２２４は、他の誘電性材料２６０を取り囲み得る。図１のストリング・ドライバ１００と同様に、ストリング・ドライバ２００は、チャネル領域２２０、ドレイン／ソース領域２２２、及びオフセット領域２２４の周りに誘電性材料１４０を含み得る。他の誘電性材料２６０は、誘電性材料１４０と同じであっても異なっていてもよい電気絶縁材料（たとえば、酸化物（たとえば、二酸化ケイ素（ＳｉＯ２））、空気）から成り得るか、実質的に構成され得るか、又は構成され得る。繰り返すが、上記の利点を用いて、ストリング・ドライバ２００を、３Ｄ ＮＡＮＤアレイのために、高電圧で動作可能にしながら、単一のゲート（たとえば、ゲート領域１５０）が含まれ得る。
図３を参照して示すように、ストリング・ドライバ３００は、ピラー部分３１０に複数の高バンド・ギャップ材料を含み得る。たとえば、ストリング・ドライバ３００は、（チャネル領域３２０におけるドープされていない高バンド・ギャップ材料３３１、ドレイン／ソース領域３２２におけるドープされた高バンド・ギャップ材料３３２、及び、オフセット領域３２４における低ドープ高バンド・ギャップ材料３３４を含む）高バンド・ギャップ材料３３０の外側サブ領域と、（チャネル領域３２０における他のドープされていない高バンド・ギャップ材料３３１’、ドレイン／ソース領域３２２における他のドープされた高バンド・ギャップ材料３３２’、及び、オフセット領域３２４における他の低ドープ高バンド・ギャップ材料３３４’を含む）別の高バンド・ギャップ材料３３０’の内側サブ領域とを含み得る。高バンド・ギャップ材料３３０及び他の高バンド・ギャップ材料３３０’のおのおのは、酸化亜鉛、インジウム・ガリウム亜鉛酸化物、インジウム亜鉛酸化物、炭化ケイ素、酸化スズ、及びガリウム砒素から成る群から選択され得る。
たとえば、外側サブ領域の高バンド・ギャップ材料３３０は、前述の酸化物の１つから成り得るか、本質的に構成され得るか、又は構成され得る一方、他の高バンド・ギャップ材料３３０’は、高バンド・ギャップ材料３３０又は非酸化物材料のものとは異なる高バンド・ギャップ材料（すなわち、異なる酸化物又は同じ酸化物であるが化学量論が異なる（たとえば、元素の原子比が異なる）高バンド・ギャップ材料）であり得る。外側サブ領域の高バンド・ギャップ材料３３０は、酸化物から成り得るか、本質的に構成され得るか、又は構成され得る一方、内側サブ領域の他の高バンド・ギャップ材料３３０’は、別の異なる酸化物から成り得るか、本質的に構成され得るか、又は構成され得る。高バンド・ギャップ材料３３０と他の高バンド・ギャップ材料３３０’との両方は、内側サブ領域の材料３３０’の酸化物と比較して、外側サブ領域の高バンド・ギャップ材料３３０の酸化物中の酸素含有量がより低い酸化物から成り得るか、本質的に構成され得るか、又は構成され得る。外側サブ領域の高バンド・ギャップ材料３３０は、酸化物から成り得る、本質的に構成され得る、又は構成され得る一方、内側サブ領域の他の高バンド・ギャップ材料３３０’は、異なる酸化物から成り得るか、本質的に構成され得るか、又は構成され得る。
１つよりも多くの高バンド・ギャップ材料を使用すると、高バンド・ギャップ材料を１つだけ含む構造と比較して、向上された信頼性、低減されたリーク、及び向上された移動度を可能とし得る。
複数の高バンド・ギャップ材料３３０、３３０’の各サブ領域（たとえば、フィルム）は、数１０ナノメートル（すなわち、１０ナノメートル（１０ｎｍ）と、１００ナノメートル（１００ｎｍ）との間）まで、薄くなり得る（たとえば、数ナノメートル（すなわち、３ナノメートル（３ｎｍ））の厚さを画定する）。高バンド・ギャップ材料３３０及び他の高バンド・ギャップ材料３３０’は、同じ又は異なる厚さを画定し得る。
ピラー部分３１０の上方及び下方の電極、すなわち、ソース／ドレイン電極３１２は、ピラー部分３１０内に延在する側壁接触延長部分３１４を含み得る。電極３１２の導電性材料と、他の高バンド・ギャップ材料３３０’との間の増大した接触は、電気通信を促進し、側壁接触延長部分３１４なしで達成可能なものよりも、向上された接触抵抗を可能にする。側壁接触延長部分３１４は、ゲート領域１５０の上端／下端を越えて延在し得る。他の誘電性材料２６０は、電極３１２の側壁接触延長部分３１４間のピラー部分３１０の残りの部分を占有し得る。
図１〜図３のストリング・ドライバ１００、２００、３００のおのおのは、高電圧動作のために構成され、電荷ストレージ・デバイスの３次元アレイ（たとえば、３次元不揮発性メモリ・アレイ、たとえば、３Ｄ ＮＡＮＤ）と動作可能に通信し、図１のストリング・ドライバ１００に関して上述した利点を有する。ストリング・ドライバ１００、２００、３００は、３Ｄ ＮＡＮＤアレイの階層の積層（たとえば、１００を超える階層）に対して横方向に配置され得る。他の実施形態では、ストリング・ドライバ１００、２００、３００は、そのような階層の積層の上方又は下方に配置され得る。
高バンド・ギャップ材料は、電荷ストレージ・デバイスの３次元アレイ用の高電圧ストリング・ドライバ（たとえば、３次元不揮発性メモリ・アレイ、たとえば、３Ｄ ＮＡＮＤ）における使用のためにも役立つが、電荷ストレージ・デバイスの２次元アレイ用の高電圧ストリング・ドライバ（たとえば、２次元不揮発性メモリ・アレイ、たとえば、２次元ＮＡＮＤ）における使用のためにも役立つ。そのようなストリング・ドライバは、電荷ストレージ・デバイスの水平アレイに横方向に隣接して配置され得るか、又は、水平アレイの上方又は下方に配置され得る。図４を参照して示すように、このような２次元アレイ又は３次元アレイのいずれかにおける使用のために役立ち得るストリング・ドライバ４００が例示される。ストリング・ドライバ４００は、誘電性材料４４０によって高バンド・ギャップ材料４３０から分離されたゲート領域４５０を含み得る。誘電性材料４４０は、ゲート領域４５０の上方、下方、及び側面を取り囲み得る。したがって、ゲート領域４５０は「浮遊ゲート」であり得る。別の誘電性材料４６０は、高バンド・ギャップ材料４３０の下方にある。高バンド・ギャップ材料４３０は、図１〜図３の高バンド・ギャップ材料１３０、３３０に関して上述した材料のいずれかから成り得るか、本質的に構成され得るか、又は構成され得る。誘電性材料４４０及び他の誘電性材料４６０は、図１〜図３の誘電性材料１４０及び他の誘電性材料２６０に関して上述した材料のいずれかから成り得るか、本質的に構成され得るか、又は構成され得る。ゲート領域４５０は、図１〜図３のゲート領域１５０に関して上述した導電性材料のいずれかから成り得るか、本質的に構成され得るか、又は構成され得る。
高バンド・ギャップ材料４３０の中央部分は、ゲート領域４５０に（たとえば、真下に）隣接するチャネル領域４２０を形成する、ドープされていない高バンド・ギャップ材料４３１であり得る。高バンド・ギャップ材料４３０の遠位部分は、ドレイン／ソース領域４２２を提供するためにドープされた高バンド・ギャップ材料４３２であり得る。ドーパントは、図１〜図３のドープされた高バンド・ギャップ材料１３２、３３２に関して上述したドーパントのいずれかから成り得るか、本質的に構成され得るか、又は構成され得る。チャネル領域４２０とドレイン／ソース領域４２２との間の高バンド・ギャップ材料４３０は、オフセット領域４２４を形成する低ドープ高バンド・ギャップ材料４３４であり得る。図１〜図３のストリング・ドライバ１００、２００、３００と同様に、オフセット領域４２４は、（たとえば、０．２０マイクロメートル未満（０．２０μｍ未満）（たとえば、約０μｍ）のように）短くなり得るが、チャネル領域４２０内又はその周囲に高バンド・ギャップ材料４３０があると、ストリング・ドライバ４００は、有害なリークなく、十分な電流駆動で、２次元電荷ストレージ・デバイス・アレイ（たとえば、２Ｄ ＮＡＮＤアレイ）又は３次元電荷ストレージ・デバイス・アレイ（たとえば、３Ｄ ＮＡＮＤアレイ）における高電圧動作のために役立ち得る。
図５を参照して示すように、ストリング・ドライバ５００は、代替として、チャネル領域５２０に低バンド・ギャップ材料５３０（たとえば、ドープされていない低バンド・ギャップ材料５３１）を含み得る。本明細書で使用される場合、「低バンド・ギャップ材料」という用語は、ポリシリコンのエネルギ・バンド・ギャップとほぼ等しいか、又はそれよりも低いエネルギ・バンド・ギャップ（すなわち、約１．１２ｅＶ以下のバンド・ギャップ）を有する材料を意味し、含む。低バンド・ギャップ材料５３０は、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、又はインジウム・ガリウム砒素（ＩｎＧａＡｓ）のうちの少なくとも１つから成り得るか、本質的に構成され得るか、又は構成され得る。
ドレイン／ソース領域４２２のドープされた高バンド・ギャップ材料４３２と、オフセット領域４２４の低ドープ高バンド・ギャップ材料４３４との間のチャネル領域５２０に、低バンド・ギャップ材料５３０を含めることにより、チャネル領域５２０を介した電流駆動をさらに高め得る。したがって、ストリング・ドライバ５００は、有害なリークなく、十分な電流駆動で、２次元電荷ストレージ・デバイス・アレイ（たとえば、２Ｄ ＮＡＮＤアレイ）、又は３次元電荷ストレージ・デバイス・アレイ（たとえば、３Ｄ ＮＡＮＤアレイ）における高電圧動作のために役立ち得る。
図１〜図５のストリング・ドライバ１００、２００、３００、４００、５００は、ドレイン／ソース領域の高バンド・ギャップ材料と、オフセット領域の高バンド・ギャップ材料とに、少なくとも１つのドーパントを含む一方、他の実施形態では、高バンド・ギャップ材料は、少なくとも１つのドーパントを含まなくてもよい。そのような実施形態では、電極の導電性材料と、ドレイン／ソース領域の高バンド・ギャップ材料との間の接触は、オーム接触を形成するのに十分であり得る。したがって、ドレイン／ソース領域１２２（図１）、２２２（図２）、３２２（図３）、４２２（図４及び図５）及びオフセット領域１２４（図１）、２２４（図２）、３２４（図３）、４２４（図４及び図５）はおのおの、ドープされた高バンド・ギャップ材料１３２（図１及び図２）、３３２／３３２’（図３）、４３２（図４及び図５）、及び低ドープ高バンド・ギャップ材料１３４（図１及び図２）、３３４／３３４’（図３）、４３４（図４及び図５）ではなく、ドープされていない高バンド・ギャップ材料１３１（図１及び図２）、３３１（図３）、４３１（図４）、５３１（図５）から本質的に構成され得る。
その結果、ストリング・ドライバを備えたデバイスが開示される。ストリング・ドライバは、ドレイン領域とソース領域との間にチャネル領域を備える。チャネル領域、ドレイン領域、又はソース領域のうちの少なくとも１つは、高バンド・ギャップ材料を備える。ゲート領域は、高バンド・ギャップ材料に隣接し、高バンド・ギャップ材料から離間される。
図６〜図１１を参照して示すように、図１のストリング・ドライバ１００を製造する方法における様々な段階が例示される。導電性材料６１２は、基板１０１の主面１０２上に形成され得、図１の電極１１２の下部電極を提供するようにパターン化され得る。導電性材料６１２は、導電性金属から成り得るか、本質的に構成され得るか、又は構成され得る。誘電性材料の第１の部分６６２（たとえば、酸化物（たとえば、二酸化ケイ素（ＳｉＯ２））、窒化物（たとえば、窒化ケイ素（ＳｉＮ））は、導電性材料６１２に隣接して形成され得る。誘電性材料の第１の部分６６２内に配置された導電性材料６１２の領域を形成する技術は、当業者に明らかであり、したがって、本明細書では詳細に説明しない。
いくつかの実施形態では、導電性材料６１２は、矢印Ｄによって示されるように、少なくとも１つのドーパント６３３でドープされ得る。少なくとも１つのドーパントは、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）から成る群から選択される上述したｎ型ドーパントであり得、後に、図１のドープされた高バンド・ギャップ材料１３２に含まれ得る。あるいは、製造されるストリング・ドライバがドレイン／ソース領域１２２にドーパントを含まない実施形態（図１）におけるように、図６のドーピング動作は、スキップされ得る。その結果、（少なくとも１つのドーパント６３３なしでドレイン／ソース領域１２２（図１）を形成するために）矢印Ｄによって表される少なくとも１つのドーパント６３３の量はゼロであり得るか、又は、（少なくとも１つのドーパント６３３を用いてドレイン／ソース領域１２２（図１）を形成するために）ゼロよりも大きくなり得る。
誘電性材料の第２の部分６６２’は、導電性材料６１２より上に形成され得、含まれる場合には、少なくとも１つのドーパント６３３より上に形成され得る。誘電性材料の第２の部分６６２’は、誘電性材料の第１の部分６６２と同じ又は異なる誘電性材料から成り得るか、本質的に構成され得るか、又は構成され得る。
誘電性材料の第２の部分６６２’より上に導電性材料６５０が形成され得る。導電性材料６５０は、図１のゲート領域１５０に関して上述した導電性材料であり得る。導電性材料６５０は、誘電性材料の第３の部分６６２’’内の領域を提供するように形成され得る。誘電性材料の第３の部分６６２’’は、誘電性材料の第１及び第２の部分６６２、６６２’のいずれか又は両方と、同じ又は異なる誘電性材料から成り得るか、本質的に構成され得るか、又は構成され得る。誘電性材料の第３の部分６６２’’内に配置された導電性材料６５０の領域を形成するための技術は、当業者に明らかであるため、本明細書では詳細に説明しない。
誘電性材料の第４の部分６６２’’’は、導電性材料６５０よりも上、及び誘電性材料の第３の部分６６２’’よりも上に形成され得る。誘電性材料の第４の部分６６２’’’は、誘電性材料の第１、第２、及び第３の部分６６２、６６２’、６６２’’のいずれか又はすべてと同じ又は異なる誘電性材料から成り得るか、本質的に構成され得るか、又は構成され得る。
図８を参照して示すように、開口部８４０は、導電性材料６５０を貫通して、誘電性材料の第２、第３、及び第４の部分６６２’、６６２’’、６６２’’’を貫通して形成され得、図１に関して上述した誘電性材料１４０で満たされ得る。開口部８４０は、導電性材料６１２の上面を露出させるために、たとえば、エッチングによって形成され得、その上面の部分は、図６のドーピング動作がスキップされない場合、少なくとも１つのドーパント６３３を含み得る。したがって、誘電性材料１４０は、導電性材料６１２と物理的に接触し得る。
図９を参照して示すように、導電性材料６１２の一部を露出させるために、別の開口部９４０が、たとえばエッチングにより、誘電性材料１４０を貫通して形成され得るが、導電性材料６５０を露出させない。図６のドーピング動作が実行された実施形態では、導電性材料６１２の露出部分は、少なくとも１つのドーパント６３３を含む部分であり得る。
図１０を参照して示すように、他の開口部９４０は、高バンド・ギャップ材料１３０で満たされ得る。ストリング・ドライバ１００（図１）がドレイン／ソース領域１２２及びオフセット領域１２４に少なくとも１つのドーパント６３３を含む実施形態（図１）では、その後、他の開口部９４０を高バンド・ギャップ材料１３０で満たした後、図１１の矢印Ｅによって示されるように、追加の量の少なくとも１つのドーパント６３３が、高バンド・ギャップ材料１３０の上面に注入され得る。矢印Ｆによって示されるように、少なくとも１つのドーパント６３３を、導電性材料６１２から、高バンド・ギャップ材料１３０の下部部分に拡散させるために、事前に、同時に、又は事後に、熱処理が実行され得る。ドレイン／ソース領域１２２の上部のドープされた高バンド・ギャップ材料１３２（図１）は、注入（矢印Ｅ）により形成され、ドレイン／ソース領域１２２の下部のドープされた高バンド・ギャップ材料１３２（図１）は、熱処理（矢印Ｆ）により形成される。そうではない場合、ストリング・ドライバが、ドレイン／ソース領域１２２に、又はオフセット領域１２４に、少なくとも１つのドーパント６３３を含まない実施形態（図１）では、その後、他の開口部９４０を、高バンド・ギャップ材料１３０で満たした後、追加のドーパントは追加されず、熱処理は実行されなくてもよい。その結果、矢印Ｅによって表される追加の少なくとも１つのドーパント６３３の量は、（少なくとも１つのドーパント６３３なしでドレイン／ソース領域１２２（図１）を形成するために）ゼロであり得るか、又は、（少なくとも１つのドーパント６３３でドレイン／ソース領域１２２（図１）を形成するために）ゼロより大きくなり得る。その後、図１のストリング・ドライバ１００を形成するために、ソース／ドレイン電極１１２の上部を形成する追加の導電性材料が、高バンド・ギャップ材料１３０よりも上に形成され得る。
図１２及び図１３を参照して示すように、図２のストリング・ドライバ２００を形成する方法の様々な段階が例示される。
図１２の段階は、図６〜図１０に例示される段階に後続し得る。開口部９４０に高バンド・ギャップ材料１３０を形成（図１０）した後、導電性材料６１２の一部を露出させるために、高バンド・ギャップ材料１３０を貫通して、別の開口部１２４０が形成され得る。ストリング・ドライバ２００が、少なくとも１つのドーパント６３３を含むドレイン／ソース領域２２２及びオフセット領域２２４を有する実施形態（図２）では、導電性材料６１２の露出部分は、少なくとも１つのドーパント６３３でドープされ得る。
図１３を参照して示すように、他の開口部１２４０は、その後、図２に関して上述された他の誘電性材料２６０で満たされ得る。ストリング・ドライバ２００が、少なくとも１つのドーパント６３３を含む実施形態（図２）では、矢印Ｅ’によって示されるように、図２のドレイン／ソース領域２２２の上部の、ドープされた高バンド・ギャップ材料１３２を形成するために、追加の量の少なくとも１つのドーパント６３３が、高バンド・ギャップ材料１３０の上面に注入され得る。図２のドレイン／ソース領域２２２の下部の、ドープされた高バンド・ギャップ材料１３２を形成するために、熱処理によって、少なくとも１つのドーパント６３３を、矢印Ｆ’によって示されるように、高バンド・ギャップ材料１３０の下部部分に拡散させ得る。熱処理（矢印Ｆ’）は、追加注入（矢印Ｅ’）に先行、同時実施、又は後続し得る。他の開口部１２４０を、他の誘電性材料２６０で満たすことは、追加注入（矢印Ｅ’）及び熱処理（矢印Ｆ’）の両方又はいずれかに先行又は後続し得る。そうではない場合、ストリング・ドライバが、少なくとも１つのドーパント６３３を含まない実施形態では、追加のドーピング（矢印Ｅ’）又は熱処理は実行されないことがある。その結果、矢印Ｅ’によって表される、追加の少なくとも１つのドーパント６３３の量は、（少なくとも１つのドーパント６３３なしでドレイン／ソース領域２２２（図２）を形成するために）ゼロであり得るか、又は（少なくとも１つのドーパント６３３でドレイン／ソース領域２２２（図１）を形成するために）ゼロより大きくなり得る。その後、図２のストリング・ドライバ２００を形成するために、電極１１２（図２）の上部が、誘電性材料１４０、高バンド・ギャップ材料１３０、及び他の誘電性材料２６０よりも上に形成され得る。
あるいは、いくつかの実施形態では、図１２に例示される段階は、図９の段階に後続し得、ここでは、高バンド・ギャップ材料１３０は、他の開口部１２４０を形成するために開いている図９の開口部９４０の中央部分を残して、誘電性材料１４０の内部側壁に沿って高バンド・ギャップ材料１３０を堆積させることにより形成され得る。その後、他の開口部１２４０は、図１３の段階で、他の誘電性材料２６０で満たされ得る。
図１４〜図１７を参照して示すように、図３のストリング・ドライバ３００を形成する方法における様々な段階が例示される。図１４の段階に、図６〜図９の段階が先行し得る。図９の開口部９４０を形成した後、外側サブ領域の高バンド・ギャップ材料３３０が、誘電性材料１４０上に形成（たとえば、共形的に堆積）され得、内側サブ領域の他の高バンド・ギャップ材料３３０’が、外側サブ領域の材料３３０上に形成され得る（たとえば、共形的に堆積される）。中央部分は開いたままであり得、別の開口部１４４０を形成する。
図１５を参照して示すように、ストリング・ドライバ３００が少なくとも１つのドーパント６３３を含む実施形態（図３）では、図３のドレイン／ソース領域３２２の上部の、ドープされた高バンド・ギャップ材料３３２、３３２’を形成するために、矢印Ｅ’によって示されるように、追加の量の少なくとも１つのドーパント６３３が、高バンド・ギャップ材料３３０、３３０’の両方の上部部分に注入され得る。注入の前に、同時に、又は後に（矢印Ｅ’）、図３のドレイン／ソース領域３２２の下部のドープされた高バンド・ギャップ材料３３２、３３２’を形成するために、矢印Ｆ’によって示されるように、熱処理によって、少なくとも１つのドーパント６３３を、導電性材料６１２から、高バンド・ギャップ材料３３０、３３０’の下部部分へ拡散させ得る。そうではない場合、ストリング・ドライバ３００が少なくとも１つのドーパント６３３を含まない実施形態（図３）では、追加のドーピング（矢印Ｅ’）又は熱処理が、実行されないこともあり得る。その結果、矢印Ｅ’によって表される追加の少なくとも１つのドーパント６３３の量は、（少なくとも１つのドーパント６３３なしでドレイン／ソース領域３２２（図３）を形成するために）ゼロとなり得るか、又は、（少なくとも１つのドーパント６３３でドレイン／ソース領域３２２（図１）を形成するために）ゼロより大きくなり得る。
図１６を参照して示すように、部分的に満たされた開口部１６４０を形成するために、追加の量の導電性材料６１２’（たとえば、導電性材料６１２）が、他の開口部１４４０（図１５）に形成（たとえば、堆積）され得る。導電性材料６１２’は、ソース／ドレイン電極３１２（図３）の下部の残りの導電性材料６１２と同じであり得るか、又は、異なり得る。
図１７を参照して示すように、ソース／ドレイン電極３１２（図３）の上部の側壁接触延長部分３１４の上部を形成するために、他の誘電性材料２６０が、追加の量の導電性材料６１２’よりも上に形成（たとえば、堆積）され得、別の量の導電性材料６１２’’が、他の誘電性材料２６０よりも上に形成（たとえば、堆積）され得る。他の導電性材料６１２’’の量は、導電性材料６１２及び追加の量の導電性材料６１２’と同じであり得るか、又は、異なり得る。
部分的に満たされた開口部１６４０内に他の誘電性材料２６０を形成する際に、開口部１６４０を満たさないように、他の誘電性材料２６０が形成され得る。あるいは、開口部１６４０を満たすように他の誘電性材料２６０が形成され得、その後、誘電性材料の第４の部分６６２’’’の上面に対して、誘電性材料２６０の上面を凹ませるために一部が除去（たとえば、エッチング）される。
開口部１６４０の残りを満たし、誘電性材料の第４の部分６６２’’’の上面の上に延在するように、他の量の導電性材料６１２’’が形成され得、その後、ソース／ドレイン電極３１２（図３）の上部を形成するために、パターン化（たとえば、エッチング）され、側壁接触延長部分３１４が、ピラー部分３１０内に延在する。
図１８から図２０を参照して示すように、図４のストリング・ドライバ４００を形成する方法の様々な段階が例示される。前駆体構造１８００は、基板１０１よりも上（たとえば、基板１０１の主面１０２上）に、他の誘電性材料４６０を形成すること、他の誘電性材料４６０よりも上に高バンド・ギャップ材料４３０（この段階では、ドープされていない高バンド・ギャップ材料４３１（図４）から構成され得る）を形成すること、高バンド・ギャップ材料４３０よりも上に誘電性材料４４０を形成すること、及び、誘電性材料４４０よりも上に導電性材料６５０を形成することによって形成され得る。
図１９を参照して示すように、前駆体構造１８００は、その後、導電性材料６５０のゲート領域４５０と、誘電性材料４４０の領域とを画定するために、高バンド・ギャップ材料４３０にパターン化（たとえば、エッチング）され得、導電性材料６５０を高バンド・ギャップ材料４３０から離間させる。
ストリング・ドライバ４００が、少なくとも１つのドーパント６３３を含む実施形態（図４）では、矢印Ｄによって示されるように、高バンド・ギャップ材料４３０の露出部分に、少なくとも１つのドーパント６３３を注入する注入が実行され得（図１９）、低ドープ高バンド・ギャップ材料４３４のオフセット領域４２４により、ドープされていない高バンド・ギャップ材料４３１のチャネル領域４２０から、オフセットされた、ドープされた高バンド・ギャップ材料４３２のドレイン／ソース領域４２２が形成され得る。そうではない場合、ストリング・ドライバ４００が少なくとも１つのドーパント６３３を含まない実施形態（図４）では、注入（矢印Ｄ）が実行されないことがある。その結果、矢印Ｄによって表される少なくとも１つのドーパント６３３の量は、（少なくとも１つのドーパント６３３なしでドレイン／ソース領域４２２（図４）を形成するため）ゼロであり得るか、又は、（少なくとも１つのドーパント６３３を有するドレイン／ソース領域４２２（図４）を形成するために）ゼロより大きくなり得る。別の量の誘電性材料４４０’が、その後、ゲート領域４５０の周りに形成され得る。
図２１から図２４を参照して示すように、図５のストリング・ドライバ５００を形成する方法の様々な段階が例示される。図１８から図２０の方法と同様に、他の誘電性材料４６０が、基板１０１よりも上に形成され、高バンド・ギャップ材料４３０が、他の誘電性材料４６０よりも上に形成される。誘電性材料４６０よりも上に、低バンド・ギャップ材料５３０も形成される。この段階において、高バンド・ギャップ材料４３０は、ドープされていない高バンド・ギャップ材料４３１であり得、低バンド・ギャップ材料５３０は、ドープされないことがあり得る。
低バンド・ギャップ材料５３０が形成され、パターン化（たとえば、エッチング）され、その後、高バンド・ギャップ材料４３０が、低バンド・ギャップ材料５３０の周りに形成され、平坦化されて、高バンド・ギャップ材料４３０に低バンド・ギャップ材料５３０が埋め込まれた前駆体構造２１００が形成され得る。あるいは、高バンド・ギャップ材料４３０が、図１８と同じ方式で他の誘電性材料４６０よりも上に形成され、その後、パターン化されて、開口部が形成され得る。開口部はその後、低バンド・ギャップ材料５３０で満たされ、平坦化されて、高バンド・ギャップ材料４３０に埋め込まれた低バンド・ギャップ材料５３０を有する前駆体構造２１００が形成される。
誘電性材料４４０及びその後、導電性材料６５０は、図２１の前駆体構造２１００よりも上に連続的に形成され、図２２の前駆体構造２２００が形成され得る。その後、前駆体構造２２００がパターン化（たとえば、エッチング）され、ドレイン／ソース領域４２２（図５）が形成される高バンド・ギャップ材料４３０の一部分を露出させ得る。ストリング・ドライバ５００が少なくとも１つのドーパント６３３を含む実施形態（図５）では、少なくとも１つのドーパント６３３（図２４）は、その後、図２３の矢印Ｄによって示されるように、高バンド・ギャップ材料４３０に注入され得る。注入中、低バンド・ギャップ材料５３０は露出されなくてもよく、むしろ、誘電性材料４４０の残りの部分と、導電性材料６５０のゲート領域４５０とによって覆われたままであってよい。注入（矢印Ｄ）は、低ドープ高バンド・ギャップ材料４３１のオフセット領域４２４によって、低バンド・ギャップ材料５３０（ドープされていない）のチャネル領域５２０からオフセットされた、ドープされた高バンド・ギャップ材料４３２のドレイン／ソース領域４２２を形成する。そうではない場合、ストリング・ドライバ５００が、少なくとも１つのドーパント６３３を含まない実施形態（図５）では、注入（矢印Ｄ）が実行されないことがある。その結果、矢印Ｄによって表される少なくとも１つのドーパント６３３の量は、（少なくとも１つのドーパント６３３なしでドレイン／ソース領域４２２（図５）を形成するために）ゼロであり得るか、又は、（少なくとも１つのドーパント６３３を有するドレイン／ソース領域４２２（図５）を形成するために）ゼロより大きくなり得る。他の量の誘電性材料４４０’が、その後、ゲート領域４５０の周りに形成され得る。
高バンド・ギャップ材料４３０（図１８及び図２１）を形成する際に、低温（たとえば、約４００℃未満）堆積プロセスが使用され得る。そのような堆積プロセスは、限定ではなく、たとえば、原子層堆積（ＡＬＤ）及び化学気相堆積（ＣＶＤ）のうちの１つ又は複数を含み得る。したがって、高バンド・ギャップ材料４３０は、以前に形成された材料及び構造を熱劣化させることなく形成され得る。
その結果、デバイスのストリング・ドライバを形成する方法が開示される。この方法は、高バンド・ギャップ材料を形成することを備える。誘電性材料は、高バンド・ギャップ材料に隣接して形成される。誘電性材料に隣接して、導電性材料の領域が形成される。導電性材料の領域は、少なくとも誘電性材料によって、高バンド・ギャップ材料から離間される。
図２５を参照して示すように、切断線Ａ−Ａに沿って得られた図１のストリング・ドライバ１００の平面概略断面図が例示される。ピラー部分１１０（図１）は、丸い（たとえば、円形）水平断面領域を画定し得る。ゲート領域１５０はまた、ピラー部分１１０（図１）の中心の周りに均等に分布された周辺端部を備えた丸い水平断面領域を画定し得る。しかしながら、図２５に例示されるように、ゲート領域１５０の水平断面形状は、代替形状（たとえば、非湾曲、非丸、非円形）を有し得る。
たとえば、限定されないが、ゲート領域１５０’は、図２６に例示されるように、高バンド・ギャップ材料１３０の１つよりも多くのピラー部分１１０（図１）の周りに延在し得る。したがって、高バンド・ギャップ材料１３０の１つよりも多くのチャネル領域１２０（図１）（したがって、ドレイン／ソース領域１２２（図１）の１つよりも多くのペア）が、１つのゲート領域１５０’構造に関連付けられ得る。高バンド・ギャップ材料１３０の複数のピラー部分１１０（図１）を含むことにより、動作中のストリング・ドライバの電流駆動を高めることができる。
図２７及び図２８はそれぞれ、切断線Ｂ−Ｂに沿って得られた図２のストリング・ドライバ２００、及び切断線Ｃ−Ｃに沿って得られた図３のストリング・ドライバ３００の平面概略断面図である。繰り返すが、構造２００、３００のいずれかのゲート領域１５０は、図２又は図３に例示されているものを超えて横方向に延在し得る。
図２９を参照して示すように、本明細書に記述される１つ又は複数の実施形態にしたがって実施される半導体デバイス２９００の簡略ブロック図が例示される。半導体デバイス２９００は、複数の電荷ストレージ・デバイス２９１４（たとえば、不揮発性メモリ・デバイス）のアレイ２９０２を含み、アレイ２９０２は、限定することなく、たとえば、不揮発性メモリ・デバイスの２次元アレイ（たとえば、２Ｄ ＮＡＮＤ）又は不揮発性メモリ・デバイスの３次元アレイ（たとえば、３Ｄ ＮＡＮＤ）であり得る。半導体デバイス２９００は、データ・ライン２９０５を介して電荷ストレージ・デバイス２９１４の少なくともいくつかと動作可能に通信する制御ロジック・コンポーネント２９０４をさらに含む。ストリング・ドライバ２９０６は、アクセス・ライン２９０７（たとえば、ワードライン）を介してアレイ２９０２の電荷ストレージ・デバイス２９１４の少なくともいくつかと動作可能に通信する。ストリング・ドライバ２９０６は、前述した、関連付けられた方法のいずれかによって形成されたストリング・ドライバ１００、２００、３００、４００、及び５００（それぞれ図１〜図５）のいずれかを含み得る。制御ロジック・コンポーネント２９０４は、任意又はすべての電荷ストレージ・デバイス２９１４と読み取り又は書き込みするようにアレイ２９０２と動作可能に相互作用するように構成され得る一方、ストリング・ドライバ２９０６は、電荷ストレージ・デバイス２９１４との読み取り又は書き込み中、アクセス・ライン２９０７へ電流を駆動することにより、アレイ２９０２と動作可能に相互作用するように構成され得る。
その結果、電荷ストレージ・デバイスのアレイを備えたデバイスが開示される。デバイスは、電荷ストレージ・デバイスのアレイと動作可能に通信するアクセス・ラインをも備える。ストリング・ドライバは、アクセス・ラインのうちの少なくとも１つのアクセス・ラインと動作可能に通信する。ストリング・ドライバは、高バンド・ギャップ材料を備えたドレイン領域及びソース領域を備える。ストリング・ドライバは、高バンド・ギャップ材料又は低バンド・ギャップ材料を備えた少なくとも１つのチャネル領域も備える。少なくとも１つのチャネル領域は、ドレイン領域とソース領域との間に延在する。
図３０を参照して示すように、不揮発性メモリ・システム（たとえば、プロセッサ・ベースのシステム）３０００が示される。システム３０００は、本開示の実施形態にしたがって製造された様々な電子デバイスを含み得る。システム３０００は、コンピュータ、ポケットベル、携帯電話、パーソナル・オーガナイザ、制御回路、又は他の電子デバイスなどの様々なタイプのいずれかであり得る。システム３０００は、システム３０００におけるシステム機能及び要求の処理を制御するために、マイクロプロセッサなどの１つ又は複数のプロセッサ３００２を含み得る。プロセッサ３００２及びシステム３０００の他のサブコンポーネントは、本開示の実施形態にしたがって製造されたストリング・ドライバと動作可能に通信する電荷ストレージ・デバイス・アレイを含み得る。
システム３０００は、プロセッサ３００２と動作可能に通信する電源３００４を含み得る。たとえば、システム３０００が、ポータブル・システムである場合、電源３００４は、燃料電池、電力掃気デバイス、永久電池、交換可能電池、及び再充電可能電池のうちの１つ又は複数を含み得る。電源３００４は、ＡＣアダプタも含み得る。したがって、システム３０００は、たとえば壁のコンセントに差し込まれ得る。電源３００４はまた、たとえば、システム３０００が車両のシガレット・ライタ又は車両の電源ポートに差し込まれ得るように、ＤＣアダプタを含み得る。
システム３０００が実行する機能に応じて、他の様々なデバイスが、プロセッサ３００２に結合され得る。たとえば、ユーザ・インターフェース３００６が、プロセッサ３００２に結合され得る。ユーザ・インターフェース３００６は、ボタン、スイッチ、キーボード、ライト・ペン、マウス、デジタイザ及びスタイラス、タッチ・スクリーン、音声認識システム、マイクロホン、又はそれらの組合せなどの入力デバイスを含み得る。ディスプレイ３００８も、プロセッサ３００２に結合され得る。ディスプレイ３００８は、ＬＣＤディスプレイ、ＳＥＤディスプレイ、ＣＲＴディスプレイ、ＤＬＰディスプレイ、プラズマ・ディスプレイ、ＯＬＥＤディスプレイ、ＬＥＤディスプレイ、３次元投影、オーディオ・ディスプレイ、又はそれらの組合せを含み得る。さらに、ＲＦサブ・システム／ベースバンド・プロセッサ３０１０も、プロセッサ３００２に結合され得る。ＲＦサブ・システム／ベースバンド・プロセッサ３０１０は、ＲＦ受信機及びＲＦ送信機に結合されたアンテナ（図示せず）を含み得る。通信ポート３０１２、又は１つよりも多くの通信ポート３０１２も、プロセッサ３００２に結合され得る。通信ポート３０１２は、たとえば、モデム、プリンタ、コンピュータ、スキャナ、又はカメラなどの１つ又は複数の周辺デバイス３０１４へ、又はローカル・エリア・ネットワーク、リモート・エリア・ネットワーク、イントラネット、又はインターネットなどのネットワークへ結合されるように適合され得る。
プロセッサ３００２は、メモリに格納されたソフトウェア・プログラムを実施することによりシステム３０００を制御し得る。ソフトウェア・プログラムは、たとえば、オペレーティング・システム、データベース・ソフトウェア、ドラフト・ソフトウェア、ワード・プロセシング・ソフトウェア、メディア編集ソフトウェア、又はメディア再生ソフトウェアを含み得る。メモリは、プロセッサ３００２に動作可能に結合され、様々なプログラムの格納及び実行を容易にする。たとえば、プロセッサ３００２は、たとえば、図１から図５それぞれのストリング・ドライバ１００、２００、３００、４００、及び５００のいずれかを含むストリング・ドライバと動作可能に通信する電荷ストレージ・デバイス（たとえば、２Ｄ ＮＡＮＤ又は３Ｄ ＮＡＮＤ）のアレイを含み得るシステム・メモリ３０１６に結合され得る。あるいは、又はさらに、メモリ３０１６は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）、レーストラック・メモリ、及び他の既知のメモリ・タイプを含み得る。システム・メモリ３０１６は、揮発性メモリ、不揮発性メモリ、又はそれらの組合せを含み得る。システム・メモリ３０１６は通常、動的にロードされたアプリケーションとデータを格納できるように大きい。
プロセッサ３００２はまた、不揮発性メモリ３０１８に結合され得、これは、システム・メモリ３０１６が必ずしも揮発性であることを示唆するものではない。不揮発性メモリ３０１８は、（たとえば、図１から図５のそれぞれのストリング・ドライバ１００、２００、３００、４００、５００のいずれかを有する）ストリング・ドライバと動作可能に通信し、システム・メモリ３０１６と併せて使用されるＥＰＲＯＭ、抵抗性読み取り専用メモリ（ＲＲＯＭ）、及びフラッシュ・メモリ（たとえば、２Ｄ ＮＡＮＤ又は３Ｄ ＮＡＮＤ）などの読み取り専用メモリ（ＲＯＭ）のうちの１つ又は複数を含み得る。不揮発性メモリ３０１８のサイズは、通常、必要なオペレーティング・システム、アプリケーション・プログラム、及び固定データを格納するのにちょうど十分な大きさになるように選択される。加えて、不揮発性メモリ３０１８は、たとえば、抵抗性メモリ又は他のタイプの不揮発性固体メモリを含むハイブリッド・ドライブなどのディスク・ドライブ・メモリなどの大容量メモリを含み得る。
結果として、不揮発性メモリ・デバイスのアレイを備えたシステムが開示される。少なくとも１つのストリング・ドライバが、アレイと動作可能に通信する。ストリング・ドライバは、高バンド・ギャップ材料を備える。少なくとも１つの周辺デバイスが、不揮発性メモリ・デバイスのアレイと動作可能に通信する。少なくとも１つの周辺デバイスは、少なくとも１つのストリング・ドライバと動作可能に通信する回路構成を備える。
開示されたデバイス構造及び方法は、その実施例において様々な修正及び代替形態の影響を受けやすいが、特定の実施形態が、図面に例として示され、本明細書で詳細に記述された。しかしながら、本発明は、開示された特定の形態に限定されることは意図されていないことを理解すべきである。むしろ、本発明は、添付の特許請求の範囲及びそれらの法的な等価物によって定義される本開示の範囲内にあるすべての修正、組合せ、等価物、変形、及び代替物を包含する。

Claims (20)

  1. ストリング・ドライバを備えたデバイスであって、
    ドレイン領域とソース領域との間のチャネル領域であって、前記チャネル領域、前記ドレイン領域、又は前記ソース領域のうちの少なくとも１つは、高バンド・ギャップ材料を備えた、チャネル領域と、
    前記高バンド・ギャップ材料に隣接し、前記高バンド・ギャップ材料から離間されたゲート領域とを備えた、デバイス。
  2. 前記高バンド・ギャップ材料は、酸化亜鉛、インジウム・ガリウム亜鉛酸化物、インジウム亜鉛酸化物、炭化ケイ素、酸化スズ、及びガリウム砒素から成る群から選択された、請求項１に記載のデバイス。
  3. 前記ドレイン領域及び前記ソース領域はおのおの、０．２０マイクロメートル未満（０．２０μｍ未満）のオフセット領域によって、前記チャネル領域から離間された、請求項１に記載のデバイス。
  4. 前記ドレイン領域及び前記ソース領域は、前記高バンド・ギャップ材料を備え、前記チャネル領域は、低バンド・ギャップ材料を備えた、請求項１に記載のデバイス。
  5. 前記低バンド・ギャップ材料は、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、及びインジウム・ガリウム砒素（ＩｎＧａＡｓ）から成る群から選択された、請求項４に記載のデバイス。
  6. 前記チャネル領域は、前記高バンド・ギャップ材料と、別の高バンド・ギャップ材料とを備えた、請求項１に記載のデバイス。
  7. 電荷ストレージ・デバイスのアレイと、
    電荷ストレージ・デバイスの前記アレイと動作可能に通信するアクセス・ラインとをさらに備え、
    前記ストリング・ドライバは、前記アクセス・ラインのうちの少なくとも１つのアクセス・ラインと動作可能に通信し、
    前記ドレイン領域及び前記ソース領域は、前記高バンド・ギャップ材料を備え、
    前記チャネル領域は、前記高バンド・ギャップ材料又は低バンド・ギャップ材料を備え、
    前記チャネル領域は、前記ドレイン領域と前記ソース領域との間に延在する、請求項１に記載のデバイス。
  8. 前記ストリング・ドライバは、複数の前記チャネル領域を備え、前記チャネル領域は、前記高バンド・ギャップ材料を備えた、請求項１から７のいずれか一項に記載のデバイス。
  9. 前記ソース領域は、少なくとも１つのドーパントでドープされた前記高バンド・ギャップ材料を備え、
    前記ドレイン領域は、前記少なくとも１つのドーパントでドープされた前記高バンド・ギャップ材料を備え、
    前記少なくとも１つのドーパントは、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）から成る群から選択された、請求項１から７のいずれか一項に記載のデバイス。
  10. 前記チャネル領域は、前記ソース領域と前記ドレイン領域との間に横方向に配置され、前記ソース領域及び前記ドレイン領域は、前記高バンド・ギャップ材料を備えた、請求項１から７のいずれか一項に記載のデバイス。
  11. デバイスのストリング・ドライバを形成する方法であって、
    高バンド・ギャップ材料を形成することと、
    前記高バンド・ギャップ材料に隣接して、誘電性材料を形成することと、
    前記誘電性材料に隣接して、導電性材料の領域を形成することとを備え、前記導電性材料の前記領域は、少なくとも前記誘電性材料によって、前記高バンド・ギャップ材料から離間された、方法。
  12. 前記高バンド・ギャップ材料を形成する前に、別の誘電性材料を形成することをさらに備え、
    前記高バンド・ギャップ材料を形成することは、前記他の誘電性材料に隣接して、前記高バンド・ギャップ材料を形成することを備えた、請求項１１に記載の方法。
  13. 前記誘電性材料を形成する前に、前記高バンド・ギャップ材料のドープされていない部分によって、又は、低バンド・ギャップ材料のドープされていない部分によって、ドープされた高バンド・ギャップ材料の少なくとも１つのソース領域から離間された、ドープされた高バンド・ギャップ材料の少なくとも１つのドレイン領域を形成するために、前記高バンド・ギャップ材料の一部分にドーピングすることをさらに備えた、請求項１１に記載の方法。
  14. 前記高バンド・ギャップ材料を形成する前に、
    別の導電性材料を形成することと、
    他の導電性材料に少なくとも１つのドーパントをドーピングすることとをさらに備え、
    前記高バンド・ギャップ材料を形成することは、前記少なくとも１つのドーパントでドープされた前記他の導電性材料と物理的に接触する前記高バンド・ギャップ材料を形成することを備え、
    前記高バンド・ギャップ材料の一部分にドーピングすることは、
    前記高バンド・ギャップ材料の少なくとも下部部分を熱に曝して、前記少なくとも１つのドーパントを、前記他の導電性材料から、前記高バンド・ギャップ材料の前記下部部分に拡散させることと、
    追加の量の前記少なくとも１つのドーパントを、前記高バンド・ギャップ材料の上部部分に注入することとを備えた、請求項１３に記載の方法。
  15. 前記高バンド・ギャップ材料の一部分にドーピングすることは、前記高バンド・ギャップ材料の前記一部分に少なくとも１つのドーパントを注入することを備え、前記一部分は、前記高バンド・ギャップ材料のドープされていない部分に、又は、前記低バンド・ギャップ材料のドープされていない部分に、横方向に隣接した、請求項１３に記載の方法。
  16. 前記導電性材料の前記領域を形成することは、前記誘電性材料を形成することに先行し、前記高バンド・ギャップ材料を形成することに先行し、
    前記誘電性材料を形成することは、
    前記導電性材料を貫通して開口部を形成することと、
    前記開口部に露出された前記導電性材料に隣接して、前記誘電性材料を形成することとを備え、
    前記高バンド・ギャップ材料を形成することは、前記誘電性材料に隣接して、前記高バンド・ギャップ材料を形成することを備えた、請求項１１に記載の方法。
  17. 前記高バンド・ギャップ材料に沿って、別の高バンド・ギャップ材料を形成することをさらに備えた、請求項１６に記載の方法。
  18. 前記誘電性材料を形成することは、前記高バンド・ギャップ材料を形成することに先行し、前記導電性材料を形成することは、前記誘電性材料を形成することに先行し、前記誘電性材料は、前記導電性材料を、前記高バンド・ギャップ材料から離間させる、請求項１１に記載の方法。
  19. 前記誘電性材料を形成することは、前記高バンド・ギャップ材料を形成することに後続し、前記導電性材料の前記領域を形成することは、前記誘電性材料を形成することに後続する、請求項１１に記載の方法。
  20. 前記高バンド・ギャップ材料を形成することは、前記高バンド・ギャップ材料を、４００℃未満の温度で、堆積させることを備えた、請求項１１から１９のいずれか一項に記載の方法。
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