TW201142854A - Data state-dependent channel boosting to reduce channel-to-floating gate coupling in memory - Google Patents

Description

201142854 六、發明說明： 【發明所屬之技術領域】 本技術係關於非揮發性記憶體。 【先前技術】 愈來愈普遍地在各種電子裝置中使用 半導體記憶體已 0 舉例而言，非揮發性半導體記憶體可心蜂巢式電話、數 位攝影機、個人數位助理、行動計算裝置、非行動計算裝 置及其他裝置中。f可抹除可程式化唯讀記：體 (EEPROM)及快閃記憶體即在最受歡迎的非揮發性半導體 記憶體之中。與傳統的全功能型EEpR〇M相比，快閃記憶 體（其亦係一類EEPROM)可在一個步驟中抹除整個記憶體 陣列或記憶體的一部分中的内容。 傳統EEPROM及快閃記憶體兩者皆利用一浮動閘，該浮 動閘位於一半導體基板中之一通道區域上面並與該通道區 域絕緣。該浮動閘位於源極區域與汲極區域之間。控制閘 極提供於浮動閘上方，並與該浮動閘絕緣。如此形成之電 晶體之臨限電壓（Vth)由該浮動閘上所保持之電荷量控制。 亦即，在電晶體接通以准許其源極與汲極之間的傳導之前 必須施加至控制閘極之最小電壓量由該浮動閘上之電荷位 準控制。 某些EEPROM及快閃記憶體裝置具有一儲存元件或胞（其 具有用以儲存兩個電荷範圍之一浮動閘），且因此，可在 兩個狀態（例如，一抹除狀態及一程式化狀態）之間程式化/ 抹除該儲存元件。此一快閃記憶體裝置有時稱作二進制快 151749.doc 201142854 閃記憶體裝置 元。 此乃因每一儲存元件可儲存 一個資料位 藉由識別多個不间$ +蛛/ 士 —> °午有效程式化臨限電壓範圍來 貫％ —多狀態（亦稱為吝/淮 蚺為夕位準）快閃記憶體裝置。每一

之臨限電壓範圍對應於在該 〇J 甘必°匕隐體裝置中編碼之該組資料 位元之預定值。舉例而言， 田了將母一儲存元件置於對應 於四個不同臨限雷厭益阁^ ^ 土範圍之四個離散電荷帶中之一者中 時，β亥.元件可儲存兩個資料位元。 通常纟&式化操作期間施加至控制閘極之—程式化 電堡V p g m係作為量值隨時間增加之—系列脈衝而施加。 可將該程式化錢施加至—選定字線。在-個可能之方法 中’該等脈衝之#值隨每_連續脈衝而增加—預定步長 (例如0.2至0.4 V)。Vpgm可施加至快閃記憶體元件之控 制閘極。在該等程式化脈衝之間的週期中，進行驗證操 作。亦即’在連續程式化脈衝之間讀取一正並行程式化之 儲存元件群組中之每一元件之程式化位準以確定其等於還 是大於正將該元件程式化至之一驗證位準。對於多狀態快 閃圮憶體兀件陣列，可針對一元件之每一狀態實施一驗證 步驟以確定該元件是否已達到其資料相關聯之驗證位準。 例如，能夠將資料儲存為四種狀態之多狀態記憶體元件可 能需要針對三個比較點實施驗證操作。 此外’當程式化一 EEPROM或快閃記憶體裝置（諸如，一 NAND串中之一 NAND快閃記憶體裝置）時，通常將乂叩爪施 加至控制開極且使位元線接地，從而致使電子自一儲存元 151749.doc 201142854 2之通道注人至浮動閘中。當電子在浮動間中累積時，該 浮動閉艾為帶負電荷且該儲存元件之臨限電壓升高因而其 被視為處於一程式化狀態。 然而，記憶體裝置中之電磁耦合效應隨著記憶體裝置尺 寸縮小而變得越來越重要。 【實施方式】 提供-種其中使通道推升最優化以抵消電絲合效應之 方法及非揮發性儲存系統。 在-程式化操作期間’藉由推升相關聯之基板通道區域 來禁止先前已完成至一目標資料狀態之程式化之未選餘存 兀件進-步程式化。使用一適當之推升量很重要。若推升 太低，則一禁止儲存元件可經歷其中其臨限電壓升高至下 -更南資料狀態’或升高至—在其下無法準確讀取儲存元 件之位準之程式化干擾。另一方面，若推升太高，則電磁 耦合效應可過度地升高選定儲存元件之臨限電壓，從而導 致臨限電壓分佈之不合需要之加寬。已確定通道推升位準 可適合-未選儲存元件之資料狀態，以便針對一個或多個 更低資料狀態提供一更高之推升位準，並針對一個或多個 更高資料狀態提供-更低之推升位準。提供在施加通過電 壓之則的一週期期間及/或在施加通過電壓時之一週期期 間對於位元線、汲極側選擇閘極及/或汲極側虛擬儲存元 件使用指定電壓之各種通道推升方案。 一合適記憶體系統之一個實例使用NAND快閃記憶體結 構，該NAND快閃記憶體結構在兩個選擇閘極之間事聯配 151749.doc • 6 · 201142854 置多個電晶體。該等串聯電晶體及該等選擇閘極稱作一 NAND串。圖la係一顯示一個NAND串90之一俯視圖。圖 lb係其一等效電路圖。所繪示之NAND串包括串聯且夾在 一第一選擇閘極120與一第二選擇閘極122之間的四個電晶 體100、102、104及106。選擇閘極120將該NAND串連接至 位元線126。選擇閘極122將該NAND串連接至源極線128。 控制選擇閘極120及122係藉由分別對控制閘極120CG及 122CG施加適當之電壓來加以控制。每一電晶體100、 1 02、1 04及1 06皆具有一控制閘極及一浮動閘。電晶體1 00 具有控制閘極100CG及浮動閘100FG。電晶體102包括控制 閘極102CG及浮動閘102FG。電晶體104包括控制閘極 104CG及浮動閘104FG。電晶體106包含一控制閘極106CG 及浮動閘106FG。控制閘極100CG、102CG、104CG及 106CG分別連接至字線WL3、WL2、WL1及WL0。在一個 實施例中，電晶體100、102、104及106各自係記憶體胞。 在其他實施例中，該等記憶體胞可包含多個電晶體或者可 不同於所繪示者。選擇閘極120及1 22分別連接至汲極側選 擇線SGD及源極側選擇線SGS。 圖2提供以上所述之NAND串之一截面圖。該NAND串之 電晶體形成於p井區140中。該p井區又可位於一 p型基板 144之一 η井區142内。每一電晶體包括一疊置閘極結構， 該疊置閘極結構由一控制閘極（100CG、102CG、104CG及 106CG)及一浮動閘（100FG、102FG、104FG 及 106FG)組 成。該等浮動閘形成於氧化膜或其他介電膜頂上之ρ井之 151749.doc 201142854 表面上。控制閘極位於浮動閘上方，其中一多晶矽間介電 層將控制閘極與浮動閘分開。記憶體胞（1〇〇、1〇2、1〇4及 1 06)之控制閘極形成字線。鄰近胞之間共用N+經摻雜層 1 30、132、134、13ό及138，藉此使該等胞彼此串聯連接 以形成一 NAND串。此等Ν+經摻雜層形成該等胞中之每一 者之源極及汲極。舉例而言，Ν+經摻雜層130充當電晶體 122之汲極及電晶體106之源極’ Ν+經摻雜層132充當電晶 體106之汲極及電晶體104之源極，ν+經摻雜層134充當電 晶體104之汲極及電晶體1〇2之源極，經摻雜層136充當 電晶體1 02之汲極及電晶體1 〇〇之源極，且ν+經摻雜層13 8 充當電晶體100之汲極及電晶體i 2〇之源極。ν+經摻雜層 1 25連接至該NAND串之位元線126，而N+經摻雜層128連 接至多個NAND串之一共同源極線。某些nand串將包含8 個、1 6個、32個、64個或更多個記憶體胞。每一記憶體胞 可儲存以類比或數位形式表示呈一個或多個位元之資料。 亦可使用除NAND快閃記憶體以外之其他類型之非揮發 性記憶體。 作為一程式化操作之一部分’可推升與一未選儲存元件 及例如一未選NAND串90相關聯之基板之一通道區域之電 位。一未選儲存元件或NAND串可稱作一被禁止或鎖定儲 存元件或NAND串，因為其在一程式化操作之一給定程式 化反覆中被禁止或被鎖定以免受程式化。舉例而言，通道 區域141可在由控制閘極及浮動閘1〇〇Cg/1〇()Fg、 102CG/100FG、104CG/104FG及 106CG/106FG提供之儲存 I51749.doc 201142854 元件中之任一者係一程式化操作中之一未選儲存元件時 (例如，在NAND串90係一未選NAND串時）提供於基板144 之p井140中。通道區域141表示該基板中之一延伸於經摻 雜區域130、132、134、136及138中及之間的導電路徑。 推升可以不同方式達成。舉例而言，在一預充電操作（其 在一通過電壓施加至一未選字線之前進行）中，一供應於 位元線126上之電壓可經由汲極側選定閘極電晶體丨2〇Cg 傳遞至通道141。在一個可能之情形中，藉助一適當位元 線電壓’該汲極側選擇閘極電晶體向該通道提供一 Vcg_

Vth之電壓。其中Vcg係該汲極側選擇閘極電晶體之控制閘 極電壓，且Vth係該汲極側選擇閘極電晶體之臨限電壓。 隨後可使該汲極側選擇閘極電晶體變得非導通從而將該位 元線與通道141切斷，且在該通道中維持推升電位。通道 推升亦可藉由對該字線施加通過電壓並使該汲極側選擇閘 極電晶體維持非導通來達成。該等通過電壓耦合至該通 道krffj升南其電位。了面將進一步詳細閣述各種通道 升方案。 圖3係一繪示三個NAND串之電路圖。一用於一使用— NAND結構之快閃記憶體系統之典型架構將包括數個 画D串。舉例而言，三個NANDh2G、34G及⑽顯示於 2有更多nand“記憶體陣列中。該等nand串中之 每-者皆包括兩個選擇閘極及四個儲存元件。雖然出於簡 的而圖解說明四個儲存元件，但現代NAND串可具 有夕達例如二十：個或六十四個儲存元件。 151749.doc 201142854 舉例而言，NAND串320包括選擇閘極322及327以及儲存 元件323-326，NAND_ 340包括選擇閘極342及347以及儲 存元件343-346，NAND串360包括選擇閘極362及367以及 儲存元件363-366。每一NAND串藉由其選擇閘極（例如， 選擇閘極3 2 7、3 4 7或3 6 7 )連接至源極線3 7 0。使用一選擇 線SGS來控制該源極側選擇閘極。各個NAND串320、340 及360分別藉由選擇閘極322、342、362中之汲極側選擇電 晶體連接至各別位元線32 1、341及361。此等選擇電晶體 由’及極選擇線S GD控制。在其他實施例中，該等選擇線 未必需要在該等NAND串之間共有，·亦即，可針對不同 NAND串提供不同選擇線。可在該基板中形成分別與 NAND串320、340及360相關聯之實例性通道區域329、33〇 及33 1。注意，該等儲存元件及通道區域繪示猶如其自其 實際位置旋轉90度》 、 字線按下述方式連接至儲存元件之控制閘極：wu(儲 存元件 323、，343 及 363)、WL2(儲存元件 324、344及 364)、 WL1(儲存元件325、345及365)及WL〇(儲存元件326、 及366卜每_字線皆連接該列中每—儲存元件之控制間 極。或者，該等控制閘極可由該等字線自身提供。 當程式化-快閃儲存元件時，例如經由—相關聯之 對該儲存元件之控制閘極施加—程式電壓，並使與該儲存 元件相關聯之位域接地。將來自該通道之電子注入該浮 ㈣:當電子在該浮動閘中累積時，該浮動閘變為”電 荷且該储存元件之Vth升高。 151749.doc 201142854 所示之NAND儲存元件 —位元線406耦合至 圖4圖解說明一諸如圖la及圖丨匕中 陣列400之一實例。沿著每一行， NAND串彻之沒極側選 列NAND串之，-源極線4G何連接該料娜串之源極選 擇閘極之所有源極端子428。 該儲存元件陣列被劃分成大量儲存元件區塊。通常對於 快閃EEPROM系統來說，區塊為抹除單位。亦即，每一區 塊含有最小數目個可共同抹除之儲存元件。每個區塊通常 被劃分為若干個頁。一頁係程式化之最小單位。一個或多 個資料頁通常儲存於一個儲存元件列中。舉例而言，一列 通常含有數個交錯頁，或其可構成—個頁。將同時讀取或 程式化一頁之所有儲存元件。大量頁形成一區塊，例如自 8個頁至多達32個、64個、128個或更多個頁不等。在某些 實施例中，一 NAND串列包含一區塊。 圖5係一使用單個列/行解碼器及讀取/寫入電路之非揮發 性記憶體系統之一方塊圖。根據一個實施例，一記憶體裝 置596具有用於並行讀取並程式化一頁儲存元件之讀取/寫 入電路。記憶體裝置596可包含一個或多個記憶體晶粒 598。記憶體晶粒598包括二維儲存元件陣列4〇〇、控制電 路510及讀取/寫入電路565。在某些實施例中，該儲存元 件陣列可係二維的。記憶體陣列4 〇 〇可經由一列解碼器$ 3 〇 藉由子線且經由一行解碼器560藉由位元線定址。讀取/寫 入電路565包括多個感測區塊5〇〇且允許並行讀取或程式化 一頁儲存元件。通常，一控制器550與一個或多個記憶體 151749.doc 201142854 晶粒596包括於相同之記憶體裝置598(例如，一可抽換式 儲存卡）中。命令及資料經由線52〇在主機與控制器55〇之 間傳送且經由線5 1 8在控制器與一個或多個記憶體晶粒598 之間傳送。 控制電路510與讀取/寫入電路565協作以對記憶體陣列 400實施記憶體操作。控制電路51〇包括一狀態機512、一 晶片上位址解碼器514及一功率控制模組516。狀態機512 提ί、對a己憶體操作之晶片級控制。晶片上位址解碼器5 i 4 在主機或記憶體控制器所用位址與解碼器53〇及56〇所用硬 體位址之間提供位址介面。功率控制模組5〗6控制在記憶 體操作期間供應至字線及位元線之功率及電壓。 在某些實施方案中，可組合圖5之組件中之某些組件。 在各種设計中，可將除儲存元件陣列4〇〇以外的該等組件 中之者或多者（單獨地或組合地）視為一管理或控制電 路。舉例而S，一個或多個管理或控制電路可包括以下裝 置中之任一者或其一組合：控制電路510、狀態機512、解 碼器514/560、功率控制516、感測區塊5〇〇、讀取/寫入電 路565、控制器55 0及諸如此類。 於另一實施例中，一非揮發性記憶體系統使用雙列/行 解碼及讀取/寫入電路。各種周邊電路對記憶體陣列 之存取係在該陣列之相對側上以一對稱方式實施。 圖6係一繪示一感測區塊之一個實施例之方塊圖。將一 個別感測區塊500分割成一核心部分（稱作一感測模組58〇) 及一共同部分590。在一個實施例中，針對每一位元線存 151749.doc -12- 201142854 在-單獨的感賴組58〇且針對—組多個感龍組存在 -個共同部分590。在-個實例中，—感測區塊將包括一 個共同部分5 9 G及八個感測模組·…群組中之該等感測 模組中之每-者將經由-資料匯流排572與相關聯之共同 部分通信。 感測模組·包含確定—所連接位元線中之傳導電流高 於還是低於-預定臨限位準之感測電路57〇。感測模組58〇 亦包括-用於設定所連接位元線上之電壓條件之位元線鎖 存器582。舉例而έ 鎖存於位元線鎖存器582中之預定 狀態將導致該所連接位元線被拉至一指定程式化禁止之狀 態（例如，1.5-3 V)。 同邛刀590包含一處理器592、一組資料鎖存器及 耦合於该組育料鎖存器594與資料匯流排52〇之間的丨/〇 ”面596。處理态592實施計算。舉例而言，其功能之一係 確定儲存於所感測儲存元件中之資料並將所峰定之資料儲 存於該組資料鎖存器中。亦參見圖12及13a_f。該組資料鎖 存器594用於儲存在一讀取操作期間由處理器592確定之資 料位tl。其亦用於在—程式操作期關存自資料匯流排 ⑽輸入之資料位元。所輸入資料位元表示意欲程式化至 β。己憶體中之寫入資料。1/〇介面596在資料鎖存器5料與 資料匯流排520之間提供一介面。 ” 在讀取或其他感測期間，一狀態機512控制不同控制間 才°電C供應至所定址儲存元#。在《測模組58〇步進穿過 對應於記憶體所支援之各種記憶體狀態之各種預界定控制 151749.doc -13- 201142854 閘極電壓時’其可在此等電壓中之一者處跳開且一輸出將 經由匯流排572自感測模組58〇提供至處理器592。彼時， 處理器592藉由考量感測模組之跳開事件及關於經由輸入 線5 93自狀態機施加之控制閘極電壓之資訊來確定所得記 憶體狀態。處理器592隨後計算該記憶體狀態之一二進制 編碼並將所得資料位元儲存至資料鎖存器594中。在核心 部分之另一實施例中，位元線鎖存器582既充當一用於鎖 存感測模組580之輸出之鎖存器亦充當一如上所述之位元 線鎖存器。 在程式化或驗證期間，欲程式化之資料自資料匯流排 520儲存於該組資料鎖存器594中。在該狀態機的控制下， 絲式化操作包含-系列施加至所定址儲存元件之控制間 極之程式化電壓脈衝。每—程式化脈衝後跟一回讀（驗 證)/以確定是否已將該儲存元件程式化至合意之記憶體 狀態。處理器592相對於所需記憶體狀態來監控該所回讀 之5己憶體狀態。當二者一致時’處理器592設定位元線鎖 存器582，以致使該位元線被拉至一指定程式化禁止之狀 態。此禁止&合至該位元線之儲#元件進一纟程式化，即 使在程式化脈衝出現於其控制閘極上時。在其他實施例 中’式處理ϋ首域人位元線鎖存器582且感測電路在驗 證過程期間將該位元線鎖存器設定至一禁止值。 資料鎖存器堆疊594含有一對應於感測模組之資料鎖存 器堆疊。在-個實施例中，針對每—感測模組58〇存在三 個資料鎖存器。該等資料鎖存器可實施為一移位暫存器以 151749.doc 201142854 更將儲存於其中之並彳了資料轉換為資料匯流排52()之串列 資料’且反之亦，然。對應於m個储存元件之讀取/寫入區塊 之所有貝料鎖存器鏈結在_起以形成一區塊移位暫存器， 以便可藉由串行傳送來輪入或輸出一資料區塊。特定而 言，讀取/寫入模组庫經調適，以便其資料鎖存器組中之 每一者將依序把資料移人或移出資料匯流排，猶如其係-用於整個讀取/寫入區塊之移位暫存器之一部分。 圖7&繪不一其中每一儲存元件儲存兩個資料位元之四狀 癌“己憶體裝置之一組實例性臨限電壓分佈。針對經抹除⑺ 狀態）儲存70件提供一第—臨限電壓（Vth)分佈7〇〇。三個 vth分^ 702、704及706分別表示程式化狀態a b及在 個實施例中，E狀態中之臨限電壓及A、BA c分佈中之 臨限電壓為正的。 亦提供三個讀取參考電壓Vra、Vrb及Vrc以自儲存元件 唄取貝料。藉由測試一給定儲存元件之臨限電壓高於還是 低於Vra、Vrb及Vrc，該系統可確定儲存元件所處於之狀 態’例如，程式化條件。 此外，提供三個驗證參考電壓Vva、Vvb& Vvc。當將儲 存元件程式化至A狀態、靴態或c狀態時，該系統將分別 測試彼等儲存元件是否具有一大於或等於W或We 之臨限電壓。 在一個實施例（習知為完全序列程式化）中，可將儲存元 件自Ε狀態直接程式化至程式化狀態Α、Β或c中之任一 者例:δ可首先抹除一欲程式化之儲存元件群體以使該 151749.doc 15 201142854 群組中之所有儲存元件皆處於E狀態。㈣將使用-系列 諸如圖8 t所綠不之程式化脈衝來將儲存元件直接程式化 至狀態A B或c中。在某些儲存元件自E狀態程式化至a狀 心的同時’其他儲存元件自E狀態程式化至B狀態及/或自E 狀態程式化至C狀態。 另一選項係對於一個或多個資料狀態使用低驗證位準及 冋驗也位準。舉例而言，針對A狀態，乂”[及Vm分別係 較低及較高驗證位準，且針對B狀態，VvbL及Vvb分別係 較低及較高驗證位準。在程式化期間，當―正程式化至作 為一目標狀態之A狀態之儲存元件之vth超過VvaL時，例 如藉由將4目關聯之位元線電壓升高至—介於—標稱程式化 或非禁止位準（例如，〇 v)與一完全禁止位準（例如，4_6 v)之 間的位準（例如，〇.6_〇_8 V)，在一慢程式化模式中，使該 儲存元件之程式化速度慢下來。此藉由避免臨限電壓之大 步長增大來提供更大之準確度。當vth達到Vva時，該儲存 元件經鎖定以免受進一步程式化。類似地，當一正程式化 至作為一目標狀態之B狀態之儲存元件之vth超過VvbL 時，該儲存元件之程式化速度放慢，且當Vth到達Vvb時， 該儲存元件被鎖定以免受進一步程式化。此程式化技術已 稱作一快速通過寫入或雙驗證技術。注意，在一個方法 中，雙驗證位準不用於最高狀態，此乃因某一過沖通常適 用於彼狀態。相反，雙驗證位準可用於高於抹除狀態且低 於最高狀態之程式化狀態。 圖7b圖解說明一程式化一儲存兩個不同頁（一下部頁及 I51749.doc -16· 201142854 一上部頁）之資料之多狀態儲存元件之兩遍技術之一實 例°藉由自圖7a重複臨限電壓分佈800、802、804及806來 繪示四個狀態。此等狀態及其表示之位元係：E狀態 (11)、A狀態（10)、b狀態（00)及c狀態（01)。對於e狀態， 兩個頁皆儲存「1」。對於A狀態，下部頁儲存r 〇」，而上 部頁儲存「1」。對於B狀態，兩個頁皆儲存「〇」。對於c 狀態，下部頁儲存「1」而上部頁儲存「〇」。應注意，儘 管已給每一狀態指派指定位元型樣，但亦可指派不同之位 元型樣。 在一第一遍程式化中，根據欲程式化至下邏輯頁中之位 元來设定该儲存元件之臨限電壓位準。若彼位元係一邏輯 「1」，則該臨限電壓不改變，此乃因其因較早被抹除而處 於適當狀態中。然而’若欲程式化之位元係—邏輯「〇」， 則該儲存元件之臨限位準增加至A狀態，如箭頭9〇〇所示。 從而結束第一遍程式化。 在一第二遍程式化中，根據正程式化至上邏輯頁中之位 元來設定儲存元件之臨限電壓位準。若上邏輯頁位元將儲 存一邏輯「1」，則不進行程式化，此乃因該儲存元件根據 下4頁位元之程式化處於狀態E或a(其二者皆攜帶一上部 頁位元1」）中之一者中。若該上部頁位元將係一邏輯 「〇」，則移位該臨限電壓。若第一遍導致儲存元件保持在 已抹除狀態E中，則在第二階段令程式化該儲存元件，以 便將臨限電壓增加至在狀態c内，如箭頭92〇所繪示。若該 儲存元件已因第一遍程式化而程式化入A狀態，則在第二 151749.doc 17 201142854 遍中進-步程式化該儲存元件以便將臨限電壓增加至在b 狀態内’如箭頭910所綠示。第二遍之結果係將該儲存元 件程式化入經指定以針對上部頁儲存一邏輯「〇」而不改 變下部頁之資料之狀態。 在-個實施例中，若寫入足夠資料以填滿一整頁，則可 設置-系統來實施完全序列寫入。若未對於一整頁寫入足 夠資料，則該程式化過程可用所接收之資料程式化下部 頁。當接收到後續資料時’該系統隨即程式化上部頁。在 再-實施射，該系統可在程式化下部頁之模式下開始寫 入，且若隨後接收到足以填滿—整個字線（或其大部分）之 儲存元件之資料時則轉換至完全序列程式化模式。 在另一種可能之程式化技術中，在一第一步驟中，程式 化下部頁。若下部頁欲保持資料1’則儲存元件狀態保持 處於E狀態。若該資料欲程式化至〇,則該儲存元件之電壓 之臨限值升高以使得該儲存元件程式化至一延伸於狀態A 與B之間的中間分佈。 在程式化上部頁時，若該儲存元件處於E狀態且上部頁 欲保持處於1，則該儲存元件將保持處於E狀態。若該儲存 疋件處於E狀態且其上部頁資料欲程式化至〇，則該儲存元 件之臨限電壓將升高以便該儲存元件處於A狀態。若該儲 存元件呈中間臨限電壓分佈1012且上部頁資料欲保持處於 1 ’則該儲存元件將程式化至最終B狀態。若該儲存元件處 於中間臨限電壓分佈且上部頁資料欲變為資料〇，則該儲 存元件之臨限電壓將升高以便該儲存元件處於C狀態。 151749,doc -18- 201142854 儘官该等程式化實例繪示四個資料狀態及兩個資料頁， 但所教不之概念可應用於具有多於或少於四個狀態及多於 或少於兩個頁之其他實施方案。舉例而言，具有每儲存元 件八個或十六個狀態之記憶體裝置當前正在計劃或生產 中。 而且’在所述之實例性程式化技術中，一儲存元件之

Vth隨著該儲存元件程式化至一目標資料狀態而逐漸升 向。然而’可使用其中一儲存元件之vth隨著其程式化至 一目標資料狀態而逐漸降低之程式化技術。亦可使用量測 儲存元件電流之程式化技術。本文中之概念可應用於不同 程式化技術。 圖8繪示在一程式化操作期間應用於一選定字線之一系 列程式化及驗證脈衝。一程式化操作可包括多個程式化反 覆’其中每一反覆皆對一選定字線施加一程式化電壓，後 跟驗證電壓。在一種可能之方法中，在連續反覆中升高程 式化電壓。而且，程式化電壓可包括一具有一通過電壓 (Vpass)位準（例如，6-8 V)之第一部分，後跟一達到一程式 化位準（例如，12-25 V)之第二部分。例如，一第一、第 ―、第三及第四程式化脈衝800、802、804及806分別具有 vPgml、Vpgm2、vpgm3及Vpgm4之程式化電壓，依此類 推。可在每一程式化脈衝之後提供一個或多個驗證電壓， 例如貫例性驗證電壓Vva、Vvb及Vvc (808)。在某些情況 下’一個或多個初始程式化脈衝不後跟驗證脈衝，此乃因 不預期任何儲存元件已達到最低程式化狀態（例如，A狀 151749.doc -19· 201142854 二)。隨[例如，程式化反覆可針對績態使用驗證脈 衝，後跟針對A狀態及3狀態使用驗證脈衝之程式化反 覆，後跟針對B狀態及C狀態使用驗證脈衝之程式化反 -圖9繪示針對一組儲存元件之一多遍程式化操作。所繪 不之Μ件可係-更大組儲存元件、字線及位元線之一子 組。在-個可能之程式化操作中，在一第一遍程式化中程 式化WLn-Ι上之儲存元件，例如儲存元件9〇2、及 9〇6。此步驟由Γ1」表示。接下來（「2」），在—第一遍程 式化中程式化WLn上之儲存元件，例如儲存元件9ΐ2、914 及916。於此實例中，在選擇—字線來進行程式化時在 每一程式化脈衝之後進行驗證操作。在對WLn之驗證操作 期間，對WLn施加一個或多個驗證電壓且對剩餘字線（包 含WLn^WLn+1)施加通過電壓。該等通過電壓用於接通 未選儲存元件（使其導電）以便可針對選定字線進行一感測 二遍程式化中程式化WLn-1 操作。接下來（「3」），在一第 上之儲存元件。接下來（「4」 )’在一第一遍程式化中程式 化WLn+Ι上之儲存元件。接下來（「5」），在一第二遍程式 化中將WLn上之儲存元件程式化至其各別目標狀態。 圖H)繪示NAND串之-截面圖，其顯示通道至浮動間搞 合及浮動間至浮動閘輕合…位元線或NAND串方向進入 該頁’且一字線方向由左到右。—字線1〇〇〇跨多個nand 串延伸。一第一 NAND串包括一通道區域1〇16。第一 NAND串中之-儲存元件1〇1〇包括一係字線麵之一部分 151749.doc •20- 201142854 之控制閘極ιοί2、及—浮動閘1014。一第二NAND串包括 一通道區域1026。第二NAND串中之一儲存元件1〇2〇包括 一係字線1〇〇〇之一部分之控制閘極1〇22、及一浮動.閘 1024。一第二NAND串包括一通道區域1〇36。第三nand 串中之儲存元件1〇3〇包括一係字線1〇〇〇之一部分之控制 閘極1032、及一浮動閘1〇34。 隨著Z憶體裝置縮小，儲存元件與儲存元件干擾發揮著 日益重要的作用。此等干擾之—係在程式化期間之通道至 浮動閘耗合。在所有位元線程式化中，考量經歷程式化之 一選定字線之一選定儲存元件1〇2〇。當同一字線1〇〇〇上之 郇居位元線之一儲存元件（例如，1〇1〇或1〇3〇)達到其目 標資料狀態時’其被鎖定或被禁止以免受進一步程式化。 在下-程式化反覆中’推升鎖定儲存元件之一基板通道區 域（例如’ 1〇16或1036)以防止該儲存元件之浮動閘（例如， 1014或Η)34)在對所選定字線施加_程式化脈衝時增大。 然而，該it道中之經推彳電位向上#合至選定儲存元件 1020之浮動開1024，從而導致當施加一程式化脈衝時所選 定儲存το件經歷之有效程式化電壓（Vpgm)之增大。由此得 到一較所期望為大之所選定儲存元件之vth之突升。因 此，不合需要地使該等儲存元件之Vth分佈變寬。除此通 道至浮動閘耦合以外，浮動閘至浮動閘亦可增大一選定儲 存70件經歷之有效Vpgm。此由自浮動閘1〇14及/或1们4至 浮動閘1024之耦合表示。 而且，右一選定儲存元件之這兩個毗鄰鄰居儲存元件鎖 151749.doc *21 - 201142854 定在一起，則在下一程式化反覆期間其通道皆將被禁止。 鄰居通道（例如，1016及1036)將被推升至Vchannel，因而 其浮動閘（例如’ 1014及1034)亦被推升至一更高電位。每 當推升一通道時，Vchannel之一部分變為耦合至浮動閘且 因此升咼浮動閘電位。例如，鄰居通道丨〇丨6及丨〇36中之 Vchannel之約15%可分別耦合至浮動閘1〇14及1〇34 〇 Vchannel及鄰居浮動閘電位兩者皆向上耦合至所選定儲存 元件之浮動閘1 024並增大有效vpgm。耦合量取決於 Vchannel、自通道（1016及/或1〇36)至浮動閘（1〇14及/或 1034)之輕合及自浮動閘1〇14及/或1034至浮動閘1〇24之麵 合0 存在一衝突，因為需要一足夠的推升量以防止對鎖定儲 存兀件之程式化干擾’但過大推升造成vth分佈加寬。然 而’可基於鎖定儲存元件之資料狀態來設定通道推升以使 推升僅與所需要一樣高。特定而言，需要一更高之 Vchannel來將E狀態儲存元件禁止至減少之E_>A失常，該 等失常可在一 E狀態儲存元件之浮動閘因程式化干擾而接 收到額外電子以致其Vth升高超過E狀態分佈並進入a狀態 分佈時發生。由於一 E狀態儲存元件具有一低Vth及因此一 相對較兩之浮動閘電位，因此其需要一相對較高之 Vchannel來將浮動閘降低至通道電場以防止電子注入該浮 動間。另一方面，對於程式化狀態（例如A狀態、b狀態及 C狀態），由於浮動閘電位相對較低，因此電子更難注入該 浮動閘，因而禁止該等儲存元件所需之Vchannel實質上更 151749.doc -22- 201142854 低。藉由選擇性地將呈右p古 , ' .、 〃、有更兩、程式化狀態之鎖定儲存元 件之通道推升至一較JL右_ ,. 、 未除狀態之鎖定儲存元件為低 之Vcharmel位準或更低、 征叭化肽態，可減輕不合需要之 耗合效應同時仍提供_足夠的㈣量以防止程式化干擾。 通常’程式化干擾對於—當前選定字線之料元件最成問 題，此乃因該當前選定字飧垃 J %心子琛接收尚程式化電壓Vpgm。 用於減輕輕合之其他方沐&仏α 八他万法包括早獨地程式化偶數位元及 奇數位元線以便對於每—儲存元件，該鄰居儲存元件或一 鄰居位兀線始終處於-禁止狀態。雖然此方案有效但其 隨著程式化時間增加而具有一顯著效能損失。另一方法係 使仍程式化之儲存元件之位元線及通道浮動。在一鄰居儲 存元件鎖定情況下，被浮動之位元線及通道向上耦合至一 放慢對該儲存元件之程式化且因此自補償該耦合之更高 值。然而’此方法亦增加程式化時間。 在一推薦方法中’藉由抑制或阻斷彼等通道之預充電及/ 或藉由降低彼等通道之有效Vpass來降低一當前選定字線 之禁止更高狀態儲存元件（例如A狀態、B狀態及c狀態）之 升壓電位。此方法減輕選定儲存元件所經歷之耦合且可導 致更緊密之Vth分佈’從而產生更好之耐久性及/或更好之 效能。一總體目標係基於通道之一禁止儲存元件之一資料 狀態盡可能地降低通道升壓電壓，而不鼓勵程式化干擾。 圖11繪示一用於程式化選定儲存元件同時根據其資料狀 態對鎖定儲存元件使用不同推升方案之過程。在步驟丨丨〇〇 處’針對一選定字線WLn開始一程式化操作開始。在步驟 151749.doc -23· 201142854 1102處’開始-程式化反覆。在步驟削镇，讀取未選位 元線之鎖存器以識別該選定字線之至少第一及第二未選儲 存元件群組…未選位元，㈣—與-敎字線之—未選儲 存元件相關聯之位元線。此處，—未選儲存元件係指一已 達到其目標資料狀態且正被禁止進一步程式化之儲存元 件。舉例而f，一組儲存元件可與乳_ _聯，該組之一 第-子組之儲存元件可包括處於[群組中之未抑狀態 儲存元件。注意’-⑽態儲存元件通常在程式化開始時 係未選的。4組之-第二子組之儲存元件可包括未選A狀 態、B狀態及C狀態儲存元件。此分組係有效的，因為其 將最易受程式化干擾之氣態健存元件與程式化狀態儲存 元件分開對待4且’類似地對待程式化狀態儲存元件可 產生較佳結果4可具有三個或更多個群組。在__種可能 之方法中，針對每-資料狀態提供—單獨群組，以使得該 通道推升能夠適應每一資料狀態。 在一具有八個資料狀態（例如狀態£及八_〇)之實例中，一 ^群組可包括⑽態，-第二群組可包括較低之程式化 狀態(例bA-C)且一第三群組可包括較高之程式化狀態(例 如D_G)。可針對一特定記憶體裝置確定最佳群組數目及指 派給每一群組之資料狀態。儘管具有更多個群組趨於提高 該方案之效果，但其亦可導致增加之附加項成本及程式化 時間。而且，可識別之群組之數目可受與每—位元線相關 聯之鎖存器之數目限制，如結合圖12進—步闡述。 步驟1106與1110可至少部分地並行進行，步驟丨丨⑽與 151749.doc •24- 201142854 1112可至少部分地並行進行。在步驟ιι〇6處針對第—未 選儲存元件群組實施—帛—通道職電推升技術。在步驟 mo處’針對第二未選儲存元件群組實施一第二通道預充 電推升技術。可使用下文進-步闡述之各種技術來達成不 同通道預充電推升位準。預充電推升可包括藉由通常在對 字線施加vpass之前經由位元線向通道供應一電壓來進行 之推升。在步驟1108處’實施-第-Vpass通道推升技 術，且在步驟⑴2處，實施一第二一通道推升技術。 此等技術涉及經由使用施加至選定及未選字線(例如，施 加至與一組儲存凡件相關聯之所有字線）之通過電壓之推 升。 在一種方法巾，針對不同未_存元件群組，實施不同 預充電通道料技術且實施—共同外㈣推升技術。在另 -種方法中’針對不同未選储存元件群組，實施—共同預 充電通道推升技術（或無預充電通道推升技術），且實施不 同Vpass推升技術。Vpass推升可將第一及第二群組之通道 區域推升超過達成於步驟11〇6及111〇中之預充電位準。在 步驟1114巾纟未選子線上維持Vpass而對選定字線施加 Vpgm。VPgm提供對通道之某一額外推升但在一較外㈣ 為小之程度上，此乃因Vpgm僅施加至一個字線而外㈣通 常施加至所有字線。在步驟1116處，自未選字線移除 Vpass ’且自選定字線移除Vpgm。在步驟⑴8處實施一 個或多個驗證操作以確^選定儲存元件已達到其目標資料 狀態。在決策步驟U20處’若欲實施下一程式化反覆，則 151749.doc -25· 201142854 該過程在步驟m2處繼續。若不存在下一程式化反覆 該程式化操作在步驟1122處完成。 、 圖12繪示針對各別位元線使用資料鎖存器。通常，可針 對每-位元線提供一個或多個各自儲存一個資料位元之資 料鎖存器。該等鎖存器識別一相關聯之儲存元件何時已達 到-程式化操作中之某些里程碑。舉例而言，鎖存器可識 別-儲存元件尚未完成程式化（例如，其州低於一例如圖 7a中之Vva、Vvb或Vve之驗證位準），或者已完成程式化 (例如，其Vth高於-驗證位準）。鎖存器亦可識別儲存元件 之Vth低於一較低驗證位準（例如，圖乃中之^吐或 VvbL)，高於一較低驗證位準（例如，Vvmv叫但低於 -較高或目標驗證位準(例如’ Vva、糾或Vvc)，例如在 -慢程式化模式下，或高於該較高或目標驗證位準。 —第一組鎖存器1201(稱作XDL鎖存器）包括鎖存器 1200、1202、1204、1206及1208。該等皿鎖存器可用於 儲存例如一下部資料頁。一職鎖存器在-下部頁位元儲 存於-相關聯之儲存元件中時翻轉。一第二組鎖存器 1211(稱作UDL鎖存器）包括鎖存器121〇、1212、1214、 1216及1218。一職鎖存器在一相關聯之儲存元件處於一 漫矛式化模式下時（例如，在其Vth介於較低驗證位準鱼目 標驗證位準之料）翻轉…第三組鎖存以叫稱作皿 鎖存器）包括鎖存器122〇、1222、1224、咖及㈣。該 等鎖存器連接至代表性位元線BLi-2、BLM、BL、BLi+l 及BL1+2。該等LDL鎖存器可用於儲存例如一上部資料 15I749.doc -26- 201142854 頁LDL鎖存益在一相關聯之儲存元件完成程式化時（例 如在其Vth超過一例如Vva、Vvb或之目標驗證位準 時）翻轉。 在某些_方案中，_旦任何儲存元件被歡，則彼儲 存元件之所有冑存器（XDL、LDL、udl)設定至「【」。然 而，此不允許區別已被鎖定在不同資料狀態下之儲存元 件。舉例而言，無法將一E狀態儲存元件與—A狀態、B狀 態或C狀態儲存元件區別開。為了在現有記憶體裝置中實 施一資料狀態相關推升方案，可使用一額外資料鎖存器， 或一如本文中所提供之經修改债測方案。或者，一新的記 憶體裝置可從一開始就設計有此等能力。 士所提及，虽使用一慢程式化技術時，該UDL鎖存器儲 存關於該相關聯之儲存元件是否已超過一例如VvaL或 VvbL之較低驗證位準之資訊。當該相關聯之儲存元件之

Vth超過该較低驗證位準時，對應之udl鎖存器翻轉至指 示已進入該慢程式化模式之「丨」，且保持這樣直至該頁完 成程式化為止。然、而，—旦—特定储存元件已超過較低及 較向驗證位準兩者，則對應於彼儲存元件之其餘兩個資料 鎖存器（LDL及UDL)亦翻轉至「丨」。在此點之後，不必要 使彼儲存元件之UDL鎖存器維持處於「丨」。因此，一旦該 等儲存元件已超過各別目標驗證位準，且退出該慢程式化 模式，則我們可將彼等UDL鎖存器重置至「〇」。此外，若 一儲存元件處於E狀態，則XDL、LDL&UDL為「i」，且 若—儲存元件處於禁止A狀態、B狀態或C狀態，則其將具 151749.doc -27- 201142854 有XDL=1、LDL=1及UDL=0。為了使此方安 ^ φ + 便此方案在現有記憶體 裝置中起作用’可修改慢程式化鎖定及程式化驗證方程 式。 圖！3a-f繪示允許將鎖定£狀態儲存元件與鎖定錄態、β 狀態及C狀態儲存元件區別開之實例性鎖存器值。繪示一 個實施方案，因為亦可具有變化形式。一針對一特定記憶 體裝置之實施方案應考慮到諸如可用鎖存器之數目、是否 使用慢程式化及欲將彼此區別開之資料狀態群組之數目之 因數。 圖13a緣示在程式化開始時根據相關聯之儲#元件之目 軲資料狀L之每一鎖存器之位元值。對於一 e狀態储存元 件’所有鎖存器皆設定至】。對於一 A狀態儲存元件， XDL ' UDL及LDL鎖存器分別設定至i、〇及〇。對於一 b狀 匕儲存元件所有鎖存器皆設定至〇。對於一 c狀態儲存元 件XDL UDL及LDL鎖存器分別設定至〇、〇及！。 圖13b繪不在一 a狀態儲存元件之Vth超過較低驗證位準 VvaL之後根據相關聯之儲存元件之目標資料狀態之每一鎖 存裔之位兀值。UDL位元翻轉至丨。資料鎖存器之變化係 在實施驗證操作之後在每—程式化反覆結束時做出。 圖13c繪示在一 A狀態儲存元件之vth超過目標驗證位準 Vva之後根據相關聯之儲存元件之目標資料狀態之每一鎖 存益之位兀值。UDL位元翻轉至〇且ldl位元翻轉至1。 圖13d繪不在一 B狀態儲存元件之Vth超過較低驗證位準 VvbL之後根據相關聯之儲存元件之目標資料狀態之每— 151749.doc -28- 201142854 鎖存器之位元值。UDL位元翻轉至！。 圖13 e、會示在—B狀態儲存元件之Vth超過目標驗證位準

Vvb之後根據相關聯之儲存元件之目標資料狀態之每—鎖 存器之位元值。XDL位元翻轉至1，UDL位元翻轉至〇且 LDL位元翻轉至j。 圖13f繪不在_ c狀態儲存元件之vth超過目標驗證位準 VVC之後根據相關聯之儲存元件之目標資料狀態之每-鎖 存益之位兀值。XDL位元翻轉至1。纟針對一儲存元件之 程式化操作結束時，£狀態儲存元件之XDL、udl&ldl 位元之序列為1、1、liA狀態、B狀態及C狀態健存元件 之XDL UDL及LDL位元之序列為！、〇、卜目此該記 隱體裝置t #制電路可在每一程式化反覆開始時讀取該 等鎖存器以將E狀態儲存元件與鎖定A狀態、B狀態及c狀 態储存元件區別開，诂.. ㈣纟起始一適合-資料狀態4資料狀態 群組之對應推升料。此與其巾时鎖存器在鎖定之後看 起來一樣（例如，1、1、η曰：c蝴1? I斗办 )且錢別§亥資料狀態或資料狀態 群組之其他方法。而且，一曰 一不再需要該UDL鎖存器，則 本文中所提供之方法再使用該職鎖存器。亦即一旦— 儲存元件在處於—慢程式化模式 七一认 八您後鎖疋，則對應於彼儲 存凡件之UDL位元不再相關且可心其他目的。 圖14繪示一第一通道推升技術 去ν > 1 ν , 个又〒之圖式中之波形 未讀比例。如所提及’期望對未選健存元件提供一資料 狀態相關通道推升以便將其推升 ’、 ^ 处於最佳位準以防止或 減輕程式化干擾同時避免可升 门避疋儲存元件之Vth之過 151749.doc -29- 201142854 度搞σ °通常’通道推升可在施加通過電壓之前的-週期 (亦稱作一預充電週期)期間，及/或在施加通過電壓時之_ 週期期間，經由針對位元線、沒極側選擇問極及/或沒極 側虛擬儲存元件使用指定電壓來提供。在此實例中，週期 t〇_t2表示在施加通過電壓之前的-週期期間，經由針對位 元線及沒極側選擇閘極使用指定電壓之推升，且週期⑽ 表示在施加通過電壓時之一週期期間之推升。 對一通道之預充電可在位元線與通道通信時進行。一電 晶體在閘極電壓V s g d超過源極及源極電壓中之較低者達該 電晶體之Vth時在其源極與汲極之間導電。在一個案例 中，Vsgd=Vsg>Vbl+Vth，且大部分Vbl在該電晶體之汲極 至源極路徑保持導電時傳遞至該通道。舉例而言，通道電 位可比Vbl小0·3-0_5 V。作為一實例，SGD電晶體之汲極 (處於Vbl)連接至位元線’且SGD電晶體之源極（處於 Vchannel)連接至該儲存元件串。為舉例說明，假定Vsg=4 V ’ VM=2.5 V ’ 且最初，Vchannel=0 V。此處，Vchannel 將上升至約2.5-0.3=2.2 V。 在一第二案例中 ’ Vsgd=Vsgd-nom<Vbl+Vth，且一些 Vbl根據Vsgd在該電晶體之没極至源極路徑最初導電時傳 遞至該通道’直至Vchannel上升至一使SGD變得非導通之 點為止。Vchannel將上升至約Vsgd-nom-Vth-0.3 V。例 如’當 Vsgd-nom=2.5 V且 Vth=lV時，Vchannel將上升至約 2.5-1-0.3 = 1.2 V。這時，Vsgd-nom=Vth+Vchannel，因而 SGD變為非導通且該通道浮動。 151749.doc -30- 201142854 在一第三案例中’ Vsgd=Vsgd-low<Vbl+Vth，且同樣， 一些Vb 1根據vSgd在該電晶體之汲極至源極路徑最初導電 時傳遞至該通道’直至Vchannel上升至一使SGD變得非導 通之點為止。Vchannel將上升至約Vsgd-low-Vth-0.3 V。 例如’當 Vsgd-l〇w=1.5 V且Vth=l V時，Vchannel將上升至 1.5-1-0.3=0.2 V。這時 ’ Vsgd-low=Vth+Vchannel，因而 SGD變為非導通且該通道浮動。 當對該字線施加通過電壓時，根據通過電壓之步長大小 將一被浮動之通道推升得更高，而不將一未被浮動之通道 推升得更高。 繪示一程式化反覆之一部分。特定而言，在波形14〇〇 處，向每一 NAND串之汲極側選擇閘極提供一共同汲極側 選擇閘極電壓（Vsgd)。自t0至tl，Vsgd自0 V升高至Vsg。 對於禁止低狀態（例如，E狀態）位元線（亦即，與低狀態未 選或禁止儲存元件相關聯之位元線），在波形14〇2處，Vbl 自〇 V升高至Vdd。因此，大部分Vbl傳遞至該通道，從而 造成對該通道區域之預充電推升（例如，〜2.2 V)，如由波 形1412所繪示。 在tl處，Vsgd自Vsg躍遷至一係一對於在施加Vpgrn時 所期望之位準之標稱值Vsgd-nom，從而致使該通道浮動且 維持該預充電。因此’ t0至t2係低狀態儲存元件之一預充 電週期。 對於禁止高狀態（例如’ A狀態、B狀態或C狀態）位元線 (亦即’與向狀態未選或禁止儲存元件相關聯之位元線）， 151749.doc 201142854

Vbl自to至tl處於0 V(波形1404)。因此，禁止高狀態位元線 之 >及極侧選擇閘極處於一導通狀態’且位元線與Nand串 之通道區域通信，從而使通道區域自自⑺至^接地，因而 不進行任何通道推升（波形1414)。 亦自t0至tl，選定位元線（亦即，與選定儲存元件相關聯 之位元線）針對一快程式化模式處於〇 V(波形14〇6)或針對 一慢程式化模式處於一例如0.6 V之升高位準（波形14〇5)。 選定字線（波形1408)及未選字線（波形ι410)處於〇 v。 在tl處’該等禁止高狀態之Vbl自0 v增大至Vdd。因 此，對高狀態儲存元件之通道預充電（波長1414，當使用 Vsgd-nom時），因為位元線電壓之某一量在汲極側選擇閘 極被切斷且使相關聯之通道浮動之前抵達該等通道。 Vchannel(高狀態）小於Vchannel(低狀態），此乃因選定閘極 處於一較Vsg為低之位準且因此無法傳遞位元線電壓達到 與低狀態通道相同之程度。因此，t丨至t2係高狀態儲存元 件之一預充電週期。另一選擇係’ Vsgd自Vsg降低至Vsgd-low(波形 1401)，其中 Vsgd_low<Vsgd-nom，因而在一較波 形1414為小之程度上將該通道預充電至〜〇 2 v (波形1416)。 此方法可能在期望一相對低的通道推升時係合意的。 在t2處，對選定字線〇皮形14〇8)及未選字線（波形Ml〇) 施加Vpass(例如，6-8 V)。由於選定通道正在浮動，因此 Vpass耦合至該等儲存元件之通道以便將高狀態儲存元件 及低狀態儲存元件之通道電壓推升幾乎相同的量。舉例而 言，約0.5 X Vpass可耦合至該等通道區域。例如，當 151749.doc •32· 201142854

Vpass=8 V時，該等通道電壓可在t2處增大約4 V。此在t2 處提供一分別針對波形1412、1414及1416之例如〜6.2 V、 〜5.2 V或〜4.2 V之 Vchannel。 在t3處，對選定字線（波形1408)施加Vpgm(例如，12-25 V)。此進一步電壓增大再次將高狀態儲存元件（波形丨4 j 4 或14 1 6)及低狀態儲存元件（波形14 12)之通道電壓推升幾乎 相同的量’但一通常較在升高Vpass時為小的量（例如， 〜1 · 5 V)。此提供一分別針對波形14 1 2、1414及14 16之例如 〜7.7 V、~6.7 V^~5.7 V之 Vchan.nel。針對其中自 11 至 t3施 加Vsgd-low(波形1401)之案例，Vsgd隨著Vpass斜升而斜升 至Vsgd-nom，因而汲極側選擇閘極在施加Vpgm &程式化 開始時處於一最佳位準。該汲極側選擇閘極可甚至針對程 式化通道在Vsgd-nom太低之情況下切斷，從而使程式化放 慢。當Vsgd處於VSgd-nom時，針對選定儲存元件在該通 道中維持例如0 V或0·6 V之所期望位元線電壓。 如所提及，Vpgm (例如，〜丨5 v)之推升效應小於 Vpass(例如〜4 v)之推升效應，此乃因施加至僅一個 字線而Vpass施加至幾乎所有字線。但通常總通道升壓電 位中Vpgm及Vpass之貢獻取決於使用之推升方案之種類。 •在t4處’移除Vpass& Vpgm，且未選健存元件之通道電 壓將躍遷至幾乎相同的位準（例如，〜i ，此乃因所有未 ’·比凡線電Μ皆處於相同位準，且所有沒極側選擇閉極電 壓白處於相同位準。而且，t4處之通道推升位準通常將小 於自to至t2之初始預充電位準。在t5之後，實施可包括一 151749.doc •33- 201142854 個或多個驗證操作之程式化反覆之一剩餘部分β 因此’在自t3至t4之臨界期過程中，當施加▽四111時，基 於禁止儲存元件之資料狀態提供最佳通道推升位準。 一個選項係針對每一禁止狀態使用一不同vsgd_low值以 控制預充電量，其中Vsgd-low之一較低值導致較少預充 電。Vsgd-low之值越低，在切斷汲極側選擇閘極之前傳遞 至該通道之位元線電壓就越少，且因此對應通道之預充電 量就越低。 圖1 5a繪示隨一通過電壓而變化之一通道升壓電壓。通 常，通道電壓係Vpass之一非線性函數且取決於不同因 數。Vpre-charge指示一在一預充電週期中經歷之推升位 準。Vcharmel通常以一例如〇.6之坡度隨Vpass而增大，直 至在一例如8至9 V之最大Vpass( Vpass-最大）下達到一飽和 電壓為止。因此，一高Vpass可導致更高之通道推升，但 如所提及，通道推升之位準應適合資料狀態以使推升足夠 仁不過度。略示其意，Vchannei=Vpre-charge+0.6 X Vpass 〇 圖15b繪示使用資料狀態無關推升技術隨通過電壓而變 化之一臨限電壓分佈之一加寬。對於一係B狀態之實例性 狀態，Vth分佈1502、1504及1506在程式化期間隨著Vpass 之位準增大而看到。Vth寬度表示一分佈寬度。通常，該 分佈隨著Vpass增大而在其上尾處變寬。隨著Vpass增大， 通道推升變得更高’且至選定儲存元件之通道至浮動閘耦 合增大。此指示可藉由使用資料狀態相關推升技術來減輕 151749.doc •34· 201142854 歸因於高狀態儲存元件之Vpass之通道推升從而使該分佈 變緊（變窄）。 圖15c繪示使用資料狀態無關推升技術隨通過電壓而變 化之一臨限電壓分佈之一寬度。曲線15 10表示一在使用— 通道預充電時看到之Vth寬度，且曲線1512表示一在不使 用通道預充電時看到之Vth寬度。Vth寬度隨Vpass而增 大°可看到’在不使用預充電時vth寬度較小。可藉由對 沒極側選擇閘極電壓進行適當控制（例如藉由對控制閘極 施加VSgd-l〇w)來阻斷自位元線至通道之預充電。另—選 擇係’或另外’可藉由使用汲極側虛擬字線及儲存元件來 阻斷自位元線至通道之預充電，如結合圖16a、16b及19所 述。 舉例而言，在圖16a中，參見WLDD，一毗鄰於汲極側 選擇閘極線SGD 1650之汲極側虛擬字線1652。WLDD連接 至田比鄰於每一 NAND串中之汲極側選擇閘極之汲極側虛擬 儲存元件。汲極側虛擬儲存元件可例如在一抹除操作之 後’在程式化任何其他字線之前預程式化至一例如A狀態 之資料狀態。當期望阻斷預充電時，將WLDD設定為足夠 低以使得汲極側虛擬儲存元件處於一非導通狀態。在其他 時間’當期望允許通道預充電時，將WLDD設定為足夠高 以使付沒極側虛擬儲存元件處於一導通狀態。沒極側虛擬 字線1652及汲極側選擇閘極控制線1 650可分別視為為汲極 側選擇閘極及汲極側虛擬儲存元件所共有之控制閘極線。 亦可提供一毗鄰於源極選擇閘極線SGS之源極側虛擬字線 151749.doc •35· 201142854 1654。 圖16a繪示針對一所有位元線記憶體架構將一記憶體陣 列組織成區塊之一實施。闡述記憶體陣列4〇〇之實例性結 構。作為一個實例，闡述被分割成^以個區塊2Nani^^ 閃EEPROM。可同時抹除儲存於每一區塊中之資料。於一 個實施例中，區塊係同時抹除之儲存元件之最小單元。在 此實例中，每一區塊中存在對應於位元線bl〇、 BL1、...BL8511之8,512行。在一個稱作一所有位元線 (ABL)架構之實施例中，可在讀取及程式化操作期間同時 選擇一區塊之所有位元線。可同時程式化或抹除沿一共同 子線且連接至任一位元線之儲存元件。 在所提供之實例中，串聯連接64個儲存元件與兩個虛擬 儲存元件以形成一>^八!^3串。存在六十四個資料字線及兩 個虛擬字線，包括一汲極侧虛擬字線WLDD及一源極側虛 擬字線WLSD，其中每一NAND争包括六十四個資料儲存 兀件及兩個虛擬儲存元件。資料記憶體胞可儲存使用者或 系統資料，而虛擬記憶體胞通常不用於儲存使用者或系統 貝料。虛擬記憶體胞通常用於保護使用者資料免受導致程 式化干擾或耐久性劣化之某些陣列邊緣效應敗壞。 s玄NAND串之一個端子經由一汲極側選擇閘極（連接至選 擇閘極汲極線SGD)連接至一對應位元線，且另一端子經 由一源極選擇閘極（連接至選擇閘極源極線SQS)連接至一 共同源極。 1604、 圖16b繪示一第二通道推升技術。波形丨6〇〇、 151749.doc -36· 201142854 1606、1607、1608、1610、1612 及 1614 分別相同於圖 14 中 之波形 1400、1402、1404、1405 ' 1406、1408、1410及 1412。波形1602表示施加至WLDD之電壓Vwldd。在tO 處，Vsgd自〇 V升高至Vsg(波形1600)，且Vwldd自0 V升高 至Vgp，例如，~4 V。Vwldd足夠高以致汲極側虛擬儲存 元件處於一導通狀態。當施加Vsg時，預充電對於例如 ~2 ·2 V之低狀態禁止通道（波形16 14)係合格的，此乃因相 關聯Vb 1為高（波形1604)，但對於高狀態被禁止通道（波形 1616)係不合格的，此乃因相關聯\^1為〇¥(波形16〇6)。在 此實例中，週期tO至t3表示經由例如在施加通過電壓之前 的一預充電週期中針對位元線、汲極側選擇閘極及汲極側 虛擬儲存元件使用指定電壓之推升，且週期t3至t5表示在 施加通過電壓時之一週期期間之推升。 在11處，Vwldd自Vgp躍遷至·--〇 V之位準，因而;;及極側 虛擬儲存元件處於一非導通狀態。此剛好在Vb 1 (禁止高狀 態）在t2處升高之前完成。當禁止高狀態之vb 1在t2處升高 (波形1 606)時，預充電對於高狀態通道（波形1 6丨6)仍不合 格。Vbl應在我們在t3處使字線斜升至Vpass之前處於vdd 以確保該等通道被切斷且可被推升。 在t3處，使Vwldd上升至Vgp以使得汲極側虛擬儲存元件 處於一導通狀態。然而’汲極側選擇閘極非導通，因此該 等通道因亦在t3處施加之Vpass而浮動且被向上推升例如 〜4 V。對於低狀態通道（1614)，推升增大與對於高狀態通道 (1616)幾乎相同的量’但自一較低起始位準，例如，〜〇 v。 151749.doc •37· 201142854 在抖處，當施加Vpgm(1610)時，對低狀態通道 通道之推升再次增大幾乎相同的量，例如，〜15 /此二 供一分別針對波形1614及1616之例如〜7 7 v及5 5 v之 Vchannel ° 作為—替代方案，可自t^_Vsgd設定處於¥_丨〇w 以確保自tl至μ基本上不對高狀態通道進行推升。此可導 致高狀態通道之-較在將Vsg(^定處於時為低 之峰值推升位準。 仿真、纟。果d貫當使用一 Vwldd(例如Vgp=4 V)來將虛擬汲 極側儲存元件程式化至一例如對於A狀態足夠高之vth時虛 擬汲極側儲存元件允許一預充電位元線電壓傳遞至該通 道。 因此在自至t5之臨界期期間，當施加Vpgm時，基於 禁止儲存元件之資料狀態提供最佳通道推升位準。 圖17繪示一第二通道推升技術。藉由在多個步驟而不是 一個步驟中使Vpass有斜面，可在不同通道中達成不同通 道推升位準。特定而言，可達成較在圖14a及圊16b之推升 方案中為低之推升位準。波形17〇〇、17〇1、17〇2、17〇4、 1705及1706分別相同於圖14中之波形14〇〇、14〇1、14〇2、 1404、1405及 1406。當 Vsgd升高至 Vsg(其中 Vbl=Vdd)時， 在t0處推升低狀態禁止通道（波形ι712)。不推升高狀態禁 止通道直至當使用Vsgd-nom(參見波形1713)時，或使用 Vsgd-low(參見波形1714)時之t3為止。 在t2處’施加Vpass-low(波形17〇8及1710)，從而引起隨 151749.doc •38- 201142854

Vpass如至ον之步長之量值而變化之禁止低狀態通道（波 形17 12)中之更高推升。推升可在禁止低狀態通道中進 仃，此乃因汲極側選擇閘極非導通（由於VM (禁止低狀 態）-Vdd) ’因此該等通道不浮動。推升不在禁止高狀態通 道中進行，此乃因汲極側選擇閘極導電（由於VM(禁止高 狀態）=0 V)，因此使該等通道接地。 在此貫例中，週期to至t2表示經由在施加通過電壓之前 的一預充電週期期間針對位元線及汲極側選擇閘極使用指 .定電壓之推升’且週期t2至t6表示在施加通過電壓時之一 週期期間之推升。 在t3處’針對禁止咼狀態通道，vbl升高至Vdd，從而導 致一在使用Vsgd-nom時為〜1.2 V(波形1713)〜1.2 V或在使 用Vsgd-low時為-〇·2 V(波形1714)之通道預充電。在t4處， 施加Vpass(波形1708及1710)，從而引起隨AV=VpaSS-

Vpass-low之量值而變化之禁止低狀態通道（波形m2)及禁 止高狀態通道（波形1713或1714)中之更高推升。在t5處， 施加Vpgm(波形1708)，從而引起禁止低狀態通道（波形 1712)及高狀態通道（波形丨713或1714)中之進一步、類似推 升。當使用Vsgd-low時，在t5處，Vsgd自Vsgd-low躍遷至 Vsgd-nom ° 因此’波形1708及1710指示在多個步驟中升高該等通過 電壓。而且，波形1702及1704指示在施加通過電壓之前升 高禁止低狀態儲存元件之位元線電壓，並在該多個步驟中 之一最後步驟之前，在該多個步驟中之一個步驟期間升高 151749.doc -39· 201142854 禁止高狀態儲存元件之位元線電壓。 特定而言，首先使通過電壓在t2處自0 V遞升至一低位 準vpass-1〇w，並在t4處再次自Vpass]〇w遞升至標稱vpass 位準。因此，0<Vpass_l〇w<Vpass在第一斜升期間（在G 處），針對禁止高狀態，乂1)1為0 V，因此不出現推升。一 旦字線已斜升至Vpass-low，則位元線被充電至 Vdd(l704)。所有禁止儲存元件之位元線電壓皆保持處於 Vdd而字線自Vpass_i〇w斜升至Vpass。在此方法中，減少/ 排除對高狀態禁止通道之預充電。並且，由於其位元線在 自〇 V至Vpass-l〇w之斜升期間保持處於〇 v，因此不出現推 升。轉而，此等通道之有效Vpass擺動或差分為Δν=νρ&Μ_ vpass-i〇w。因此，相對於低狀態通道降低高狀態通道之 經推升電位。特定而言’可達成較在圖l4a及圖l6b之推升 方案中為低之推升位準。可在一記憶體裝置上使vpass_ low最優化以使通道推升對於高狀態最優化。針對更多推 升，可將Vpass-low設定為較低，且針對更少推升，可將 Vpass-low設定為較高（針對一給定Vpass)。可設定一廣範 圍之有效Vpass位準。Vpass-low可係一在控制下設定例如 於一 ROM熔絲中之可組態參數。 作為一實例，Vpass-l〇w=4 V且 Vpass=8 V，因而 t2及 t4 處之Vpass步長各自引起〜2 V通道升壓。t5處之Vpgm步長 引起〜1.5 V通道升壓。在此實例中，t5處之Vchannel係分 別針對形成 1712、1713及 1714之7 ·7 V、4.7 V及 3.7 V。 /主意’自t2至t3之延遲允許Vpass_i〇w達到且穩定，例如 151749.doc •40- 201142854 於2至3(wec，在Vbl(波形1704)升高之前的既定位準下）。 藉助此方法，自t5至t6，當施加Vpgn^f，基於禁止儲存 元件之資料狀態提供最佳通道推升位準。 圖18繪示一第四通道推升技術。波形18〇〇表示在使用 VSgd-nom時之Vsgd，波形1830表示在作為—選項使用. VSgd-l〇w時之Vsgd ,波形丨8〇丨表示禁止低狀態儲存元件之

Vbl，波形1802表示禁止A狀態儲存元件之vbi，波形Μ们 表示禁止B狀態儲存元件之Vbl，波形18〇4表示禁止c狀態 儲存7G件之Vbl，波形1808表示選定字線電壓，波形181〇 表示未選字線電壓，波形1812及1822等效地表示低狀態通 道推升，波形1M4、1816及1818分別表示當使ffiVsgdn〇m 時之A狀態、B狀態及C狀態通道推升，且波形1824、1826 及1828分別表面當使用vsgd-low時之A狀態、B狀態及c狀 態通道推升。例如，如先前所述，未顯示之VM(選定）為〇 V或 0.6 V。 在圖1 7之實例中，以相同的方式對待高狀態通道，一起 被充電及放電以提供一更簡單的實施方案。然而，亦可以 不同的方式對應不同的高狀態或高狀態群組。舉例而言， 不是在已使VpaSS-l〇w斜升時將所有高狀態位元線充電至 Vdd(例如’如由圖17中之t3處之波形17〇4所繪示），而是可 在四個步驟中使字線電壓有斜面，其中每一資料狀態一個 步驟。在圖18中，一自〇 V至VpassA之斜面可出現在t2 處，一自VpassA至VpassB之斜面可出現在“處，一自 VpassB至VpassC之斜面可出現在16處，且一自vpassC至 151749.doc 41 201142854

Vpass之斜面可出現在t8處《參見波形18〇8及181〇。在{9處 施加Vpgm。當字線穩定在vpassA下時，可在t3處升高禁 止A狀態儲存元件之位元線，當字線穩定在VpassB下時， 可在t5處升南禁止B狀態儲存元件之位元線，且當字線穩 定在VpassC下時，可在t7處升高禁止c狀態儲存元件之位 兀線。以此方式，可藉由調整VpassA、VpassB及VpassC 來個別地控制每一資料狀態之有效Vpass擺動或差分。 另一選擇係，不是具有每一程式化狀態之不同中間 Vpass值，而是可具有一包括多於一個狀態之狀態群組之 一個中間Vpass值。舉例而言，可針對A狀態及6狀態使用 一中間值Vpass(A、B)，且可針對c狀態使用一中間值 Vpass(C)。作為另一實例，可針對A狀態使用一中間值 VpassA，且可針對B狀態及c狀態使用一中間值Vpass(B、 C)。當使用多於四個資料狀態時，可相應地修改該概念。 舉例而言，當一八狀態記憶體裝置具有一 E狀態及A_G程 式化狀態時，我們可具有A狀態及b狀態之一中間值 Vpass(A B)、C狀態及D狀態之一中間值Vpass(c、d)及E 狀態、F狀態及G狀態之一中間值Vpass(E、F、G) 〇 通常’所經歷之通道推升量隨當浮動通道時（例如’當 升高Vbl時）通過電壓步長大小之一總和而變化。因此，禁 止A狀態通道將被推升達Vpass_VpassA之一函數禁止b 狀態通道將被推升達Vpass-VpassB之一函數，且禁止c狀 態通道將被推升達Vpass-VpassC之一函數。注意該等步驟 大小可針對不同Vpass電壓而不同，且不需要係均勻的。 151749.doc •42· 201142854 步長大小可係該等資料狀態之Vth之間隔之一函數。而 且’ VpassA、VpassB及VpassC可在該記憶體裝置控制下 組態例如於一 ROM熔絲中。可對其進行調整及優化。 當使用Vsgd-nom時，分別在t3、t5及t7處針對A狀態、B 狀態及C狀態儲存元件之通道經歷一例如1.2 v之預充電 (波形1814、1816及1818)。當使用Vsgd-low時，分別在 t3、t5及t7處針對A狀態、B狀態及C狀態儲存元件之通道 經歷一例如0.2 V之預充電（波形1824、1826及1828)。 作為一實例，VpassA=2 V、VpassB-VpassA=2 V、

VpassC-VpassB=2 V 且 Vpass-VpassC=2 V。t5 處之 Vpgm 步 長引起〜1.5 V通道升壓。在此實例中，t9處之vchannel為 2_2+1+1+1+丨+1.5=7.7 V(波形 1812或 1822)，且對於Vsgd_nom， 1.2+1 + 1 + 1 + 1.5 = 5.7 V(波形 1814)、1.2+1 + 1 + 1.5=4.7 V(波形 1816)或 1.2 + 1 + 1.5 = 3.7 V(波形 1818)。對於 Vsgd-low，我們 具有 0.2+1 + 1 + 1 + 1.5=4.7 V(波形 1824)、0.2+1 + 1 + 1.5 = 3.7 V (小型 1 826)或 0.2+1+1.5=2.7 V(波形 1 828)。 注意’可組合該等不同推升方案之若干部分。舉例而 言，在圖17及18之推升方案中，可提供如結合圖16b之波 形1 602所述控制之及極側虛擬健存元件。此可藉由將該等 汲極側虛擬儲存元件程式化至一近似A狀態之一 Vth之 來進行以完全阻斷預充電。而且，如圖14、圖17及圖18中 所繪示使用Vsgd-low可適用於圖16b之推升方案。 在本文中所述之技術之一個實施例中，一用於操作—非 揮發性儲存系統之方法包括實施其中對一選定字線施加一 151749.doc •43- 201142854 程式化脈衝之至少—個程式化反覆。該選定字線與形成於 基板上之一組儲存元件中之一子組儲存元件通信，且該 選疋子線係與該組儲存元件通信之複數個字線中之一個字 線。該方法進一步包含：在施加該程式化脈衝之前，確定 該子組儲存元件中之一第一未選儲存元件具有一處於一第 一群組之一個或多個資料狀態中之一資料狀態；確定該子 組儲存元件中之一第二未選儲存元件具有一處於一第二群 組之一個或多個資料狀態中之資料狀態；使用一與第一群 、且相關聯之第一推升方案來推升該基板之一與第一未選儲 存元件相關聯之第一通道區域；並使用一與第二群組相關 聯之第二推升方案來推升該基板之-肖第：未選儲存元件 相關聯之第二通道區域。 在另一實施例中，一非揮發性儲存系統包括形成於一基 板上之一組非揮發性儲存元件，其中該組儲存元件中之一 子.、且儲存70件包括第—及第二未選儲存元件，且該基板包 括刀別與帛及第二未選储存元件才目關聯之第一及第二通 道區域。該系統進-步包括與該組非揮發性儲存元件通信 、’且子線^組子線包括一與該子組儲存元件通信之選 疋字線，其中该選定字線係與該組儲存元件通信之複數個 子線中之Μ子線。該系統進-步包括至少一個控制電 路》亥至V個控制電路：⑷實施其中對該選定字線施加 私式化脈衝之至少—個程式化反覆；及⑻在施加該程式 化脈衝之刖，_定第―未選储存元件具有—處於—第一群 組之-個或多個資料狀態中之資料狀態，確定第二未選儲 151749.doc 201142854 存元U 4於-第二群組之—個或多個資料狀態中之 資料狀態’使用一與第一群組相關聯之第一推升方案來推 升該基板之一愈第一 + -ge y--. 〜弟未選儲存70件相關聯之基板之第一通 、品域ϋ使用肖第二群組相關聯之第二推升方案來推 升。亥基板之一與第二未選儲存元件相關聯之第二通道區 域0 在另一實施例中’―非揮發性儲存系統包括形成於一基 板上之一組非揮發性儲存元件，纟中該組儲存元件中之一 子組儲存元件包括第一及第- 及弟一未選儲存疋件，且該基板包 括分別與第一及第二去，弦μ — _ —未k儲存70件相關聯之第一及第一 道區域。該系統進一牛勺扛命—^ 弟一通 / C括^该組非揮發性儲存元件通信 之一組字線，該纟且本途6 k . — 、’匕括—與該子組儲存元件通信之選 定字線’其中該選定字输在& — 4 _ Λ係與该組儲存元件通信之複數個 子線中之一個字線。贫备 放〜甘士 統進一步包括：⑷用於如下之構 件，貫施其中對該選定字绩 疋子線施加一程式化脈衝之至少一個 程式化反覆；及（b)用於如下 ^^ , 之構件.在施加該程式化脈衝 之刖，確疋第一未選儲存 兀件具有一處於一第一群组之一

個或多個資料狀態中H I古^ _ 狀態’確定第二未選儲存元件 具有—處於一第二群. 能，使用盥第 個或多個資料狀態中之資料狀 態，使用一與第一群組相 ^ ^版笼,^ 1聯之第—推升方案來推升該基 板之一與第一未選儲尨4 k , 史储存凡件相關聯 域，並使用-與第二群土做《弟通道& 、”相關聯之第二推升方荦來推井 基板之一與第二未選儲在_扯 推料莱I推升孩 儲存疋件相關聯之第二通道區域。 在另一實施例中，楹也^ "種用於操作一非揮發性儲存系 I51749.doc •45· 201142854 統之方法，該方法包括··實施—程式化操作之—個部分以 將形成於-基板上之—非揮發性料元件群組中之儲存元 件程式化至複數個不同程式化狀態，其中至少一第一儲存 兀件達到-相關聯之目標程式化資料狀態，至少_第二: 存元件保持處於-抹除狀態，且至少_第·存元㈣朝 -相關聯之目標程式化資料狀態程式化，但未達到一相關 聯之目標程式化資料狀態。該方法進—步包括實施該程式 化操作之—後續部分，該後續部分包括實施—程式化反 覆，其中，在對該非揮發性儲存元件群組施加 衝之前：將該至少-第—儲存元件敎以免受進4 = 化，將該基板之-與該至少一第一儲存元件相關聯之第一 通道區域推升至一第一位準；並將該基板之一與該至少一 第二儲存元件相關聯之第二通道區域推升至—高於第—位 準之第二位準。 在另一實施例中，一非揮發性儲存系統包括形成於一基 板上之-非揮發性儲存元件群組及至少一個控制電路。該 至少-個控制電路實施一程式化操作之一個部分以將該等 儲存元件程式化至複數個不同程式化狀態，其中至少一第 一儲存元件達到一相關聯之目標程式化資料狀態，至少一 第二儲存元件保持處於一抹除狀態，且至少一第三儲存元 件被朝一相關聯之目標程式化資料狀態程式化，但未達到 一相關聯之目標程式化資料狀態。該至少一個控制電路實 施該程式化操作之-後續部分，該後續部分包括實施一程 式化反覆，其中，在對該非揮發性儲存元件群組施加一程 151749.doc -46· 201142854 式化脈衝之前：將該至少一第一儲存元件鎖定以免受進— 步程式化；將該基板之一與該至少一第一儲存元件相關聯 之第一通道區域推升至一第一位準；並將該基板之一與該 至少一第二儲存元件相關聯之第二通道區域推升至一高於 第一位準之第二位準。 在另一實施例中’一非揮發性儲存系統包括形成於—基 板上之一非揮發性儲存元件群組及用於實施一程式化操作 之一個部分以將該等儲存元件程式化至複數個不同程式化 狀態之構件，其中至少一第一儲存元件達到一相關聯之目 標程式化資料狀態，至少一第二儲存元件保持處於一抹除 狀態，且至少一第三儲存元件被朝一相關聯之目標程式化 責料狀態程式化，但未達到一相關聯之目標程式化資料狀 態。亦提供用於實施該程式化操作之一後續部分之構件， 該後續部分包括實施一程式化反覆’其中，在對該非揮發 f生健存元件群組施加一程式化脈衝之前：將該至少一第— 儲存元件鎖定以免受進一步程式化；將該基板之一與該至 ;一第一儲存元件相關聯之第一通道區域推升至一第—位 準；並將該基板之-與該至少—第二儲存元件相關聯之第 二通道區域推升至一高於第一位準之第二位準。 提供用於執行本文所提供方法之對應方法、系統及電腦 可讀或處理器可讀儲存裝置。 出於例示及說明之目的’上文已對本發明進行了詳細閣 述。本文並非意欲窮舉或將本發明限於所揭示之精確形 式。根據上文的教示也可作出許多種修改及改變。選取戶; 151749.doc -47- 201142854 述實施例來便最佳地_本技術之原理及其實際應用，具 藉此使”習此項技術者㈣在各種實施財且藉助適合 於所涵蓋之特；t使用之各種修改最佳地利用本技術。本技 術之範<#意欲由本文隨附巾請專利範圍來界定。 【圖式簡單說明】 圖la係一 NAND串之—俯視圖； 圖lb係該NAND串之一等效電路圖 圖2係該NAND串之一截面圖； 圖3係一繪示三個NAND串之電路圖； 圖4係-财_快閃健存元件陣列之一方塊圖； 圖5係一使用單個列/行解碼器及讀取/寫入電路之非揮潑 性5己憶體系統之一方塊圖； 圖6係-繪示一感測區塊之一個實施例之方塊圖； 圖7a繪示一組實例性臨限電壓分佈； 圖麟示-組實例性臨限電塵分佈及兩遍程式化； 圓8繪示在一程式化操作期間施加至一選定字線之—系 列程式化脈衝及驗證脈衝； ’、 多遍程式化操作； 其顯示通道至浮動閘耦 圖9繪示針對一組儲存元件之— 圖10繪示NAND串之一截面圖 合及浮動閘至浮動閘耗合； *圖⑽示-用於程式化選定儲存元件同時根據其資料 態對鎖定儲存元件使用不同推升方案之過程； 圖12繪示針對各別位元線使用資料鎖存器； 圖Ua-f繪示允許將鎖打狀態儲存元件與鎖定a狀態、 151749.doc •48· 201142854 狀態及c狀態儲存元件區別開之貫例性鎖存器值； 圖14繪示一第一推升技術； 圖15a繪示隨一通過電壓而變化之一通道升壓電壓； 圖1 5b繪示使用資料狀態無關推升技術隨通過電壓而變 化之一臨限電壓分佈之一加寬； 圖15c繪示使用資料狀態無關推升技術隨通過電壓而變 化之一臨限電壓分佈之一寬度； 圖16a繪示針對一所有位元線記憶體架構將一記憶體陣 列組織成區塊之一實例； 圖16b繪示一第二通道推升技術； 圖1 7繪示一第三通道推升技術；及 圖1 8繪示一第四通道推升技術。 【主要元件符號說明】 90 NAND 串 100 電晶體 100CG 控制閘極 100FG 浮動閘 102 電晶體 102CG 控制閘極 102FG 浮動閘 104 電晶體 104CG 控制閘極 104FG 浮動閘 106 電晶體 151749.doc -49- 201142854 106CG 控制閘極 106FG 浮動閘 120 選擇閘極 120CG 控制閘極 122 選擇閘極 122CG 控制閘極 125 N+經摻雜層 126 位元線 128 源極線 130 經摻雜區域 132 經掺雜區域 134 經換雜區域 136 經摻雜區域 138 經摻雜區域 140 P井 141 通道 142 η井區 144 ρ型基板 320 NAND 串 321 位元線 322 選擇閘極 323 儲存元件 324 儲存元件 325 儲存元件 -50- 151749.doc 201142854 326 儲存元件 327 選擇閘極 329 通道區域 330 通道區域 331 通道區域 340 NAND 串 341 位元線 342 選擇閘極 343 儲存元件 344 儲存元件 345 儲存元件 346 儲存元件 347 選擇閘極 360 NAND 串 361 位元線 362 選擇閘極 363 儲存元件 364 儲存元件 365 儲存元件 366 儲存元件 367 選擇閘極 370 源極線 400 NAND儲存元件陣歹|J 404 源極線 151749.doc -51 - 201142854 406 位元線 426 沒極端子 428 源極端子 450 NAND 串 500 感測區塊 510 控制電路 512 狀態機 514 晶片上位址解瑪 516 功率控制模組 518 線 520 線 530 列解碼器 550 控制器 560 行解碼器 565 讀取/寫入電路 570 感測電路 572 資料匯流排 580 感測模組 582 位元線鎖存器 590 共同部分 592 處理器 593 輸入線 594 資料鎖存器 596 記憶體晶粒 151749.doc -52- 201142854 596 I/O介面 598 記憶體裝置 902 儲存元件 904 儲存元件 906 儲存元件 912 儲存元件 914 儲存元件 916 儲存元件 1000 字線 1010 儲存元件 1012 控制閘極 1014 浮動閘 1016 通道區域 1020 儲存元件 1022 控制閘極 1024 浮動閘 1026 通道區域 1030 儲存元件 1032 控制閘極 1034 浮動閘 1036 通道區域 1200 鎖存器 1201 第一組鎖存器 1202 鎖存器 151749.doc -53 201142854 1204 鎖存器 1206 鎖存器 1208 鎖存器 1210 鎖存器 1211 第二組鎖存器 1212 鎖存器 1214 鎖存器 1216 鎖存器 1218 鎖存器 1220 鎖存器 1221 第三組鎖存器 1222 鎖存器 1224 鎖存器 1226 鎖存器 1228 鎖存器 1650 汲極側選擇閘極線 1652 汲極側虛擬字線 1654 源極側虛擬字線 SGD 汲極側選擇線 SGS 源極側選擇線 151749.doc ·54·

Claims (1)

1. 201142854 七、申請專利範圍： 1 · 一種用於操作一非揮發性儲存系統之方法，其包含： 實施其中對—選定字線施加一程式化脈衝之至少 一個程式化反覆，該選定字線與形成於一基板上之 一組儲存元件中之一子組儲存元件通信，且該選定 字線係與該組儲存元件通信之複數個字線中之一個 字線；且 在施加該程式化脈衝之前，確定該子組儲存元件中之 一第一未選儲存元件具有一處於一第一群組之—個或多 個資料狀態中之資料狀態，確定該子組儲存元件中之一 第二未選儲存元件具有一處於一第二群組之一個或多個 資㈣態中之資料狀態’使用一與該第一群組相關聯之 第一推升方案來推升該基板之-與該第—未選儲存元件 相關如之第—通道區域，並使用一盘該箆-热&上 ”忒第—群組相關聯 t弟一推升方案來推升該基板之一與 '、必弟一未選儲存元 件相關聯之第二通道區域。 2. 如請求項1之方法，其中： 該第—及第二未選儲存元件係經鎖定 儲存元件。 貞疋以免文程式化之 3.如請求項1之方法，其中： 4第一及第二群組中一 聯。 ’、夕個資料狀態相關 4 _如請求項 該第- 1之方法，其中： 群組與一個或多個驗證位準相 關聯 該一個或 151749.doc 201142854 驗。·Β·位準低於該第二群組與之相關聯的一個或多個 驗證位準；且 該第-推升方案將該第一通道區域推升至一較該第二 推升方案將该第二通道區域推升至的一位 高之位 準。 5. 如請求項1之方法，其中： °亥第-及第二儲纟元件分別肖第一及第二位元線通 信； 第推升方案涉及經由該第—位元線來推升該第一 通k區域，並隨後經由施加至該複數個字線之通過電壓 來進一步推升該第一通道區域；且 肩第一推升方案排除經由該第二位元線來推升該第二 通道區域，並隨後經由施加至該複數個字線之該等通過 電壓來推升該第二通道區域。 6. 如請求項1之方法，其中： 肩第一及第二儲存元件分別與第一及第二位元線通 信； ^第推升方案涉及經由該第一位元線來推升該第一 通道區域，並隨後經由施加至該複數個字線之通過電壓 來進一步推升該第一通道區域；且 該第二推升方案涉及經由該第二位元線來推升該第二 通道區域，該第二通道區域經由該第二位元線推升達到 一較該第一通道經由該第一位元線推升達到的一程度為 小之程度，並隨後經由施加至該複數個字線之該等通過 151749.doc 201142854 電壓來進一步推升該第二通道區域。 7. 如請求項1之方法，其中： 3玄第—儲存元件與一虛擬汲極側儲存元件及一位元線 通信；且 s亥第一推升方案涉及藉由將該虛擬汲極側儲存元件控 制為處於一導通狀態且隨後處於一非導通狀態而經由該 第位元線來推升該第一通道區域，並隨後經由施加至 5亥禝數個字線之通過電壓來進一步推升該第一通道區 域0 8. 如請求項1之方法，其中： 6亥第—及第二儲存元件分別與帛—及第二位元線通 信； 第及第一推升方案涉及經由施加至該複數個字線 之通過電壓來分別推升該第一及第二通道區域，在多個 步驟中施加該等通過電壓，在施加該等通過電壓之前使 該第1立元線之一電壓升高，A在該多個步驟中之一最 / V驟之刖，在该多個步驟中之一個步驟期間使該第二 位元線之一電壓升高。 9 ·如請求項1之方法，其中： ·/確弋邊第一未選儲存元件具有一處於該第—群組中 之資料狀態包含存取與該第一未選儲存元件相關聯之至 少一個鎖存器。 10·如請求項9之方法，其中： 在—先前程式化反覆中曾使用該至少—個鎖存器來指 151749.doc 201142854 不该第一未選儲存元件曾經受慢速程式化。 11. 12. 如請求項1之方法，其中： 該推升該第一及第二通道區域提供在施加該程式化脈 衝時處於各別之第一及第二經推升位準之該第一及第二 通道β 一種非揮發性儲存系統，其包含： 一組非揮發性儲存元件，其形成於一基板上，該組儲 存兀件中之一子組儲存元件包括第一及第二未選儲存元 件’且該基板包括分別與該第一及第二未選儲存元件相 關聯之第一及第二通道區域； 組子線’其與該組非揮發性儲存元件通信，包括一 與該子組選定儲存元件通信之選定字線， 其中該選定字線係與該組儲存元件通信之複數個字線 中之一個字線；及 '、個控制電路，該至少一個控制電路：（a)實施其 中對°亥選定字線施加—程式化脈衝之至少-個程式化反 一及（b)在施加該程式化脈衝之前，確定該第一未選儲 存凡件具有—處於-第-群組之-個或多個資料狀態中 _ f料狀態’確定該第二未選儲存元件具有一處於一第 :群、且之_或多個資料狀態中之資料狀態，使用一與 —群㈣關聯之第—推升方案來推升該基板之一與 二：未選儲存元件相關聯之第-通道區域，並使用- 與卞第目關聯之第：推升方案來推升該基板之一 未選儲存元件相關聯之第二通道區域。 151749.doc 201142854 13. 14 15. 16. 如請求項12之非揮發性儲存系統其中： 該第一及第二群組中之、 ^ 一者與多個資料狀態相關 如請求項12之非揮發性儲存系統，其中： ，該一個或 一個或多個 §亥第一群組與-個或多個驗證位準相關聯 多個驗證位準低於該第二群組與之相關聯的 驗證位準；且 第一推升方案將該第一通道區域推升至-較該第二 推升方案將4第二通道區域推升至的一位準為 準。 如請求項12之非揮發性儲存系統，其中 一及第二位元線通 該第一及第二儲存元件分別與第 信； 在〆第#升方案中，該至少一個控制電路經由該第 -位元線來推升該第一㉟道區_，並隨後經由施加至該 複數個字線之通過電壓來進—步推升該第―通道區域； 且 在該第二推升方案中，至少一個控制電路排除經由該 第位元線來推升忒第二通道區域，並隨後經由施加至 該複數個字線之該等通過電壓來推升該第二通道區域。 如請求項12之非揮發性儲存系統，其中： 該第一及第二儲存元件分別與第一及第二位元線通 信； 在該第一推升方案中，至少一個控制電路經由該第一 151749.doc 201142854 域，並隨後經由施加至該複 步推升該第一通道區域；且 位元線來推升該第一通道區 數個字線之通過電愿來進— 第二推升方案中’至少-個控制電路經由該第二 位元線來推升該第二通道區域，其中該第二通道區域經 由該第二位元線推升至-較該第-通道經由該第-位元 線推升至的一程度為小之程度，並隨後經由施加至該複 數個干線之該等通過電壓來推—+祕I—袖 <电&木進一步推升該第二通道區 域0 17. 如請求項12之非揮發性儲存系統，其中： 該第—儲存元件肖H及極側儲#元件及一位元線 通信；且 在該第推升方案中，至少一個控制電路藉由將該虛 擬没極側儲#元件控制為處於一導通狀態且隨後處於一 非導通狀態而經由該第一位元線來推升該第一通道區 域，並隨後經由施加至該複數個字線之通過電壓來進一 步推升該第一通道區域。 18. 如凊求項12之非揮發性儲存系統，其中： 該第一及第二儲存元件分別與第一及第二位元線通 信； 在邊第一及第二推升方案中，至少一個控制電路經由 施加至該複數個字線之通過電壓來分別推升該第一及第 二通道區域’在多個步驟中施加該等通過電壓，在施加 δ玄等通過電壓之前使該第一位元線之一電壓升高，並在 β玄多個步驟中之一最後步驟之前’在該多個步驟中之一 151749.doc 201142854 個步驟期間使該第二位元線之一電壓升高。 19. 一種用於操作一非揮發性儲存系統之方法，其包含： 貫施一程式化操作之一個部分以將形成於一基板上之 一群組非揮發性儲存元件中之儲存元件程式化至複數個 不同程式化狀態，其中至少一第一儲存元件達到一相關 如目標程式化資料狀態，至少一第二儲存元件保持處於 一抹除狀態，且至少一第三儲存元件係朝向一相關聯目 標程式化資料狀態程式化，但未達到該相關聯目標程式 化資料狀態；及 實施該程式化操作之一後續部分，該後續部分包括實 施一程式化反覆，其巾’在對該群組非揮發性儲存元件 施加1式化脈衝之前：鎖定該至少一第一儲存元件以 免受進一步程式化，將該基板之一與該至少一第—儲存 兀件相關聯之第一通道區域推升至一第—位I，並將該 基板之-與該至少一第二儲存元件相關聯之第二通道區 域推升至一尚於該第一位準之第二位準。 π 20.如請求項19之方法，其中： 性定字線將該程式化脈衝施加至該群組非揮發 2 1 ·如請求項19之方法，其中： 使用—與不包括該抹除狀態之一群組之— 料狀態相關聯之篦掩& 個或夕個資 至該第=準且推升方案來將該第-通道區域推升 使用與至少该抹除狀態相關聯而不與該 外且之一個 151749.doc 201142854 或夕個資料狀態相關聯之第_ F ^ Ύ| 示一推升方案來將該第二通道 £域推升至該第二位準。 $ 22. 23. 如請求項19之方法，其進— aV ^ m ^ 步包3，結合該實施該程式 化反覆進行以下操作： 讀取與該至少一第一鍅左_ & 70件相關聯之至少一個鎖存 态以確疋該至少一第一儲在 ^ 兀件已達到一處於該群組之 一個或多個資料狀態中之資料狀態；及 =該”一第二儲存元件相關聯之至少一個鎖存 ^確疋該至少—第二儲存元件處於該抹除狀態而不處 於该群組之一個或多個資料狀態。 如請求項19之方法，其進—步包含： 在該程式化操作之該一個部分中，至少—第四儲存元 件達到一高於該至少一第—儲在 乐储存兀件之該相關聯目標程 式化資料狀態之相關聯目標程式化資料狀態；且 在該程式化反覆中’在該對該群組非揮發性儲存元件 施加該程式化脈衝之前：鎖定該至少一第四儲存元件以 免受進一步程式化，並將該基板之一與該至少—第四儲 存元件相關聯之通道區域推升至一低於該第—位準之位 準。 151749.doc -8-