KR101642015B1 - Flash memory device and program method thereof - Google Patents

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KR101642015B1 KR1020100071601A KR20100071601A KR101642015B1 KR 101642015 B1 KR101642015 B1 KR 101642015B1 KR 1020100071601 A KR1020100071601 A KR 1020100071601A KR 20100071601 A KR20100071601 A KR 20100071601A KR 101642015 B1 KR101642015 B1 KR 101642015B1
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이종훈
박준용
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삼성전자주식회사
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Abstract

플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법이 개시된다. 상기 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 비트라인 전압 제어신호를 생성하여 출력하는 비트라인 전압 제어신호 생성부, 및 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 상기 비트라인 전압 제어신호 생성부로부터 입력받은 상기 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고, 상기 복수 개의 비트라인들은, 프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며, 상기 페이지 버퍼부는, 비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고, 상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 한다.A method of programming a flash memory device and a flash memory device is disclosed. The flash memory device includes a memory cell array having a plurality of memory cells, a bit line voltage control signal generator for generating and outputting a bit line voltage control signal, and a bit line voltage control signal generator connected to the memory cell array through the plurality of bit lines, And a page buffer unit for controlling a voltage level of the plurality of bit lines in response to the bit line voltage control signal input from the bit line voltage control signal generation unit, And a second bit line adjacent to the first bit line and in a programmed state, the page buffer unit comprising, in a bit line pre-charge step, a voltage of the first bit line in response to the bit line voltage control signal The voltage of the second bit line is raised by the coupling effect , The voltage level of the bit line voltage control signal is characterized in that independent of the fluctuations in the supply voltage.

Description

플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법{Flash memory device and program method thereof}Description FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF Technical Field [1]

본 발명은 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법에 관한 것으로서, 특히 전원전압의 변동에 무관하게 메모리 셀 사이의 BCE(boosting charge effect) 현상을 보상할 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법에 관한 것이다.The present invention relates to a method of programming a flash memory device and a flash memory device, and more particularly, to a flash memory device capable of compensating for a boosting charge effect (BCE) phenomenon between memory cells irrespective of fluctuations of a power source voltage, ≪ / RTI >

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치(non-volatile memory device)의 하나이다. 최근, 플래시 메모리 장치의 집적도 향상에 의해 메모리 셀 간의 간격이 좁아져 BCE(boosting charge effect) 현상에 의한 영향이 커지기 시작하였다. 이와 같은 BCE 현상을 보상하기 위한 종래의 방법은, 플래시 메모리 장치에 공급되는 전원전압(VDD)의 변동에 따라 보상하는 양이 달라지는 문제점이 있었다.A flash memory device is one of a non-volatile memory device capable of retaining stored data even when power is turned off. In recent years, the improvement in the degree of integration of flash memory devices has narrowed the spacing between memory cells, and the effect of the BCE (boosting charge effect) phenomenon has begun to increase. The conventional method for compensating for the BCE phenomenon has a problem that the compensation amount varies depending on the variation of the power supply voltage VDD supplied to the flash memory device.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 전원전압의 변동에 무관하게 메모리 셀 사이의 BCE 현상을 보상할 수 있는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a flash memory device and a programming method of a flash memory device capable of compensating for a BCE phenomenon between memory cells irrespective of variation of a power source voltage.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 비트라인 전압 제어신호를 생성하여 출력하는 비트라인 전압 제어신호 생성부, 및 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 상기 비트라인 전압 제어신호 생성부로부터 입력받은 상기 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고, 상기 복수 개의 비트라인들은, 프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며, 상기 페이지 버퍼부는, 비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고, 상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 한다.According to an aspect of the present invention, there is provided a flash memory device including a memory cell array including a plurality of memory cells, a bit line voltage control signal generation unit for generating and outputting a bit line voltage control signal, And a page buffer unit connected to the memory cell array through a plurality of bit lines and controlling a voltage level of the plurality of bit lines in response to the bit line voltage control signal input from the bit line voltage control signal generation unit Wherein the plurality of bit lines include a first bit line that is in a program inhibited state and a second bit line that is adjacent to the first bit line and in a program state, And increasing the voltage of the first bit line in response to the bit line voltage control signal By a coupling effect by raising the voltage of the second bit line, the voltage level of the bit line voltage control signal is characterized in that independent of the fluctuations in the supply voltage.

바람직하게는, 상기 페이지 버퍼부는, 상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 비트라인 공급전압들을 출력하는 비트라인 전압 공급부, 및 상기 비트라인 전압 제어신호 및 상기 복수 개의 비트라인 공급전압들에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 비트라인 전압 제어부를 구비할 수 있다.Preferably, the page buffer unit includes: a bit line voltage supply unit for outputting a plurality of bit line supply voltages corresponding to each of the plurality of bit lines; and a memory unit for storing the bit line voltage control signal and the plurality of bit line supply voltages And a bit line voltage controller for controlling a voltage level of the plurality of bit lines in response to the control signal.

또한 바람직하게는, 상기 비트라인 전압 제어부는, 상기 복수 개의 비트라인들과 상기 비트라인 전압 공급부 사이에 연결되는 복수 개의 트랜지스터들을 구비하고, 상기 복수 개의 트랜지스터들 각각의 제1 단자는 대응되는 비트라인에 연결되고, 상기 복수 개의 트랜지스터들 각각의 제2 단자에는 대응되는 비트라인 공급전압이 인가되며, 상기 복수 개의 트랜지스터들 각각의 게이트 단자에는 상기 비트라인 전압 제어신호가 인가될 수 있다.Also, preferably, the bit line voltage control unit includes a plurality of transistors connected between the plurality of bit lines and the bit line voltage supply unit, wherein a first terminal of each of the plurality of transistors is connected to a corresponding bit line A corresponding bit line supply voltage is applied to a second terminal of each of the plurality of transistors and the bit line voltage control signal may be applied to a gate terminal of each of the plurality of transistors.

또한 바람직하게는, 상기 비트라인 전압 제어신호는, 상기 플래시 메모리 장치의 프로그램 단계 이전의 비트라인 프리차지 단계에서 제1 전압 레벨, 제2 전압 레벨 및 제3 전압 레벨의 순으로 천이될 수 있다.Also, preferably, the bit line voltage control signal may be shifted in order of a first voltage level, a second voltage level and a third voltage level in a bit line pre-charge step prior to a programming step of the flash memory device.

또한 바람직하게는, 상기 제1 전압 레벨은, 상기 전원전압보다 큰 값을 갖고, 상기 비트라인 전압 제어신호가 상기 제1 전압 레벨로 유지되는 동안, 상기 제1 비트라인 및 제2 비트라인은 상기 전원전압으로 프리차지될 수 있다.Also, preferably, the first voltage level has a value greater than the power supply voltage, and while the bit line voltage control signal is maintained at the first voltage level, the first bit line and the second bit line Can be precharged by the power supply voltage.

또한 바람직하게는, 상기 제2 전압 레벨은, 상기 제1 전압 레벨보다 작은 값이고, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨로 유지되는 동안, 상기 제1 비트라인은 프로그램 금지 상태로 유지되고, 상기 제2 비트라인은 접지 전압으로 방전(discharge)될 수 있다.Preferably, the second voltage level is a value smaller than the first voltage level, and while the bit line voltage control signal is maintained at the second voltage level, the first bit line is maintained in a program inhibited state And the second bit line may be discharged to a ground voltage.

또한 바람직하게는, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨로 유지되는 동안, 상기 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 상기 제1 비트라인의 전압이 감소될 수 있다.Also, preferably, while the bit line voltage control signal is maintained at the second voltage level, the voltage of the first bit line may be reduced by a coupling effect due to a decrease in the voltage of the second bit line.

또한 바람직하게는, 상기 제3 전압 레벨은, 상기 제2 전압 레벨보다 큰 값이고, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨에서 상기 제3 전압 레벨로 천이되기 이전에, 상기 제2 비트라인에 대응되는 비트라인 공급전압은 플로팅(floating)될 수 있다.Preferably, the third voltage level is a value greater than the second voltage level, and before the bit line voltage control signal transitions from the second voltage level to the third voltage level, The bit line supply voltage corresponding to the line may be floating.

또한 바람직하게는, 상기 비트라인 전압 제어신호가 상기 제2 전압 레벨에서 상기 제3 전압 레벨로 천이되면, 상기 제1 비트라인의 전압 상승에 따른 커플링 효과에 의해 상기 제2 비트라인의 전압이 상승할 수 있다.Preferably, when the bit line voltage control signal transitions from the second voltage level to the third voltage level, the voltage of the second bit line is increased by the coupling effect of the voltage rise of the first bit line Can rise.

또한 바람직하게는, 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 상기 제3 전압 레벨은, 전원전압의 변동에 무관하게 일정한 전압 레벨을 가질 수 있다.Also, preferably, the first voltage level, the second voltage level, and the third voltage level may have a constant voltage level irrespective of variation of the power source voltage.

한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고, 상기 복수 개의 비트라인들은, 프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며, 상기 페이지 버퍼부는, 비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고, 상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 한다.According to another aspect of the present invention, there is provided a flash memory device including: a memory cell array having a plurality of memory cells; a plurality of word lines connected to the memory cell array through a plurality of bit lines, Wherein the plurality of bit lines have a first bit line that is in a program inhibited state and a second bit line that is adjacent to and programmed to the first bit line, The page buffer unit raises a voltage of the second bit line by a coupling effect by raising the voltage of the first bit line in response to the bit line voltage control signal in a bit line precharging step, And the voltage level of the voltage control signal is independent of the fluctuation of the power supply voltage.

한편, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법은, 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 상기 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계, 상기 제2 비트라인의 전압을 제1 전압으로 감소시키는 단계, 상기 제1 비트라인의 전압을 제2 전압으로 상승시키고, 상기 제1 비트라인의 전압의 상승에 따른 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키는 단계, 및 상기 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계를 포함하고, 상기 제2 전압은 전원전압의 변동에 무관한 것을 특징으로 한다. Meanwhile, a method of programming a flash memory device according to an embodiment of the present invention includes precharging a first bit line that is in a program inhibited state and a second bit line that is in a program state and is adjacent to the first bit line, The method comprising: reducing a voltage of a bit line to a first voltage; raising a voltage of the first bit line to a second voltage; and applying a coupling effect to a voltage of the first bit line, And programming the memory cell corresponding to the second bit line, wherein the second voltage is independent of variations in the power supply voltage.

바람직하게는, 상기 제2 비트라인의 전압이 상기 제1 전압으로 감소되면, 상기 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 상기 제1 비트라인의 전압이 감소할 수 있다.Advantageously, when the voltage of the second bit line is reduced to the first voltage, the voltage of the first bit line may decrease due to a coupling effect caused by a decrease in the voltage of the second bit line.

또한 바람직하게는, 상기 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 감소된 상기 제1 비트라인의 전압은, 상기 전원전압의 변동에 무관하고 상기 제1 비트라인을 프로그램 금지 상태로 유지시킬 수 있다.Preferably, the voltage of the first bit line reduced by the coupling effect due to the decrease of the voltage of the second bit line is not related to the variation of the power source voltage, and the first bit line is maintained in the program inhibiting state .

또한 바람직하게는, 상기 제1 비트라인의 전압을 제2 전압으로 상승시키기 이전에, 상기 제2 비트라인에 대응되는 비트라인 공급전압을 플로팅(floating)시킬 수 있다.Also preferably, the bit line supply voltage corresponding to the second bit line may be floating before the voltage of the first bit line is raised to the second voltage.

상기와 같은 본 발명에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법은, 전원전압의 변동에 무관하게 메모리 셀 사이의 BCE 현상을 보상할 수 있는 효과가 있다. The programming method of the flash memory device and the flash memory device according to the present invention has the effect of compensating the BCE phenomenon between the memory cells regardless of the variation of the power source voltage.

도 1은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다.
도 2는, 도 1에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다.
도 3은, 도 2에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다.
도 4는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 비트라인 프리차지 동작 및 프로그램 동작을 나타내는 타이밍도(Timing diagram)이다.
도 5는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다.
도 6은, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다.
도 7은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 도면이다.
도 8은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템을 나타내는 도면이다. 1 is a diagram illustrating a flash memory device according to an embodiment of the present invention.
FIG. 2 is a view showing a specific embodiment of the flash memory device shown in FIG. 1. FIG.
3 is a view showing a specific embodiment of the flash memory device shown in FIG.
4 is a timing diagram illustrating a bit line precharge operation and a program operation of a flash memory device according to an embodiment of the present invention.
5 is a flowchart showing a programming method of a flash memory device according to an embodiment of the present invention.
6 is a flowchart showing a programming method of a flash memory device according to another embodiment of the present invention.
7 is a view showing a memory card having a flash memory device according to an embodiment of the present invention.
8 is a diagram illustrating a computing system having a flash memory device according to an embodiment of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprise", "having", and the like are intended to specify the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be construed as meaning consistent with meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, reference should be made to the accompanying drawings and the accompanying drawings which illustrate preferred embodiments of the present invention.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 1은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 상기 플래시 메모리 장치(100)는, 메모리 셀 어레이(110), 페이지 버퍼부(120) 및 비트라인 전압 제어신호 생성부(130)를 구비할 수 있다. 1 is a diagram illustrating a flash memory device according to an embodiment of the present invention. Referring to FIG. 1, the flash memory device 100 may include a memory cell array 110, a page buffer unit 120, and a bit line voltage control signal generator 130.

도 1에 도시된 메모리 셀 어레이(110)는, 복수 개의 메모리 셀들을 구비하는 일반적인 플래시 메모리 셀 어레이로서, 그 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다. 도 1에 도시된 메모리 셀 어레이(110)는 낸드(NAND) 플래시 메모리 셀 어레이일 수 있다.The memory cell array 110 shown in FIG. 1 is a general flash memory cell array having a plurality of memory cells, and the configuration and operation thereof are well known to those skilled in the art, and a detailed description thereof will be omitted here. The memory cell array 110 shown in FIG. 1 may be a NAND flash memory cell array.

페이지 버퍼부(120)는, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼부(120)는, 비트라인 전압 제어신호 생성부(130)로부터 입력받은 비트라인 전압 제어신호(BLSHF)에 응답하여 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)의 전압 레벨을 제어할 수 있다. 도 1에 도시되지는 않았으나, 페이지 버퍼부(120)는 래치부(미도시) 및 데이터 입출력부(미도시) 등을 구비하여 메모리 셀 어레이의 데이터를 독출하거나 메모리 셀 어레이에 데이터를 기입할 수도 있다.The page buffer unit 120 may be connected to the memory cell array 110 through a plurality of bit lines BL0, BL1, BLm-1, and BLm. The page buffer unit 120 outputs the voltage of the plurality of bit lines BL0, BL1, BLm-1 and BLm in response to the bit line voltage control signal BLSHF input from the bit line voltage control signal generating unit 130. [ You can control the level. Although not shown in FIG. 1, the page buffer unit 120 may include a latch unit (not shown) and a data input / output unit (not shown) to read data from the memory cell array or write data to the memory cell array have.

비트라인 전압 제어신호 생성부(130)는 비트라인 전압 제어신호(BLSHF)를 생성하여 페이지 버퍼부(120)로 출력할 수 있다. 비트라인 전압 제어신호(BLSHF)는 외부로부터 상기 플래시 메모리 장치(100)로 제공되는 전원전압의 변동에 무관한 전압 레벨을 가질 수 있다. 비트라인 전압 제어신호 생성부(130)는, 플래시 메모리 장치(100)에 구비되는 내부 전압 발생기(미도시) 등으로부터 출력되는 일정한 크기의 전압들을 공급받을 수 있다. 비트라인 전압 제어신호 생성부(130)는, 내부 전압 발생기(미도시) 등으로부터 공급받은 일정한 크기의 전압들에 따라 비트라인 전압 제어신호(BLSHF)의 전압 레벨을 결정하여 출력할 수 있다. 한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 비트라인 전압 제어신호 생성부(130)를 구비하지 않을 수도 있다. The bit line voltage control signal generation unit 130 may generate the bit line voltage control signal BLSHF and output the generated bit line voltage control signal BLSHF to the page buffer unit 120. The bit line voltage control signal BLSHF may have a voltage level that is independent of variations in the power supply voltage supplied from the outside to the flash memory device 100. [ The bit line voltage control signal generating unit 130 may receive voltages of a predetermined magnitude outputted from an internal voltage generator (not shown) provided in the flash memory device 100. [ The bit line voltage control signal generating unit 130 may determine and output the voltage level of the bit line voltage control signal BLSHF according to voltages of a predetermined magnitude supplied from an internal voltage generator (not shown) or the like. Meanwhile, the flash memory device according to another embodiment of the present invention may not include the bit line voltage control signal generating unit 130. FIG.

본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 동작을 설명하기 위하여, 플래시 메모리 장치의 BCE(boosting charge effect) 현상에 대하여 먼저 설명하기로 한다. BCE 현상은, 플래시 메모리 장치의 ISPP(Incremental step pulse program) 도중에 인접한 프로그램 금지(inhibit) 상태의 스트링(string)이 높은 전압으로 부스팅(boosting)되어, 커플링(coupling) 효과에 의해 프로그램할 메모리 셀의 플로팅 게이트 전압이 상승하여 ISPP 전압보다 오버 프로그램(over program)되는 현상을 의미한다.In order to explain the operation of the flash memory device 100 according to an embodiment of the present invention, the boosting charge effect (BCE) phenomenon of the flash memory device will be described first. During the incremental step pulse program (ISPP) of the flash memory device, the BCE phenomenon is boosted by a string of adjacent program inhibit states to a high voltage, The floating gate voltage of the semiconductor memory device increases to over program the ISPP voltage.

즉, ISPP 도중에 메모리 셀이 검증 전압(verify voltage) 이상으로 프로그램 되어서 다음 루프 때 프로그램 금지(inhibit) 상태가 되면, 프로그램 금지 상태가 된 셀이 포함된 스트링(string)이 높은 전압으로 부스팅(boosting)되므로, 커플링 효과에 의해 프로그램 금지 상태가 된 메모리 셀에 인접한 메모리 셀의 플로팅 게이트 전압이 상승하게 된다. 이렇게 되면 ISPP에 의해서 일정량만큼씩 프로그램이 되어야 할 메모리 셀이 커플링 효과에 의해 상승한 플로팅 게이트 전압만큼 더 높은 전압으로 프로그램이 되게 된다. 이와 같은 BCE 현상으로 인해 메모리 셀의 산포가 퍼지게 되는데, 최근에는 플래시 메모리 장치의 집적도가 향상되어 메모리 셀 간의 간격이 좁아져 BCE 현상에 의한 영향이 커지고 있다.That is, when the memory cell is programmed to be above the verify voltage during the ISPP, and the program is inhibited at the next loop, the string including the cell for which the program is inhibited is boosted to a high voltage. So that the floating gate voltage of the memory cell adjacent to the memory cell which is in the program inhibited state due to the coupling effect is raised. In this case, the memory cell to be programmed by the ISPP by a certain amount is programmed to a higher voltage by the floating gate voltage increased by the coupling effect. The spread of the memory cell spreads due to the BCE phenomenon. In recent years, the degree of integration of the flash memory device is improved, and the interval between the memory cells is narrowed, so that the influence of the BCE phenomenon is increasing.

일반적으로 이와 같은 BCE 현상에 따른 영향을 보상하기 위하여 전원전압(VDD)에 연동되는 전압 값을 이용하여 비트라인의 전압을 제어한다. 즉, 종래의 방법은, 프로그램 동작 전의 비트라인 프리차지 단계에서, 프로그램 금지 상태의 비트라인들은 VDD-A 전압으로 프리차지하고, 프로그램할 비트라인들은 0V로 프리차지한다. 즉, 종래의 방법은, 프로그램 금지 상태의 비트라인들과 프로그램할 비트라인들을 서로 다른 전압 값으로 프리차지한다. 그 다음, 프로그램할 비트라인들을 플로팅(floating)시키고, 프로그램 금지 상태의 비트라인들의 전압을 A만큼 상승시켜 VDD로 만들면, 프로그램할 비트라인들 중에서 프로그램 금지 상태의 비트라인에 인접한 비트라인의 전압 레벨은 커플링 효과에 의해 αA만큼 상승하게 된다. 여기에서, α는 비트라인 간의 커플링 비율(coupling ratio)을 의미하고, 80~90% 정도의 값을 가질 수 있다.Generally, to compensate for the influence of the BCE phenomenon, the voltage of the bit line is controlled using a voltage value coupled to the power supply voltage (VDD). That is, in the conventional method, in the bit line pre-charge step before the program operation, the bit lines in the program inhibited state are precharged to the voltage VDD-A, and the bit lines to be programmed are precharged to 0V. That is, the conventional method precharges the program inhibited bit lines and the programmed bit lines to different voltage values. Then, when the bit lines to be programmed are floating, and the voltage of the bit lines in the program inhibited state is raised to A by VDD, the voltage level of the bit line adjacent to the program inhibited bit line Is increased by? A by the coupling effect. Here,? Denotes a coupling ratio between bit lines, and may have a value of about 80 to 90%.

이에 따라, 프로그램할 비트라인들 중에서 프로그램 금지 상태의 비트라인에 인접한 비트라인의 전압 레벨은 0V가 아닌 αA가 되어, 이후 프로그램 동작 시에 αA만큼 덜 프로그램된다. 따라서, 이와 같은 방법으로 프로그램 금지 상태의 비트라인에 인접한 메모리 셀이 ISPP 전압보다 오버 프로그램(over program)되는 것을 보상할 수 있다.Accordingly, the voltage level of the bit line adjacent to the bit line in the program inhibited state among the bit lines to be programmed becomes? A, not 0V, and is programmed less by? A in the program operation thereafter. Thus, in this way, it is possible to compensate for over programming the memory cell adjacent to the bit line in the program inhibit state than the ISPP voltage.

한편, 프로그램할 비트라인들 중에서 프로그램 금지 상태의 비트라인에 인접하지 않은 비트라인은, 상술한 바와 같은 커플링 효과를 받지 않기 때문에 프리차지 전압인 0V로 유지되어, ISPP 전압에 따라 프로그램될 수 있다.On the other hand, among the bit lines to be programmed, the bit line not adjacent to the bit line in the program inhibiting state is maintained at 0 V, which is the precharge voltage, because it is not subjected to the coupling effect as described above and can be programmed according to the ISPP voltage .

그러나, 이와 같은 종래의 방법은, 프로그램 금지 상태의 비트라인 전압을 제어하기 위하여, VDD+Vt 및 VDD+Vt-A의 전압 등이 필요하다. 여기에서, Vt는 비트라인에 연결되는 트랜지스터의 문턱 전압(Threshold voltage)일 수 있다.However, such a conventional method requires a voltage of VDD + Vt and VDD + Vt-A, etc. in order to control the bit line voltage in the program inhibited state. Here, Vt may be the threshold voltage of the transistor connected to the bit line.

그런데, VDD+Vt 및 VDD+Vt-A의 전압은, 전원전압(VDD)이 일정하거나 내부 전압 변환기(IVC) 등을 구비하여 일정한 전원전압(VDD)을 사용하는 장치에서는 사용 가능할지 모르나, 전원전압(VDD)의 변동이 심한 회로에서는 VDD+Vt 전압 및 VDD+Vt-A 전압을 생성하기 위한 회로가 추가적으로 필요하게 된다. The voltages VDD + Vt and VDD + Vt-A may be used in a device in which the power supply voltage VDD is constant or includes the internal voltage converter IVC and uses a constant power supply voltage VDD, A circuit for generating the VDD + Vt voltage and the VDD + Vt-A voltage is additionally required in a circuit in which the voltage VDD varies greatly.

또한, VDD+Vt 전압 및 VDD+Vt-A 전압을 생성하기 위한 회로를 구비하는 대신에, VDD 및 Vt를 일정한 값으로 가정하고 VDD+Vt 전압 및 VDD+Vt-A 전압으로 일정한 전압 값을 사용할 수도 있으나, 이 경우, 전원전압(VDD) 및 Vt에 따라 비트라인 간의 커플링 효과에 의한 전압 상승량이 달라져서, 메모리 셀의 산포가 전원전압(VDD)의 변동에 영향을 받게 된다.Instead of providing a circuit for generating the VDD + Vt voltage and the VDD + Vt-A voltage, assuming that VDD and Vt are constant values, a constant voltage value is used as the VDD + Vt voltage and the VDD + Vt-A voltage However, in this case, the voltage increase due to the coupling effect between the bit lines varies depending on the power supply voltages VDD and Vt, so that the dispersion of the memory cells is affected by the variation of the power supply voltage VDD.

본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 전원전압(VDD)의 변동에 무관한 전압을 사용하여, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)의 전압을 제어함으로써, BCE 현상에 따른 영향을 일정하게 보상할 수 있다. 즉, 비트라인 전압 제어신호 생성부(130)로부터 출력되는 비트라인 전압 제어신호(BLSHF)는, 플래시 메모리 장치(100)에 공급되는 전원전압(VDD)의 변동에 무관한 전압레벨을 가질 수 있다. The flash memory device 100 according to an embodiment of the present invention can use a voltage independent of the variation of the power supply voltage VDD to control the voltages of the plurality of bit lines BL0, BL1, BLm-1, BLm The influence due to the BCE phenomenon can be constantly compensated. That is, the bit line voltage control signal BLSHF output from the bit line voltage control signal generating unit 130 may have a voltage level that is independent of the variation of the power supply voltage VDD supplied to the flash memory device 100 .

도 1을 참조하여, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 구체적인 동작을 설명하면 다음과 같다. Referring to FIG. 1, a specific operation of the flash memory device 100 according to an embodiment of the present invention will be described below.

메모리 셀 어레이(110)에 구비되는 메모리 셀들 간의 특성 차이로 인하여, 플래시 메모리 장치(100)의 프로그램 동작 시에는 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm) 중에서 일부의 비트라인들은 프로그램 금지 상태이고 다른 일부의 비트라인들은 프로그램 상태일 수 있다. 따라서, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm) 중에서, 제1 비트라인(BL0)은 프로그램 금지 상태이고, 제1 비트라인(BL0)에 인접한 제2 비트라인(BL1)은 프로그램 상태인 경우를 가정하여, 플래시 메모리 장치(100)의 프로그램 동작 이전에 수행되는 비트라인 프리차지 단계를 구체적으로 설명한다. 여기에서 비트라인이 인접하여 있다는 것은, 비트라인이 이웃하고 있어 서로 커플링 효과를 줄 수 있는 상태를 의미할 수 있다.Some of the bit lines among the plurality of bit lines BL0, BL1, BLm-1, and BLm may be connected to each other during programming operation of the flash memory device 100 due to the difference in characteristics between the memory cells included in the memory cell array 110 Program inhibit state and some other bit lines may be programmed state. Therefore, among the plurality of bit lines BL0, BL1, BLm-1, and BLm, the first bit line BL0 is in a program inhibited state, and the second bit line BL1 adjacent to the first bit line BL0 The bit line pre-charge step performed before the program operation of the flash memory device 100 is described in detail, assuming that the program is in the program state. Here, the bit lines are adjacent to each other, which means that the bit lines are adjacent to each other and can give a coupling effect to each other.

먼저, 페이지 버퍼부(120)는, 프로그램 금지 상태인 제1 비트라인(BL0) 및 프로그램 상태이고 제1 비트라인(BL0)에 인접한 제2 비트라인(BL1)을 비트라인 전압 제어신호(BLSHF)에 응답하여 일정한 전압으로 프리차지(precharge)할 수 있다. 일예로서, 비트라인 전압 제어신호(BLSHF)는 전원전압(VDD)보다 높은 전압 레벨을 가질 수 있고, 제1 비트라인(BL0) 및 제2 비트라인(BL1)은 전원전압(VDD)으로 프리차지될 수 있다. 물론, 비트라인 전압 제어신호(BLSHF)의 전압 레벨 및 제1 비트라인(BL0)과 제2 비트라인(BL1)이 프리차지되는 전압 레벨은 이에 한정되는 것은 아니고, 당업자라면 이로부터 다양한 변형이 가능할 것이다.First, the page buffer unit 120 sets the first bit line BL0 in the program inhibited state and the second bit line BL1 in the program state and adjacent to the first bit line BL0 to the bit line voltage control signal BLSHF, And can be precharged with a constant voltage in response to the voltage. As an example, the bit line voltage control signal BLSHF may have a voltage level higher than the power supply voltage VDD, and the first bit line BL0 and the second bit line BL1 may be precharged . Of course, the voltage level of the bit line voltage control signal BLSHF and the voltage level at which the first bit line BL0 and the second bit line BL1 are precharged are not limited thereto, and various variations thereof are possible to those skilled in the art will be.

다음으로, 비트라인 전압 제어신호 생성부(130)는 비트라인 전압 제어신호(BLSHF)의 전압 레벨을 감소시킨 후 페이지 버퍼부(120)로 출력하고, 페이지 버퍼부(120)는 프로그램 상태인 제2 비트라인(BL1)의 전압을 접지 전압으로 감소시킬 수 있다. 이 때, 제2 비트라인(BL1)의 전압이 접지 전압으로 감소되면, 제2 비트라인(BL1)의 전압 감소에 따른 커플링(coupling) 효과에 의해 제1 비트라인(BL0)의 전압도 감소하게 된다. 여기에서, 제1 비트라인(BL0)의 전압 레벨은 비트라인 전압 제어신호(BLSHF)의 전압 레벨에 대응되는 값으로 감소될 수 있다. 그러나, 제1 비트라인(BL0)의 전압 레벨이 감소하더라도, 제1 비트라인(BL0)은 프로그램 금지 상태로 유지된다.Next, the bit line voltage control signal generation unit 130 decreases the voltage level of the bit line voltage control signal BLSHF and outputs the reduced voltage level to the page buffer unit 120. The page buffer unit 120 outputs the program state The voltage of the 2-bit line BL1 can be reduced to the ground voltage. At this time, if the voltage of the second bit line BL1 is reduced to the ground voltage, the voltage of the first bit line BL0 also decreases due to the coupling effect due to the decrease of the voltage of the second bit line BL1 . Here, the voltage level of the first bit line BL0 may be reduced to a value corresponding to the voltage level of the bit line voltage control signal BLSHF. However, even if the voltage level of the first bit line BL0 decreases, the first bit line BL0 remains in the program inhibited state.

다음으로, 페이지 버퍼부(120)는 제2 비트라인(BL1)을 플로팅(floating)시키고, 비트라인 전압 제어신호 생성부(130)는 비트라인 전압 제어신호(BLSHF)의 전압 레벨을 A만큼 상승시킨 후 페이지 버퍼부(120)로 출력할 수 있다. 비트라인 전압 제어신호(BLSHF)의 전압 레벨 상승에 따라, 제1 비트라인(BL0)의 전압 레벨도 A만큼 상승될 수 있다. 따라서, 제1 비트라인(BL0)의 전압 레벨 상승에 따른 커플링 효과에 의해 제2 비트라인(BL0)의 전압도 αA만큼 상승하게 된다. 상술한 바와 같이, α는 비트라인 간의 커플링 비율(coupling ratio)을 의미하고, 80~90% 정도의 값을 가질 수 있다. Next, the page buffer unit 120 floats the second bit line BL1, and the bit line voltage control signal generating unit 130 increases the voltage level of the bit line voltage control signal BLSHF by A And then output to the page buffer unit 120. As the voltage level of the bit line voltage control signal BLSHF rises, the voltage level of the first bit line BL0 can also be raised by A. Therefore, the voltage of the second bit line BL0 also increases by? A by the coupling effect caused by the voltage level rise of the first bit line BL0. As described above,? Denotes a coupling ratio between bit lines, and may have a value of about 80 to 90%.

상술한 바와 같은 동작에 의해, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 비트라인 프라차지 단계가 완료되면, 프로그램 금지 상태인 제1 비트라인(BL0)은 전원 전압(VDD)보다 작지만 프로그램 금지 상태는 유지되는 전압 레벨로 프리차지되고, 프로그램 상태이고 제1 비트라인(BL0)에 인접한 제2 비트라인(BL1)은 αA의 전압 레벨로 프리차지될 수 있다.In the flash memory device 100 according to the embodiment of the present invention, when the bit line charge step is completed, the first bit line BL0, which is in a program inhibited state, And the program inhibited state is precharged to the held voltage level, and the second bit line BL1 adjacent to the first bit line BL0 can be precharged to the voltage level of? A.

따라서, 비트라인 프리차지 단계 이후의 프로그램 동작 시에, 제2 비트라인(BL1)에 대응되는 메모리 셀은 αA만큼 덜 프로그램된다. 따라서, 이와 같은 방법으로 프로그램 금지 상태의 비트라인에 인접한 메모리 셀이 ISPP 전압보다 오버 프로그램(over program)되는 것을 보상할 수 있다. 여기에서 A 값은, BCE 현상에 따라 보상하고자 하는 전압 레벨 및 커플링 비율 α에 따라 사용자에 의해 적절한 값이 선택될 수 있다.Therefore, in the program operation after the bit line pre-charge step, the memory cells corresponding to the second bit line BL1 are less programmed by? A. Thus, in this way, it is possible to compensate for over programming the memory cell adjacent to the bit line in the program inhibit state than the ISPP voltage. Here, the A value can be selected by the user according to the voltage level and the coupling ratio? To be compensated according to the BCE phenomenon.

본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 동작 동안, 비트라인 전압 제어신호 생성부(130)로부터 출력되는 비트라인 전압 제어신호(BLSHF)의 전압 레벨은 플래시 메모리 장치(100)에 제공되는 전원 전압(VDD)의 변동에 무관한 전압 레벨을 가질 수 있다. 따라서, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, 전원전압(VDD)에 연동되는 VDD+Vt 전압 등을 생성하기 위한 별도의 회로가 필요하지 않고, 전원전압(VDD)의 변동에 무관하게 일정한 전압 레벨(αA)로 제2 비트라인(BL1)을 프리차지하여, ISPP 전압보다 오버 프로그램되는 것을 일정하게 보상할 수 있다. The voltage level of the bit line voltage control signal BLSHF output from the bit line voltage control signal generator 130 during the operation of the flash memory device 100 according to the embodiment of the present invention is applied to the flash memory device 100 It can have a voltage level that is independent of the variation of the supplied power supply voltage VDD. Therefore, the flash memory device 100 according to the embodiment of the present invention does not require a separate circuit for generating the VDD + Vt voltage or the like interlocked with the power supply voltage VDD, The second bit line BL1 is precharged to a constant voltage level? A regardless of the ISPP voltage, thereby compensating for over programming than the ISPP voltage.

상술한 바와 같은 본 발명의 일실시예에 따른 플래시 메모리 장치(100)의 동작은, 차후 도 4를 참조하여 보다 구체적으로 상술할 것이다.The operation of the flash memory device 100 according to one embodiment of the present invention as described above will be described later in detail with reference to FIG.

도 2는, 도 1에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다. 도 2를 참조하면, 상기 플래시 메모리 장치(200)는, 메모리 셀 어레이(210), 페이지 버퍼부(220) 및 비트라인 전압 제어신호 생성부(130)를 구비할 수 있다. 도 2에 도시된 메모리 셀 어레이(210) 및 비트라인 전압 제어신호 생성부(230)는, 도 1에 도시된 메모리 셀 어레이(110) 및 비트라인 전압 제어신호 생성부(130)에 대응될 수 있다.FIG. 2 is a view showing a specific embodiment of the flash memory device shown in FIG. 1. FIG. Referring to FIG. 2, the flash memory device 200 may include a memory cell array 210, a page buffer unit 220, and a bit line voltage control signal generator 130. The memory cell array 210 and the bit line voltage control signal generation unit 230 shown in FIG. 2 correspond to the memory cell array 110 and the bit line voltage control signal generation unit 130 shown in FIG. 1 have.

도 2를 참조하면, 페이지 버퍼부(220)는, 비트라인 전압 제어부(223) 및 비트라인 전압 공급부(226)를 구비할 수 있다. 비트라인 전압 제어부(223)는, 비트라인 전압 제어신호 생성부(230)로부터 입력받은 비트라인 전압 제어신호(BLSHF) 및 비트라인 전압 공급부(226)로부터 입력받은 복수 개의 비트라인 공급전압들(VBL0, VBL1, VBLm-1, VBLm)에 응답하여, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm)의 전압 레벨을 제어할 수 있다. 비트라인 전압 공급부(226)는, 복수 개의 비트라인들(BL0, BL1, BLm-1, BLm) 각각에 대응되는 복수 개의 비트라인 공급전압들(VBL0, VBL1, VBLm-1, VBLm)을 비트라인 전압 제어부(223)로 출력할 수 있다. 비트라인 전압 제어부(223) 및 비트라인 전압 공급부(226)의 구체적인 동작은 도 3 및 도 4를 참조하여 상술하기로 한다.Referring to FIG. 2, the page buffer unit 220 may include a bit line voltage control unit 223 and a bit line voltage supply unit 226. The bit line voltage control unit 223 controls the bit line voltage control signal BLSHF input from the bit line voltage control signal generation unit 230 and the bit line voltage supply voltages VBL0 The voltage levels of the plurality of bit lines BL0, BL1, BLm-1, BLm can be controlled in response to the control signals VBL1, VBL1, VBLm-1, and VBLm. The bit line voltage supply unit 226 supplies a plurality of bit line supply voltages VBL0, VBL1, VBLm-1, and VBLm corresponding to the plurality of bit lines BL0, BL1, BLm-1, And outputs it to the voltage control unit 223. The concrete operation of the bit line voltage control unit 223 and the bit line voltage supply unit 226 will be described in detail with reference to FIG. 3 and FIG.

도 3은, 도 2에 도시된 플래시 메모리 장치의 구체적인 일실시예를 나타내는 도면이다. 도 3을 참조하면, 상기 플래시 메모리 장치(300)는, 메모리 셀 어레이(310), 페이지 버퍼부(320) 및 비트라인 전압 제어신호 생성부(330)를 구비할 수 있다. 페이지 버퍼부(320)는, 비트라인 전압 제어부(323) 및 비트라인 전압 공급부(326)를 구비할 수 있다. 도 3에 도시된 메모리 셀 어레이(310) 및 비트라인 전압 제어신호 생성부(330)는, 도 1에 도시된 메모리 셀 어레이(110) 및 비트라인 전압 제어신호 생성부(130)에 대응될 수 있다. 또한, 도 3에 도시된 비트라인 전압 제어부(323) 및 비트라인 전압 공급부(326)는, 도 2에 도시된 비트라인 전압 제어부(223) 및 비트라인 전압 공급부(226)에 대응될 수 있다.3 is a view showing a specific embodiment of the flash memory device shown in FIG. 3, the flash memory device 300 may include a memory cell array 310, a page buffer 320, and a bit line voltage control signal generator 330. The page buffer unit 320 may include a bit line voltage control unit 323 and a bit line voltage supply unit 326. The memory cell array 310 and the bit line voltage control signal generation unit 330 shown in FIG. 3 correspond to the memory cell array 110 and the bit line voltage control signal generation unit 130 shown in FIG. have. The bit line voltage control unit 323 and the bit line voltage supply unit 326 shown in FIG. 3 may correspond to the bit line voltage control unit 223 and the bit line voltage supply unit 226 shown in FIG.

도 3에 도시된 플래시 메모리 장치(300)에 구비되는 메모리 셀 어레이(310)는, 낸드 플래시 메모리 셀 어레이(NAND flash memory cell array)일 수 있다. 도 3을 참조하면, 메모리 셀 어레이(310)는, 스트링 선택 트랜지스터(string selection transistor; SST), 복수 개의 메모리 셀들(MC0 ~ MCn) 및 접지 선택 트랜지스터(ground selection transistor; GST)를 구비할 수 있다. 복수 개의 메모리 셀들(MC0 ~ MCn)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 연결될 수 있고, 복수 개의 메모리 셀들(MC0 ~ MCn) 각각의 컨트롤 게이트(control gate)는 대응되는 워드 라인(WL0 ~ WLn)에 연결될 수 있다. The memory cell array 310 included in the flash memory device 300 shown in FIG. 3 may be a NAND flash memory cell array. 3, the memory cell array 310 may include a string selection transistor (SST), a plurality of memory cells MC0 to MCn, and a ground selection transistor (GST) . A plurality of memory cells MC0 to MCn may be connected between the string selection transistor SST and the ground selection transistor GST and a control gate of each of the plurality of memory cells MC0 to MCn may be connected to a corresponding word And may be connected to lines WL0 to WLn.

스트링 선택 트랜지스터(SST)의 드레인은 대응되는 비트 라인(BL0 ~ BL3)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(string selection line; SSL)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(common source line; CSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(ground selection line; GSL)에 연결될 수 있다. 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST) 및 그 사이에 연결된 복수 개의 메모리 셀들(MC0 ~ MCn)을 하나의 스트링(string)으로 지칭할 수 있다. 도 3에 도시된 메모리 셀 어레이(310)의 구성 및 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.The drain of the string selection transistor SST may be connected to the corresponding bit line BL0 to BL3 and the gate of the string selection transistor SST may be connected to a string selection line SSL. In addition, the source of the ground selection transistor GST may be connected to a common source line CSL, and the gate of the ground selection transistor GST may be connected to a ground selection line GSL. One string selection transistor SST, one ground selection transistor GST and a plurality of memory cells MC0 to MCn connected therebetween may be referred to as one string. The configuration and operation of the memory cell array 310 shown in FIG. 3 are well known to those skilled in the art, and a detailed description thereof will be omitted here.

비트라인 전압 제어부(323)는, 비트라인 전압 제어신호(BLSHF)에 의해 제어되는 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3)을 구비할 수 있다. 즉, 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3) 각각의 게이트 단자에는 비트라인 전압 제어신호 생성부(330)로부터 출력된 비트라인 전압 제어신호(BLSHF)가 인가될 수 있다. 그리고, 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3) 각각의 제1 단자는 대응되는 비트라인(BL0, BL1, BL2, BL3)에 연결될 수 있고, 복수 개의 트랜지스터들(TR0, TR1, TR2, TR3) 각각의 제2 단자는 비트라인 전압 공급부(326)에 연결될 수 있다. The bit line voltage controller 323 may include a plurality of transistors TR0, TR1, TR2, and TR3 controlled by a bit line voltage control signal BLSHF. That is, the bit line voltage control signal BLSHF output from the bit line voltage control signal generator 330 may be applied to the gate terminals of the plurality of transistors TR0, TR1, TR2, and TR3. The first terminal of each of the plurality of transistors TR0, TR1, TR2 and TR3 may be connected to the corresponding bit line BL0, BL1, BL2 and BL3, and the plurality of transistors TR0, TR1, TR2, TR3 may be coupled to the bit line voltage supply 326. [

비트라인 전압 제어부(323)는, 도 1을 참조하여 상술한 바와 같이, 비트라인 전압 제어신호(BLSHF) 및 대응되는 비트라인 공급전압(VBL0, VBL1, VBL2, VBL3)에 따라, 대응되는 비트라인(BL0, BL1, BL2, BL3)의 전압을 제어할 수 있다. 비트라인 전압 제어부(323) 및 비트라인 전압 공급부(326)의 동작에 관한 구체적인 내용은 도 4를 참조하여 상술하기로 한다.The bit line voltage control unit 323 controls the bit line voltage control unit 323 according to the bit line voltage control signal BLSHF and the corresponding bit line supply voltages VBL0, VBL1, VBL2 and VBL3 as described above with reference to Fig. The voltages of the bit lines BL0, BL1, BL2, and BL3 can be controlled. The details of the operations of the bit line voltage control unit 323 and the bit line voltage supply unit 326 will be described in detail with reference to FIG.

도 4는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 비트라인 프리차지 동작 및 프로그램 동작을 나타내는 타이밍도(Timing diagram)이다. 도 4는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 동작 시에, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 선택되지 않은 워드라인(WL(unselected)), 선택된 워드라인(WL(selected)), 비트라인 전압 제어신호(BLSHF), 프로그램 금지 상태의 비트라인(BL(inhibit)), 프로그램 상태의 비트라인(BL(program)), 프로그램 금지 상태의 비트라인에 대응되는 비트라인 공급전압(VBL(inhibit)), 및 프로그램 상태의 비트라인에 대응되는 비트라인 공급전압(VBL(program))의 파형(waveform)을 도시하고 있다. 도 3을 참조하면, t0 부터 t3 까지의 구간은 비트라인 프리차지 단계이고, t3 부터 t4 까지의 구간은 메모리 셀의 프로그램 단계라고 할 수 있다. 4 is a timing diagram illustrating a bit line precharge operation and a program operation of a flash memory device according to an embodiment of the present invention. FIG. 4 is a circuit diagram of a flash memory device according to an embodiment of the present invention. In FIG. 4, A bit line BL (inhibit) in a program inhibited state, a bit line BL (program) in a program state, a bit line BL (program) in a program inhibited state, a bit line BL The bit line supply voltage VBL (inhibit), and the waveform of the bit line supply voltage VBL (program) corresponding to the bit line in the programmed state. Referring to FIG. 3, a period from t0 to t3 is a bit line pre-charge stage, and a period from t3 to t4 is a program stage of a memory cell.

도 3에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치(300)에서, 제1 비트라인들(BL0, BL1)은 프로그램 금지(inhibit) 상태이고, 제2 비트라인들(BL2, BL3)은 프로그램 상태인 경우를 가정하고, 도 4를 참조하여 상기 플래시 메모리 장치(300)의 프로그램 동작을 설명하기로 한다. 다만, 도 4에 도시된 프로그램 금지 상태의 비트라인(BL(inhibit))은 프로그램 상태인 제2 비트라인(BL2)과 인접한 제1 비트라인(BL1)을 의미하고, 도 4에 도시된 프로그램 상태의 비트라인(BL(program))은 프로그램 금지 상태인 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)를 의미한다. 한편, 도 4에 도시된 바와 같이, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 t0부터 t4까지의 구간 동안 각각 0V 및 스트링 선택 전압(VSSL)으로 유지될 수 있다.In the flash memory device 300 according to the embodiment of the present invention shown in FIG. 3, the first bit lines BL0 and BL1 are in a program inhibit state and the second bit lines BL2 and BL3 are non- The program operation of the flash memory device 300 will be described with reference to FIG. However, the bit line BL (inhibit) in the program inhibited state shown in FIG. 4 means the first bit line BL1 adjacent to the second bit line BL2 in the programmed state, The bit line BL (program) of the first bit line BL1 refers to the second bit line BL2 adjacent to the first bit line BL1 that is in the program inhibited state. On the other hand, as shown in FIG. 4, the ground selection line GSL and the string selection line SSL can be maintained at 0V and the string selection voltage V SSL , respectively, during a period from t0 to t4.

먼저, t0부터 t1까지의 구간에서, 비트라인 전압 제어신호 생성부(330)는 비트라인 전압 제어신호(BLSHF)를 제1 전압 레벨(V1)로 설정하여 비트라인 전압 제어부(323)로 출력할 수 있다. 그리고, 비트라인 전압 공급부(326)는, 프로그램 금지 상태인 제1 비트라인들(BL0, BL1)에 대응되는 비트라인 공급전압(VBL0, VBL1) 및 프로그램 상태인 제2 비트라인들(BL2, BL3)에 대응되는 비트라인 공급전압(VBL2, VBL3)을 모두 전원전압(VDD)으로 설정하여 출력할 수 있다.First, in a period from t0 to t1, the bit line voltage control signal generator 330 sets the bit line voltage control signal BLSHF to the first voltage level V1 and outputs it to the bit line voltage controller 323 . The bit line voltage supply unit 326 supplies the bit line supply voltages VBL0 and VBL1 corresponding to the program inhibited first bit lines BL0 and BL1 and the second bit lines BL2 and BL3 The bit line supply voltages VBL2 and VBL3 corresponding to the bit line supply voltages VBL2 and VBL3 can be set to the power supply voltage VDD and output.

여기에서, 제1 전압 레벨(V1)은 전원전압(VDD)보다 높은 고전압이고 전원전압(VDD)의 변동에 무관한 전압으로서, 트랜지스터들(TR0, TR1, TR2, TR3)이 모두 턴온되어 제1 비트라인들(BL0, BL1) 및 제2 비트라인들(BL2, BL3)은 모두 전원전압(VDD)으로 프리차지(precharge)될 수 있다. 일예로서, 제1 전압 레벨(V1)은, 페이지 버퍼 전압(Vpb)일 수 있다. 다만, 제1 전압 레벨(V1) 및 제1 비트라인들(BL0, BL1)과 제2 비트라인들(BL2, BL3)이 프리차지되는 전압 레벨은 이에 한정되는 것은 아니고, 당업자라면 이로부터 다양한 변형이 가능할 것이다. Here, the first voltage level V1 is a high voltage higher than the power source voltage VDD and is independent of the variation of the power source voltage VDD. The transistors TR0, TR1, TR2 and TR3 are both turned on, The bit lines BL0 and BL1 and the second bit lines BL2 and BL3 may all be precharged to the power supply voltage VDD. As an example, the first voltage level V1 may be the page buffer voltage Vpb. However, the voltage level at which the first voltage level V1 and the first bit lines BL0 and BL1 and the second bit lines BL2 and BL3 are precharged is not limited thereto, Will be possible.

다음으로 t1이 되면, 비트라인 전압 제어신호 생성부(330)는 비트라인 전압 제어신호(BLSHF)를 제2 전압 레벨(V2)로 설정하여 비트라인 전압 제어부(323)로 출력할 수 있다. 여기에서, 제2 전압 레벨(V2)은 제1 전압 레벨(V1)보다 작은 값이고 전원전압(VDD)의 변동에 무관한 전압일 수 있다. 일예로서, 제2 전압 레벨(V2)은 2V로 설정될 수 있다.Next, when t1 is reached, the bit line voltage control signal generator 330 sets the bit line voltage control signal BLSHF to the second voltage level V2 and outputs the bit line voltage control signal BLSHF to the bit line voltage controller 323. Here, the second voltage level V2 is a value smaller than the first voltage level V1 and may be a voltage irrespective of variations in the power source voltage VDD. As an example, the second voltage level V2 may be set to 2V.

그리고 t1에서, 비트라인 전압 공급부(326)는 프로그램 상태인 제2 비트라인들(BL2, BL3)에 대응되는 비트라인 공급전압(VBL2, VBL3)을 0V로 설정하여 출력할 수 있다. 비트라인 공급전압(VBL2, VBL3)이 0V로 감소되면, 제2 비트라인들(BL2, BL3)도 방전(discharge)되어 전압 레벨이 0V로 감소될 수 있다. 이 때, 제2 비트라인(BL2)의 전압이 0V로 감소되면, 커플링 효과에 의해 제2 비트라인(BL2)에 인접한 제1 비트라인(BL1)의 전압 레벨(BL(inhibit))도 감소하게 된다. 다만, 비트라인 전압 제어신호(BLSHF)가 제2 전압 레벨(V2)로 유지되므로, 제1 비트라인(BL1)의 전압 레벨(BL(inhibit))은 V2-Vt까지 감소될 수 있다. Then, at t1, the bit line voltage supply unit 326 can output the bit line supply voltages VBL2 and VBL3 corresponding to the programmed second bit lines BL2 and BL3 to 0V. When the bit line supply voltages VBL2 and VBL3 are reduced to 0 V, the second bit lines BL2 and BL3 are also discharged, so that the voltage level can be reduced to 0V. At this time, if the voltage of the second bit line BL2 is reduced to 0 V, the voltage level BL (inhibit) of the first bit line BL1 adjacent to the second bit line BL2 is also reduced . However, since the bit line voltage control signal BLSHF is maintained at the second voltage level V2, the voltage level BL (inhibit) of the first bit line BL1 can be reduced to V2-Vt.

그런데, 제1 비트라인(BL1)은 프로그램 금지 상태로 유지되기 위해서는 제1 비트라인(BL1)에 대응되는 스트링 트랜지스터(SST)가 턴오프될 필요가 있으므로, V2-Vt는 VSSL-Vts보다 큰 값을 가져야 한다(Vt는 비트라인 전압 제어부의 트랜지스터들(TR0, TR1, TR2, TR3)의 문턱전압이고, Vts는 스트링 선택 트랜지스터(SST0, SST1, SST2, SST3)의 문턱전압을 의미). 이와 같은 조건을 만족한다면, 제1 비트라인(BL1)의 전압 레벨이 감소하더라도, 제1 비트라인(BL1)은 프로그램 금지 상태로 유지될 수 있다. However, since the first bit line BL1 needs to turn off the string transistor SST corresponding to the first bit line BL1 in order to maintain the program inhibited state, V2-Vt is larger than V SSL -Vts (Vt is the threshold voltage of the transistors TR0, TR1, TR2 and TR3 of the bit line voltage control unit and Vts is the threshold voltage of the string selection transistors SST0, SST1, SST2 and SST3). If such a condition is satisfied, the first bit line BL1 can be maintained in the program inhibited state even if the voltage level of the first bit line BL1 decreases.

한편, 제1 비트라인들(BL0, BL1) 중에서 제2 비트라인(BL2)에 인접하지 않은 제1 비트라인(BL0)은 제2 비트라인(BL2)의 전압 감소에 따른 커플링 효과를 받지 않으므로, 제1 비트라인(BL0)의 전압 레벨은 전원전압(VDD)으로 유지될 것이다.On the other hand, among the first bit lines BL0 and BL1, the first bit line BL0 which is not adjacent to the second bit line BL2 is not subjected to the coupling effect due to the voltage reduction of the second bit line BL2 , The voltage level of the first bit line BL0 will be maintained at the power supply voltage VDD.

다음으로 t2가 되면, 비트라인 전압 공급부(326)는 제2 비트라인들(BL2, BL3)에 대응되는 비트라인 공급전압(VBL2, VBL3)을 플로팅(floating)시킬 수 있다. 그리고, 비트라인 전압 제어신호 생성부(330)는, 비트라인 전압 제어신호(BLSHF)를 제3 전압 레벨(V3)로 설정하여 비트라인 전압 제어부(323)로 출력할 수 있다. 여기에서, 제3 전압 레벨(V3)은 제2 전압 레벨(V2)보다 A만큼 큰 값이고, 전원전압(VDD)의 변동에 무관한 전압일 수 있다.Next, at t2, the bit line voltage supply unit 326 can float the bit line supply voltages VBL2 and VBL3 corresponding to the second bit lines BL2 and BL3. The bit line voltage control signal generator 330 may output the bit line voltage control signal BLSHF to the bit line voltage controller 323 by setting the bit line voltage control signal BLSHF to the third voltage level V3. Here, the third voltage level V3 is a value larger than the second voltage level V2 by A, and may be a voltage irrespective of variations in the power source voltage VDD.

비트라인 전압 제어신호(BLSHF)의 전압 레벨이 제3 전압 레벨(V3)이 되어, 제2 전압 레벨(V2)보다 A만큼 상승되면, 제1 비트라인(BL1)에 대응되는 비트라인 공급전압(VBL1)이 전원전압(VDD)으로 유지되고 있으므로 제1 비트라인(BL1)의 전압 레벨(BL(inhibit))도 A만큼 상승되어 V3-Vt의 값을 가질 수 있다. 그리고, 제1 비트라인(BL1)의 전압 레벨(BL(inhibit)) 상승에 따른 커플링 효과에 의해, 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)의 전압 레벨(BL(program))도 αA만큼 상승하게 된다. 상술한 바와 같이, α는 비트라인 간의 커플링 비율(coupling ratio)을 의미하고, 80~90% 정도의 값을 가질 수 있다. When the voltage level of the bit line voltage control signal BLSHF becomes the third voltage level V3 and increases by A from the second voltage level V2, the bit line supply voltage The voltage level BL (inhibit) of the first bit line BL1 is also increased by A to have the value of V3-Vt because the voltage VBL1 is maintained at the power supply voltage VDD. The coupling effect resulting from the rise of the voltage level BL (inhibit) of the first bit line BL1 causes the voltage level BL of the second bit line BL2 adjacent to the first bit line BL1 ) Is also increased by? A. As described above,? Denotes a coupling ratio between bit lines, and may have a value of about 80 to 90%.

다만, 제2 비트라인(BL2)은 프로그램 상태로 유지되어야 하므로, 제2 비트라인(BL2)에 연결된 스트링 선택 트랜지스터(SST)가 턴오프되지 않기 위하여 제2 비트라인의 전압 레벨(BL(program))인 αA는 VSSL-Vts보다 작은 값일 필요가 있다. 일예로서, αA는 0.3V로 설정될 수 있다.Since the second bit line BL2 must be maintained in the program state, the voltage level BL (program) of the second bit line is set so that the string selection transistor SST connected to the second bit line BL2 is not turned off. ) Needs to be a value smaller than V SSL -V ts. As an example,? A may be set to 0.3V.

한편, 제2 비트라인들(BL2, BL3) 중에서 제1 비트라인(BL1)에 인접하지 않은 제2 비트라인(BL3)은 제1 비트라인(BL1)의 전압 상승에 따른 커플링 효과를 받지 않으므로, 제2 비트라인(BL3)의 전압 레벨은 0V로 유지될 것이다.On the other hand, the second bit line BL3 which is not adjacent to the first bit line BL1 among the second bit lines BL2 and BL3 is not subjected to the coupling effect due to the voltage rise of the first bit line BL1 , And the voltage level of the second bit line BL3 will be maintained at 0V.

마지막으로 t3부터 t4까지의 구간 동안, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 선택된 워드라인(WL(selected))에는 프로그램 전압(VPGM)을 인가하고 선택되지 않은 워드라인(WL(unselected))에는 패스 전압(VPASS)을 인가하여 프로그램 동작을 수행할 수 있다. 이와 같은 플래시 메모리 장치의 프로그램 동작은, 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다.Finally, during a period from t3 to t4, a flash memory device according to an embodiment of the present invention applies a program voltage VPGM to a selected word line WL (selected) and applies a program voltage VPGM to unselected word lines WL ), The program operation can be performed by applying the pass voltage VPASS. The program operation of such a flash memory device is widely known to those skilled in the art, and thus a detailed description thereof will be omitted.

상술한 바와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치(300)는, t0 부터 t3까지의 구간 동안 비트라인 프라차지 단계가 완료될 수 있다. 비트라인 프리차지 단계가 완료되면, 프로그램 금지 상태이고 제2 비트라인(BL2)에 인접한 제1 비트라인(BL1)은 전원 전압(VDD)보다 작지만 프로그램 금지 상태는 유지되는 전압 레벨(V3-Vt)로 프리차지되고, 프로그램 상태이고 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)은 αA의 전압 레벨로 프리차지될 수 있다. 그리고, 프로그램 상태이고 제1 비트라인(BL1)에 인접하지 않은 제2 비트라인(BL3)은 0V의 전압 레벨로 프리차지될 수 있다.As described above, in the flash memory device 300 according to an embodiment of the present invention, the bit line precharge step can be completed during a period from t0 to t3. When the bit line pre-charging step is completed, the first bit line BL1, which is in the program inhibited state and adjacent to the second bit line BL2, is at the voltage level V3-Vt, which is lower than the power source voltage VDD, And the second bit line BL2 in the program state and adjacent to the first bit line BL1 can be precharged to the voltage level of? A. The second bit line BL3, which is in a programmed state and is not adjacent to the first bit line BL1, can be precharged to a voltage level of 0V.

따라서, 비트라인 프리차지 단계 이후의 프로그램 동작 시에, 프로그램 금지 상태인 제1 비트라인(BL1)에 인접한 제2 비트라인(BL2)에 대응되는 메모리 셀은, 프로그램 금지 상태인 제1 비트라인(BL1)에 인접하지 않은 제2 비트라인(BL3)에 대응되는 메모리 셀보다 αA만큼 덜 프로그램된다. 따라서, 이와 같은 방법으로 프로그램 금지 상태의 비트라인에 인접한 메모리 셀이 ISPP 전압보다 오버 프로그램(over program)되는 것을 보상할 수 있다. Therefore, in the program operation after the bit line pre-charge step, the memory cell corresponding to the second bit line BL2 adjacent to the first bit line BL1, which is in the program inhibited state, And less than the memory cell corresponding to the second bit line BL3 not adjacent to the bit line BL1. Thus, in this way, it is possible to compensate for over programming the memory cell adjacent to the bit line in the program inhibit state than the ISPP voltage.

본 발명의 일실시예에 따른 플래시 메모리 장치(300)의 동작 동안, 비트라인 전압 제어신호 생성부(330)로부터 출력되는 비트라인 전압 제어신호(BLSHF)의 전압 레벨은 플래시 메모리 장치(300)에 제공되는 전원 전압(VDD)의 변동에 무관한 전압 레벨을 가질 수 있다. 따라서, 상술한 바와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치(300)는, 전원전압(VDD)에 연동되는 VDD+Vt 전압 등을 생성하기 위한 별도의 회로가 필요하지 않고, 전원전압(VDD)의 변동에 무관하게 일정한 전압 레벨(αA)로 제2 비트라인(BL2)을 프리차지하여, ISPP 전압보다 오버 프로그램되는 것을 일정하게 보상할 수 있다. The voltage level of the bit line voltage control signal BLSHF output from the bit line voltage control signal generator 330 during the operation of the flash memory device 300 according to the embodiment of the present invention is applied to the flash memory device 300 It can have a voltage level that is independent of the variation of the supplied power supply voltage VDD. Therefore, as described above, the flash memory device 300 according to the embodiment of the present invention does not require a separate circuit for generating the VDD + Vt voltage or the like interlocked with the power supply voltage VDD, The second bit line BL2 is precharged to a constant voltage level? A regardless of the variation of the voltage VDD, and it is possible to constantly compensate for over programming than the ISPP voltage.

한편, 도 4에 도시된 타이밍도에 따라 동작하는 비트라인 전압 제어신호 생성부(330) 및 비트라인 전압 공급부(326)는, 당업자라면 다양한 구조를 통하여 이를 구현하는 것이 가능할 것이다.Meanwhile, the bit line voltage control signal generator 330 and the bit line voltage supplier 326, which operate according to the timing chart shown in FIG. 4, can be implemented by a person skilled in the art through various structures.

도 5는, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다. 도 5를 참조하면, 상기 플래시 메모리 장치의 프로그램 방법(500)은, 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계(S51), 제1 비트라인의 전압을 상승시키는 단계(S52), 제1 비트라인의 전압 상승에 따른 커플링 효과에 의해 제2 비트라인의 전압을 상승시키는 단계(S53) 및 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계(S54)를 포함할 수 있다. 도 5에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법은, 도 1 내지 도 4를 참조하여 상술한 내용과 유사하므로 여기에서는 자세한 설명을 생략한다.5 is a flowchart showing a programming method of a flash memory device according to an embodiment of the present invention. Referring to FIG. 5, the programming method 500 of the flash memory device includes a step S51 of precharging a first bit line that is in a program inhibited state and a second bit line that is in a program state and is adjacent to the first bit line, A step S52 of raising the voltage of the first bit line by a coupling effect caused by a voltage rise of the first bit line, a step S53 of raising the voltage of the second bit line, (S54). ≪ / RTI > The programming method of the flash memory device according to the embodiment of the present invention shown in FIG. 5 is similar to the above description with reference to FIG. 1 to FIG. 4, and a detailed description thereof will be omitted here.

도 6은, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 순서도(Flowchart)이다. 도 6을 참조하면, 상기 플래시 메모리 장치의 프로그램 방법(600)은, 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계(S61), 제2 비트라인의 전압을 제1 전압으로 감소시키는 단계(S62), 제2 비트라인의 전압 감소에 따른 커플링 효과에 의해 제1 비트라인의 전압을 감소시키는 단계(S63), 제1 비트라인의 전압을 제2 전압으로 상승시키는 단계(S64), 제1 비트라인의 전압 상승에 따른 커플링 효과에 의해 제2 비트라인의 전압을 상승시키는 단계(S65) 및 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계(S66)를 포함할 수 있다. 도 6에 도시된 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법도, 도 1 내지 도 4를 참조하여 상술한 내용과 유사하므로 여기에서는 자세한 설명을 생략한다.6 is a flowchart showing a programming method of a flash memory device according to another embodiment of the present invention. Referring to FIG. 6, the programming method 600 of the flash memory device includes a step S61 of precharging a first bit line that is in a program inhibited state and a second bit line that is in a program state and is adjacent to the first bit line, A step S63 of decreasing the voltage of the first bit line by a coupling effect according to the decrease of the voltage of the second bit line, A step S65 of raising the voltage of the second bit line by a coupling effect in accordance with the voltage rise of the first bit line and a step S65 of raising the voltage of the memory cell corresponding to the second bit line, (S66). ≪ / RTI > The programming method of the flash memory device according to the embodiment of the present invention shown in FIG. 6 is similar to that described above with reference to FIG. 1 to FIG. 4, and therefore a detailed description will be omitted here.

도 7은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 나타내는 도면이다. 도 7에 도시되는 바와 같이, 본 발명에 따른 플래시 메모리 장치(710)는 메모리 컨트롤러(720)와 함께, 메모리 카드(700)를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(720)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 7의 메모리 컨트롤러(720)에 구비되고 있는 SRAM(721), CPU(722), HOST Interface(723), ECC(724), MEMORY Interface(725) 및 버스(726)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 자세한 설명은 생략한다. 7 is a view showing a memory card having a flash memory device according to an embodiment of the present invention. 7, the flash memory device 710 according to the present invention can configure the memory card 700 together with the memory controller 720. [ In such a case, the memory controller 720 may be configured to communicate with an external (e.g., host) through one of various interface protocols such as USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, will be. The structures and operations of the SRAM 721, the CPU 722, the HOST interface 723, the ECC 724, the MEMORY interface 725, and the bus 726 included in the memory controller 720 of FIG. As a matter of course, those skilled in the art will not be described in detail.

바람직하게는, 메모리 컨트롤러(720)와 플래시 메모리 장치(710)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.Preferably, the memory controller 720 and the flash memory device 710 may constitute a solid state drive / disk (SSD) using nonvolatile memory for storing data, for example.

도 8은, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템을 나타내는 도면이다. 도 8을 참조하면, 상기 컴퓨팅 시스템(800)은 버스(860)에 전기적으로 연결된 CPU(830), 사용자 인터페이스(850), 그리고 메모리 컨트롤러(812) 및 플래시 메모리 장치(811)를 구비하는 플래시 메모리 시스템(810)을 구비할 수 있다. 본 발명에 따른 컴퓨팅 시스템(800)은 나아가, 램(840) 및 파워 공급 장치(820)를 더 구비할 수 있다. 8 is a diagram illustrating a computing system having a flash memory device according to an embodiment of the present invention. 8, the computing system 800 includes a CPU 830 electrically coupled to a bus 860, a user interface 850, and a flash memory 812 having a memory controller 812 and a flash memory device 811 System 810 may be provided. The computing system 800 in accordance with the present invention may further include a RAM 840 and a power supply 820. [

도 8에 도시된 플래시 메모리 시스템(810)은, 도 7에 도시된 메모리 카드(700)에 대응될 수 있다. 플래시 메모리 장치(811)에는 마이크로프로세서(830)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 컨트롤러(812)를 통해 저장될 수 있다. The flash memory system 810 shown in Fig. 8 may correspond to the memory card 700 shown in Fig. N-bit data to be processed / processed by the microprocessor 830 (N is an integer greater than or equal to 1) may be stored in the flash memory device 811 through the memory controller 812. [

본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다. When the computing system 800 according to the present invention is a mobile device, a modem for supplying the operating voltage of the computing system and a baseband chipset may be additionally provided. In addition, the computing system 800 according to the present invention may be provided with application chipset, a camera image processor, a mobile DRAM, and the like, to those skilled in the art. As a matter of fact, further explanation is omitted.

한편, 상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.Meanwhile, the flash memory device according to the present invention described above can be mounted using various types of packages. For example, the flash memory device according to the present invention can be used in a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers (PLCC) , Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP) (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-Level Fabricated Package Package (WSP), and the like.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다. While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

110, 210, 310: 메모리 셀 어레이
120, 220, 320: 페이지 버퍼부
130, 230, 330: 비트라인 전압 제어신호 생성부
223, 323: 비트라인 전압 제어부
226, 326: 비트라인 전압 공급부110, 210 and 310: memory cell array
120, 220, and 320:
130, 230, 330: a bit line voltage control signal generating unit
223, 323: bit line voltage control section
226, 326: Bit line voltage supply

Claims (10)

복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이;
비트라인 전압 제어신호를 생성하여 출력하는 비트라인 전압 제어신호 생성부; 및
상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 상기 비트라인 전압 제어신호 생성부로부터 입력받은 상기 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고,
상기 복수 개의 비트라인들은,
프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며,
상기 페이지 버퍼부는,
비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고,
상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 하는 플래시 메모리 장치.A memory cell array having a plurality of memory cells;
A bit line voltage control signal generator for generating and outputting a bit line voltage control signal; And
And a page buffer unit connected to the memory cell array through a plurality of bit lines and controlling a voltage level of the plurality of bit lines in response to the bit line voltage control signal input from the bit line voltage control signal generating unit ,
The plurality of bit lines may include:
A first bit line in a program inhibited state and a second bit line in a program state adjacent to the first bit line,
The page buffer unit comprises:
The bit line precharge step raises the voltage of the second bit line by a coupling effect by raising the voltage of the first bit line in response to the bit line voltage control signal,
Wherein the voltage level of the bit line voltage control signal is independent of variations in the power supply voltage. 제1항에 있어서, 상기 페이지 버퍼부는,
상기 복수 개의 비트라인들 각각에 대응되는 복수 개의 비트라인 공급전압들을 출력하는 비트라인 전압 공급부; 및
상기 비트라인 전압 제어신호 및 상기 복수 개의 비트라인 공급전압들에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 비트라인 전압 제어부를 구비하는 것을 특징으로 하는 플래시 메모리 장치.The apparatus of claim 1, wherein the page buffer unit comprises:
A bit line voltage supply unit for outputting a plurality of bit line supply voltages corresponding to each of the plurality of bit lines; And
And a bit line voltage controller for controlling a voltage level of the plurality of bit lines in response to the bit line voltage control signal and the plurality of bit line supply voltages. 제2항에 있어서, 상기 비트라인 전압 제어부는,
상기 복수 개의 비트라인들과 상기 비트라인 전압 공급부 사이에 연결되는 복수 개의 트랜지스터들을 구비하고,
상기 복수 개의 트랜지스터들 각각의 제1 단자는 대응되는 비트라인에 연결되고, 상기 복수 개의 트랜지스터들 각각의 제2 단자에는 대응되는 비트라인 공급전압이 인가되며, 상기 복수 개의 트랜지스터들 각각의 게이트 단자에는 상기 비트라인 전압 제어신호가 인가되는 것을 특징으로 하는 플래시 메모리 장치.The semiconductor memory device according to claim 2, wherein the bit line voltage controller comprises:
And a plurality of transistors connected between the plurality of bit lines and the bit line voltage supply,
A first terminal of each of the plurality of transistors is connected to a corresponding bit line, a corresponding bit line supply voltage is applied to a second terminal of each of the plurality of transistors, Wherein the bit line voltage control signal is applied. 제2항에 있어서, 상기 비트라인 전압 제어신호는,
상기 플래시 메모리 장치의 프로그램 단계 이전의 비트라인 프리차지 단계에서 제1 전압 레벨, 제2 전압 레벨 및 제3 전압 레벨의 순으로 천이되는 것을 특징으로 하는 플래시 메모리 장치.3. The method of claim 2, wherein the bit line voltage control signal comprises:
And a transition is made in the order of a first voltage level, a second voltage level and a third voltage level in a bit line precharging step prior to a program step of the flash memory device. 제4항에 있어서, 상기 제1 전압 레벨은,
상기 전원전압보다 큰 값을 갖고,
상기 비트라인 전압 제어신호가 상기 제1 전압 레벨로 유지되는 동안, 상기 제1 비트라인 및 제2 비트라인은 상기 전원전압으로 프리차지되는 것을 특징으로 하는 플래시 메모리 장치.5. The method of claim 4,
Wherein the power supply voltage is higher than the power supply voltage,
Wherein the first bit line and the second bit line are precharged to the power supply voltage while the bit line voltage control signal is maintained at the first voltage level. 제4항에 있어서, 상기 제2 전압 레벨은,
상기 제1 전압 레벨보다 작은 값이고,
상기 비트라인 전압 제어신호가 상기 제2 전압 레벨로 유지되는 동안, 상기 제1 비트라인은 프로그램 금지 상태로 유지되고, 상기 제2 비트라인은 접지 전압으로 방전(discharge)되는 것을 특징으로 하는 플래시 메모리 장치.5. The method of claim 4,
The second voltage level is lower than the first voltage level,
Wherein the first bit line is maintained in a program inhibited state while the second bit line is discharged to a ground voltage while the bit line voltage control signal is maintained at the second voltage level. Device. 제4항에 있어서, 상기 제3 전압 레벨은,
상기 제2 전압 레벨보다 큰 값이고,
상기 비트라인 전압 제어신호가 상기 제2 전압 레벨에서 상기 제3 전압 레벨로 천이되기 이전에, 상기 제2 비트라인에 대응되는 비트라인 공급전압은 플로팅(floating)되는 것을 특징으로 하는 플래시 메모리 장치.5. The method of claim 4,
The second voltage level is higher than the second voltage level,
Wherein the bit line supply voltage corresponding to the second bit line is floating before the bit line voltage control signal transitions from the second voltage level to the third voltage level. 제4항에 있어서, 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 상기 제3 전압 레벨은,
전원전압의 변동에 무관하게 일정한 전압 레벨을 갖는 것을 특징으로 하는 플래시 메모리 장치.5. The method of claim 4, wherein the first voltage level, the second voltage level,
Wherein the flash memory device has a constant voltage level irrespective of variations in the power supply voltage. 복수 개의 메모리 셀들을 구비하는 메모리 셀 어레이;
상기 메모리 셀 어레이와 복수 개의 비트라인들을 통해 연결되고, 비트라인 전압 제어신호에 응답하여 상기 복수 개의 비트라인들의 전압 레벨을 제어하는 페이지 버퍼부를 구비하고,
상기 복수 개의 비트라인들은,
프로그램 금지 상태인 제1 비트라인 및 상기 제1 비트라인에 인접하고 프로그램 상태인 제2 비트라인을 구비하며,
상기 페이지 버퍼부는,
비트라인 프리차지 단계에서, 상기 비트라인 전압 제어신호에 응답하여 상기 제1 비트라인의 전압을 상승시킴으로써 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키고,
상기 비트라인 전압 제어신호의 전압레벨은 전원전압의 변동에 무관한 것을 특징으로 하는 플래시 메모리 장치.A memory cell array having a plurality of memory cells;
And a page buffer unit connected to the memory cell array through a plurality of bit lines and controlling a voltage level of the plurality of bit lines in response to a bit line voltage control signal,
The plurality of bit lines may include:
A first bit line in a program inhibited state and a second bit line in a program state adjacent to the first bit line,
The page buffer unit comprises:
The bit line precharge step raises the voltage of the second bit line by a coupling effect by raising the voltage of the first bit line in response to the bit line voltage control signal,
Wherein the voltage level of the bit line voltage control signal is independent of variations in the power supply voltage. 프로그램 금지 상태인 제1 비트라인 및 프로그램 상태이고 상기 제1 비트라인에 인접하는 제2 비트라인을 프리차지하는 단계;
상기 제2 비트라인의 전압을 제1 전압으로 감소시키는 단계;
상기 제1 비트라인의 전압을 제2 전압으로 상승시키고, 상기 제1 비트라인의 전압의 상승에 따른 커플링 효과에 의해 상기 제2 비트라인의 전압을 상승시키는 단계; 및
상기 제2 비트라인에 대응되는 메모리 셀을 프로그램하는 단계를 포함하고,
상기 제2 전압은 전원전압의 변동에 무관한 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.Precharging a first bit line in a program inhibited state and a second bit line in a program state and adjacent to the first bit line;
Reducing the voltage of the second bit line to a first voltage;
Raising a voltage of the first bit line to a second voltage and raising a voltage of the second bit line by a coupling effect according to an increase of a voltage of the first bit line; And
And programming a memory cell corresponding to the second bit line,
Wherein the second voltage is independent of variations in the power supply voltage.
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