TW407370B - Semiconductor integrated circuit device with large internal bus width, including memory and logic circuit - Google Patents

Semiconductor integrated circuit device with large internal bus width, including memory and logic circuit Download PDF

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TW407370B
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Shigeki Tomishima
Akira Yamazaki
Tadato Yamagata
Makoto Hatakenaka
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Description

---^407 Λ70
五、發明說明（1) [發明之背景] [發明之領域] 導體集體電路裝置，更詳言之，係 排之嵌入型動態隨機存取記憶體 本發明係關於一種半 關於具有大寬度内部匯流 (Embedded DRAM)。 [背景技術之說明] 立年來隨著半導艘記憶裳置微細化之進展，而盛行研 究及開發一種於1晶Η ^ 下锌從* HD A U、也进上渴*合栽置動態隨機存取記憶體（以 下簡稱為DRAM)與邏輕. 輯電路之系統LSI。此種DRAM/邏輯混 合載置晶片之特徵之 .Α . t 若與將DRAM晶片與邏輯晶片安裝 在基板上的情況相比軔·^ Λ β tJ t β 二μ μ 牧，可列舉藉由使用晶片上之配線層 而格外擴展DRAM與邏糙带祕 ^ Λ 避轉電路之間的内部匯流排寬度，就可 格外提高DRAM與邏輯雷攸^ Ββ &挪「 科單路之間的資料傳輸速率之例。在此 所謂「内部匯流排宽磨& μ .. 丄 見度廣」，係指可同時從DRAM之記憶單 ^ ^ 資料之意，若從記憶單元陣列之構成 來說的話，則指使大量的全 J亡局輸入出線（global input 1ιη/’亦》稱廣域輪入出線，本文中稱為廣域輸入出 線遍佈在記憶單元陣列區域内』時將該等活性化以使之 大量的資料一次通過全局輪入出線而傳輸者。 在通吊的DRAM中，内部匯流排寬度係為32至64位元程 度’按照此而使全局輸入出線蔓延32至以對的程度。相對 於此，在DRAM /邏輯混合巷番 戰置用DRAM中心部中，内部匯流排 寬度係為128至256位元程声胳*诚她, οπ.ο ^ 枉度’將來據推測可擴展至1 024至 2048位兀程度，按昭此全 又’叛…此王局輪入出線亦需要有對應於此寬 _1〇7370 ____ 五、發明說明（2) 度之條數。 全局輸入出線，係為讀出/寫入資料之傳輸路徑，通常 在每一全局輪入出線上可具備有寫入驅動器、全局輸入出 線預充電電路及放大電路等。 如通常的DRAM所示當内部匯流排寬度很小時，該等電 路所需的消耗功率就小。因此，如第27圖所示，在寫入驅動 器23及全局輪入出線（以下簡稱為G-I/O線）預充電電路24 上，可藉由與感測放大器25及周邊電路90等其他電路共通 的内部電源電路101供給内部電源電壓Vccl。另外，在近來 的DRAM中為了減低消耗電力或確保可靠度，一般係採用在 晶片内設置内部電源電路（VDC:Voltage Down Converter) 的方法。 又，在記憶體（DRAM) /邏輯混合載置LS I中為了確保邏 輯區域之電晶體有足夠的動作速度，有將電晶體之閘極氧 化膜薄膜的傾向。因而，在閘極陣列構成之下，為了在DRAM 之記憶單元中使用同一尺寸的電晶體，從確保可靠度之點 來看就有降低記憶單元陣列之電源，即降低感測放大器 (sense ampl if ier，亦稱讀出放大器，本文中稱為感測放 大器）動作用的電源電壓之必要。 。错由降低記憶單元陣列電源之電壓位準，就可抑制記 憶單元陣列中的消耗電流，且在處理大容量的記憶體中，降 低消耗電力的效果亦很大。 另一方面，隨著記憶體之大容量化，為了有效率地在與 外部之間進行資料之授受，開發了一種階層1/〇線（輸入出
第5頁 407370 五、發明說明（3) 線）構成的DRAM或是多位元用DRAM之技術。 第28圖係顯示階層I/O線構成之DRAM5 00的整艎構成圖 〇 參照第28圖，DRAM500具備有每個被分割成16M位元之 四個記憶塾（memory mat)501與周邊電路505。 第2 9圖係詳細顯示記憶墊5 0 1之構成圖。參照第2 9圖， 記憶墊501係依配置有感測放大器之感測放大器帶5 〇4及字 線之並聯區域502而更進一步細分割成副塊（sub block) 505。各個副塊505，包含有連接256條字線WL與1 28個感測 放大器的32K個記憶單元。換句話說，1 6M位元的記憶墊 501，可依感測放大器帶504與字線之並聯區域502分割成 1 6等分。記憶墊50 1中之行選擇線CSL，係依被設在記憶墊 501之端的行解碼器（col umn decoder )5 1 0而選擇。行選擇 線（column selection 1 i ne )CSL係在包含於記憶墊50 1之 同一行位址的記憶單元上當作共通的信號線，對複數個副 塊共通延設在行方向上。 第30圖係顯示DRAM500之I/O線的構造圖。參照第3〇圖 ，DRAM5 0 0具備有設於每二個副塊505的局部輸入出線對偶 L10，/ L 10。按照行選擇線C S L之活性化而被選擇的記憶單 元之資料會在感測放大器被放大之後傳遞至Li〇，/LI〇上。 LI0，/LI0係依傳輸閘520與全局輸入出線對偶GI〇，/Gi〇連 接。GI0，/GI0係透過主放大器、寫入驅動器530在與外部 之間進行資料之讀出或是寫入。 第31圖係詳細顯示傳輪閘5 2 0之構成圖。參照第3〗圖，
成輪閘520係連接LIO, /LIO與GIO, /GI0，且具備有在閘極接 =副塊選擇信號BS的電晶體521及52 2 ^電晶體521及522係 照群組選擇信號BS之活性而導通，且在11〇，/11〇與〇1〇/ 10之間進行資料之傳遞。 如上所述，藉由將1/()線當作局部輪入出線及主輸入出 氣的階層構造，獨立使記憶墊5〇1在副塊5〇5之每一組群中 動作，就可更有效進行與外部之資料的授受。 其次，就多位元用DRAM之構成加以敘述。 第32圖係顯示多位元用DRAM6〇〇之構成的概略圖。 參照第3 2圖，D RAM6 0 0具備有被分割成複數個副塊5〇5 的圯憶墊501。再者，DRAM600係鄰接記憶墊5〇1且具備有行 解碼器510、字線驅動器550及主放大器塊56〇。在主放大 器棟560上包含有複數個主放大器。 在DRAM6 0 0中，行解瑪器51〇係被設在配置於記憶墊 501之端的字線驅動器550旁邊。行選擇線CSL係依行解碼 器5 1 0而被選擇，並將被設於副塊與副塊之間的感測放大器 帶504上方延設於與字線WL平行的方向上。主輸入出線對 偶ΜΙ0，/ΜΙ0係當作共通的信號線而被設在鄰接行方向的副 塊50 5上，在記憶墊501之端上分別連接包含於主放大器塊 560的主放大器。ΜΙ0，/ΜΙ0係透過主放大器在與外部之間 進行資料之讀出或是寫入動作。 第33圖係詳細顯示DRAM600之構成的概略圖。 參照第3 3圖，於副塊5 0 5中作為其一例，係主輸入出線對
pair)包含有128個輪入出線
第7頁 407370 五、發明說明（5) 對偶 MI01，/MI01 至 MI0128，/MI0128。在該構成下，MI01，/ MI01至MI0128，/MI0128之各個係被設在包含於副塊505的 每4個位元線對偶BL，/BL上。位元線對偶BL，/BL之各個，係 分別與包含於感測放大器帶504之感測放大器SA1至SA5 12 相連接。感測放大器S A1至S A 5 1 2，係用以放大被儲存於位 元線對偶BL，/BL所傳遞之記憶單元内的資料，並透過傳輪 閘對偶（transfer gate pair)Nl 至 N512 與 MI01，/MI01 至 MI0128，/MI0128相連接。傳輸閘對偶N1至N512係包含有接 受行選擇線CSL而連接感測放大器與主_1/0線對偶的!^型電 晶體。 按照行選擇線C S L之活性，使1 2 8對的傳輸閘同時導通 依MIOl’/MIOl至MI0128，/MI0128,伴隨一次的行選擇動作 就可在與外部之間進行1 28位元的資料之授受。 如此在多位元DRAM6 00中，可將一次之行選擇動作時 處理資料數設計得比習知多。 在為DRAM/邏輯混合載置用dram中心的情況，杏八月於 入出線之條數很多時，特別在寫入驅動器23或二: 充電電路24上所消耗的電力會變大。此係因在 23上有伴隨全局輪入出線之充放電的電力消耗·"' 預充電電路2 4上有伴隨全局輪入中媳夕箱奋•’在G —1/0線 沾鉍你以 局輸出線之預充電動作的電力 扁耗所致。因而，如第16，17圖所示，關於寫入駆 G-I/0線預充電電路24，在使用與感測放大器動^及 =等其他電路共通的内部電源電路的情況，於β 器23或是η /G線預充電電路24動作時内部電源=依
407370 五、發明說明（6) 其大的消耗電流而降低，且會引起突變，因此造成其他的電 路誤動作的原因。 另一方面，如先前所述特別在混合載置dram中，有需要 降低記憶胞陣列之電源的電壓位準。在此原則下，因將進 行特別由外部所傳遞之資料寫入的寫入驅動電源之電壓位 準，與習知相同地設在與驅動邏輯電路等周邊電路的電源 電Μ相同的位準就會發生新的問題。 亦即，寫入驅動器之電源電壓位準，由於相當於I/O線 之振幅位準，所以會因1/()線之振幅位準大，而使比資料之 寫入及讀出動作還早進行的I/O線之等化（eQUal izing action)動作所需要的時間會變長。 特別是關於資料寫入動作後之資料讀出動作，由於動 作速度會依該等化動作所需要的時間調整速度所以問題會 特別大，結果造成很難使DRAM高速動作化。 又’在混合載置DRAM中，如先前所述般由資料匯流排寬 度被取得很廣，所以被一次處理的資料數，即被活性化的j / 0線之數會顯著增大。因而，線之振幅位準，會對⑽Μ整 體的消耗電力影響很大。 再者，隨著記憶胞陣列電源之電壓位準的減低於 DRAM上採用階層1/〇線方式的情況所使用的傳輸開’如第 31::不’很難只以N型電晶體構成。&係因隨著感測放大 ί i電壓位準的降低，對應於資料之” H"位準的電壓位 而於寫入T位準資料時，只 電晶體所構成 的傳輸閘，會因N型電晶體之臨界值電壓（〇<6^〇1^降低
4C7370 五、發明說明（7) ' - 的影響而無法獲得足夠的電壓位準所致。 [發明之概說] ° 本發明之目的係提供一種感測放 他的電路不會θ寫入媒動或全局輸 f或周邊電路等其 作而受到影響料導艘㈣電電路之動 本發明之其他目的係在於提供一 述隨著降低記憶胞陣列電源，即感測放種具有可對應如上所 準而發生之諸問題的字線驅動器大器電源之電麼位 路裝置。 得輸閘的半導體集體電 右按照本發明之某—片而丨士 .姑 備有記憶胞陣列、第二内部’ 趙集體電路裝置，具 内部電源電路及寫入驅動J電；：：陳f謂放大器、第二 列及行上的複數個記憶胞。第一内 ，具有被配置於 電源電屢以產生低於外部電源電 電路，接受外部 感測放大器係接受第—内部電源壓内部電源電壓。 億胞陣列t之記憶胞令磧出的資料^動=，以放大由記 電路，接受外部電源電壓以產生低於y第二内部電源 内部電源電麼。寫入驅動器係接受第二肉電，電屋的第二 作，以將資料信號寫入於記憶胞第一n電源電屋而動 上述半導體集體電路裝置中 炙记憶胞内。 第-内部電源電路的第-内部電源電Ί大器係接受來自 器係接受來自第二内部電源電路的第二動作，寫入驅動 作。因而，感測放大器不會受到由寫入-部電源電壓而動 所引起的電源線雜訊之影響。 ‘光助為之消耗電流 第〗0頁 407370 五、發明說明（8) 較佳之情形為，上述半導想集體電路裝置，更具備有第 二内部電源電路、位址緩衝器、列解瑪器及行解碼器。第 三内部電源電路係接受外部電源電壓而產生低於外部電源 電壓的第三内部電源電壓。位址緩衝器係接受第三内部電 源電壓而動作，而響應外部位址信號以產生列位址信號及 行位址信號。列解碼器係響應來自位址緩衝器之列位址信 號以選擇記憶胞陣列之列。行解碼器，響應來自位址緩衝 器之行位址信號以選擇記憶胞陣列之行。 上述半導體集體電路裝置中，感測放大器係接受來自 第一内部電源電路的第一内部電源電壓而動作，寫入驅動 器係接受來自第二内部電源電路的第二内部電源電壓而動 作。位址缓衝器係接受來自第三内部電源電路的第三内邻 電源電壓而動作。因而，位址緩衝器不會受到由寫入媒動" 器之消耗電流所引起的電源線雜訊之影響。更且為了提 高位址緩衝器之動作速度等而可將第三内部電源電磨設 與第一及第二内部電源電壓不同的值。 叹 較佳者為’上述半導體集體電路裝置更具僑有被配 在列上的複數條字線、被配置在行上的複數條位元線f 、局部輸入出線對偶、複數個行選擇严[全局輸入 $ 偶、：輸閘及預充電電路。複數個行選擇閘，對子 =元，^偶而設，且連接在各別對應之位元線對偶與部 ==之間。傳輸閑係連接於局部輸入出線對偶與 電壓而動作，#將全局輪入出線對偶予以接預又充第電广…
407370 五、發明說明（9) 上述半導體集體電路裝置中，感測放大器係接受來自 第一 ST電路的第一内部電源電而動作，窝2 = 及預充電電路係接受來自第二内部電源驅 源電壓而動作。因而咸制访士势丁各為本，丄乐一内口丨电 Μ M W t ^不會受到由預充電電路 之扁耗電流所引起的電源線雜訊之影響。 "丨？ = h上述半導體集體電路裝置，更具備有被配置 在列上的複數條字、線、被配置在行上料數條位元線對偶 二輸入出線對偶、複數個行選擇閘及預充電電路。複數個 行選擇閘，對應複數條位元線對偶而設，且連接在各別對應 ，位7L線對偶與局部輸入出線對偶之間。預充電電路，接 受第二内部電源電壓而動作，俾將輸入出線對偶予以預充 電。 上述半導體集體電路裝置中，感測放大器係接受來自 第一内部電源電路的第一内部電源電壓而動作寫入驅動 器及預充電電路係接受來自第二内部電源電路的第二内部 電源電壓而動作。因而，感測放大器不會受到由預充電電 路之消耗電流所引起的電源線雜訊之影響。 較佳者為’上述半導體集體電路裝置更具備有第三内 ^電源電路、位址緩衝器、列解碼器及行解碼器。第三内 =電，裝置，接受外部電源電壓以產生低於外部電源電壓 壓第三内部電源電壓。位址緩衝器，接受第三内部電源電 作’且響應外部位址信號以產生列位址信號及行位 $ ^號1 °列解碼器，響應來自位址緩衝器之列位址信號以 擇§己憶胞陣列之列。行解碼器，響應來自位址緩衝器之 IHi 第12頁 407370 五、發明說明（ίο) 行位址信號以選擇記憶胞陣列之行。 上述半導體集體電路裝置中，感測放大器係接受來自 第一内部電源電路的第一内部電源電壓而動作，寫入驅動 器及預充電電路係接受來自第二内部電源電路的第二内部 電源電壓而動作，位址緩衝器係接受來自第三内部電源電 路的第三内部電源電壓而動作。因而，位址緩衝器不會受 到由寫入驅動器及預充電電路之消耗電流所引起的電源線 雜訊之影響。更且，為了提高位址緩衝器之動作速度等而 可將第三内部電源電設在與第一及第二内部電源電壓不同 的值。 較佳者為，上述半導體集體電路裝置，更具備有位址緩 衝器、列解碼器及行解碼器。位址緩衝器，依外部電源電 壓而動作，且響應外部位址信號以產生列位址信號及行位 址信號。列解碼器，響應來自位址緩衝器之列位址信號以 選擇記憶胞陣列之列。行解碼器，響應來自位址緩衝器之 行位址信號以選擇記憶胞陣列之行。 上述半導體集體電路裝置中，感測放大器係接受來自 第一内部電源電路的第一内部電源電壓而動作，寫入驅動 器及預充電電路係接受來自第二内部電源電路的第二内部 電源電壓而動作，位址緩衝器係接受來自外部電源電壓而 動作。因而，位址緩衝器不會受到由寫入驅動器及預充電 電路之消耗電流所引起的電源線雜訊之影響。 若根據本發明之另一局面，則半導體集體電路裝置，具 備有記憶胞陣列、第一及第二襯墊、感測放大器及寫入驅
第13頁 五、發明說明（π) " -------- 動陣:匕有Λ配置在列及行上的複數個記憶胞 感測放大is，被連接在第一襯墊上，成 電壓而動作，以放大由記憶胞陣列之又來自第-襯墊的 料信號。寫入驅動器，被連接在第二，塾：二讀出的資二 而動作，以將資料信號寫入於記憶：陣列中之一 第集體電路裝置中，感挪放大器係接受來自 Γ作’而寫入集動器係接受來自第二襯 址緩衝器不會受到由寫入驅動器之 4耗電流所引起的電源線雜訊之影響。 位址述半導體記憶裝置，更具備有第三襯墊、 πϊϊ执器及行解瑪器。仅址緩衝器，係接受 壓而動作，且響應外部位址信號以產生 m號及行位址信號。列解碼器，係響應來自位址緩 號而選擇記憶胞陣列的列。行解碼器，係 響應來自位址緩衝器之行位址信號而選擇記憶胞陣列的行 〇 上述半導體集體電路裝置中，感測放大器係接受來自 第一襯墊電壓而動作，而寫入驅動器係接受來自第二襯墊 的電壓而動作，位址緩衝器係接受來自第三襯墊的電壓而 動作。因而位址緩衝器不會受到由寫入驅動器之消耗電流 所引起的電源雜訊之影響。 車乂佳者為，上述半導體記憶裝置更具備有被配置在列 上的複數條字線、被配置在行上的複數條位元線對偶、局
第14頁 407370
五、發明說明（12) 部輸入出線對偶、複數個行選擇閘、全局輸入出線對偶、 傳輸閘極預充電電路。複數個行選擇閘，對應複數條位元 線對偶而設，且連接在各別對應之位元線對偶與局部輪 出線對偶之間。傳輸閘連接於局部輸入出線對偶與全 輸入出線對偶之間。預充電電路，接受來自第二概墊的電 壓而動作，> 將全局輸入出線對偶予以預充電。 上述半導體集體電路裝置中，感測放大器係接受來自 第一襯墊的電壓而動作，而寫入驅動器及預充電電路係接 爻來自第二襯墊的電壓而動作。因而感測放大器不會受到 由預充電電路之消耗電流所引起的電源線雜訊之影響^ 較佳者為，上述半導體記憶裝置，更具備有被配置 上的複數條字線、被配置在行上的複數條位元線對偶、 入出線對偶、複數個行選擇閘及預充電電路。複數個〜 擇閘，對應複數條位元線對偶而設且連接在各別 = 70線對偶與輸入出線對偶之間。預充電電路，接受來位 二概墊的電壓而動作，將輸入出線對偶予以預充電。 上述半導體集體電路裝置中，感測放大器係接 第一襯墊的電壓而動作，而寫入驅動器及預充電電 ^來自第二襯墊的電壓而動作。因而感測放大器不會森 由預充電電路之消耗電流所引起的電源線雜訊之影二到 較佳者為，上述半導體記憶裝置，更具備有第 衝器、列解碼器及行解瑪器H緩衝器厂襯塾、 列位址信號及行位址信號。列解瑪器，係
liras 第15頁 407370
五、發明說明（13) 衝器之列位址信％ 響應來自位址、緩_ 行0 而選擇記憶胞陣列的列。行解碼 器之行位址信號而選擇記憶胞陣 器，係 列的 上述半導體 第一襯塾的電壤 受來自第二襯势 三襯墊的電壓而 動器及預充電電 根據本發明 有記憶胞陣列、 動器。 集體電路裝置中，感測放大器係接受來自 而動作，而寫入驅動器及預充電電路係 的電壓而動作，位址緩衝器係接受來自 動作。因而位址緩衝器不會受到由宜 >V ig, 路之消耗電流所引起的電源線雜訊 之另一局面，則半導體集體電路裝置 墙 及，具備 第一内部電源電路、感測放大器及 己隐胞陣列，具有被配置成列及行的複數個記传 第一内部電源電路，接受外部電源電壓以產生低於外 源電壓的第一内部電源電壓。感測放大器，接受第〜二， 電源電壓而動作，以放大由前述記憶胞陣列中之記憶2 讀出的資料信號。寫入驅動器，接受第一内部電源電 動作，以將資料信號寫入於記憶胞陣列中之記憶胞内。而 上述半導體集體電路裝置中，寫入驅動器係接受 放大器之電源電壓的第一内部電源電壓而動作。因而^ 減低資料信號之振幅，且依減低消耗電力及縮短等化可 需要的時間而可謀求高速動作化。 所 根據本發明之更另一局面，則半體集體電路裳置具 有記憶胞陣列、第一内部電源電路、第二内部電源 ^傷
第16頁 感測放大器、寫入驅動器及電壓平衡電路。 繁記ϊ Ξ :列’具有被配置於列及行上的複數個記憶胞 電源電壓的第1部電源Λ卩 前述外部電源電磨以產生低於前述路，接受 部電源電壓。感測放大器，利用前^電源電壓的第二内 受前述第一内部電源電壓而動作^第一内部電源装置接 列中之記憶胞中讀出的資料信號敌大由前述記憶胞陣 第二内部電源裝置接受前述第二寫=驅動器，利用前述 將資料信號寫入於前述記憶胞陣列=電源電壓而動作，以 衡電路，用以使前述第二内部電源中之記憶胞内。電壓平 源電壓成為同一位準。 電髮與前述第一内部電 較佳者為，上述半導體集體電 配線。電源配線，用以連接第一内邱5置中，包含有電源電 與第二内部電源電路之輸出節點/電源電路之輸出節點 上述半導體集體電路裝置中，係 源電壓的第一及第二内部電源電路季而依產生同一位準之電 入驅動器及感測放大器丨。因而，可而/電源電磨供給至寫 。 j减低電源電壓之變動 裝置中，電壓平衡裝置 線。 應第一内部電源電壓 電壓信號傳遞至第一 較佳者為，上述半導體集體電袼 ’包含有基準電壓生成電路及信號配 基準電壓生成電路，用以生成姆 之基準電壓信號。信號配線，將基準 及第二内部電源電路上。
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五、發明說明（15) 更佳為，上述半等體集體電路裝置，具備有複數條字線 複數條位元線對偶’局部輸入出線對偶、複數個行選擇 閑、全局輸入出線對痛及傳輸閘。複數條字線，被配置在 前述列上。複數條位4線對偶，被配置在前述行上。複數 個行選擇閘，對應前述復數條位元線對偶而設，且連接在各 別對應之位元線對偶蕻局部輸入出線對偶之間。傳輸開， 包含有連接於局部輪入出線對偶與全局輸入出線對偶之 的P型M0S電晶體。 P型M0S電晶體，具有源極或汲極之一方、源極或是沒 之另 方、閘極及閘極正下方的區域。源極或是汲極之 方，與局部輸入出線對偶之一方相連接。源極或是汲極 之另一方，與全局輪入出線對偶之一方相連接。閘極，接受 ^應局部輪入出線對偶與全局輸入出線對偶的選擇信號。 甲極正下方的區域，施加有第一内部電源電壓。 下方 ^半導體集體電路裝置中，傳輸閘包含有在閘極正 電整之區域上施加感測放大器之電源電壓的第一内部電源 壓位、型電晶體。因而，即使在降低感測放大器之電源電 ’的情況’亦可使對應於"Η，，位準資料之電壓位 的同時’可採用階層1/〇線構造。 L圖式之簡單說明] 方塊^1。圖顯示本發明實施形態1之系統LSI之整體構成的 第2圖3 -够 動器、G 第1圖所示之記憶胞陣列、放大器、寫入驅 ” 、"~1/〇線預充電電路及感測放大器之構成方塊圖。
五、蝥明說明（16) 。 第3圖顯矛篆9 “弟2圖所示之感測放大器之具體構成電路圖 第4圖顯厂 ° ‘、 $第2囡所示之寫入驅動器之具體構成電路圖 第5圖說3 序圖。 *月本發呦實施形態1之系統LS I之動作用的時 $ 6圖顯+ + 方堍圖。 ，下本發明實施形態1之DRAM之供給電源系統的 第7圖顯_ —構成倘从7第2圖所示之全局輸入出線預充電電路之另 h 電路圖。 第8圖顯__ 之供给電•本本發明實施形態2之系統LSI中之MAM内部 '第9劁系統的方塊圖。 布y圖顧+丄 第1 電統的方塊圖。 之供給雷、啤不本發明實施形態4之系統LSI中之DRAM内部 -原系統的方塊圖。 1圖顯示本發明實施形態5之系統LSI中之DRAM内部 之供給電源系統的方塊圖。 第12圖顯示本發明實施形態6之系統LSI中之DRAM内部 之供給電源系統的方塊圓。 第13圖顯示本發明實施形態7之系統LSI中之DRAM内部 之供給電源系統的方塊圖。 第14圖顯示本發明實施形態8之系統LSI中之DRAM内部 之供給電源系統的方塊圖。 之供給番…本發明實施形態3之系統LSI中之DRAM内部 第19頁 w V 1 I y 示衣發明實施另態9之系統LSI中之DRAM内部 統的方塊圖。 示本發明f施形態1 〇之系統LSI中之記憶胞 、寫入驅動器、ί/O線預充電電路及感測放 方塊圖。 第1 5圖顯 之供給電源系 第1 6圖顯 陣列、放大器 大器之構成的 第i7 @顯示本發明實施形廣1〇之系統LSi中之DRAM内 4之供給電源系統的方塊圖。 第^圖顯示本發明實施形態11之系統LSI中之J)RAM内 部之供給電源系統的方塊圖。 第19圖顯示本發明貧施形態12之系統LSI中之整體構 成的方塊圖。 第20圖顯示實施形態13之DRAM之寫入驅動器23的電路 構成圖。 第21圖顯示實施形態13之DRAM之傳輸閘34的構成圖。 第22圖為說明包含於傳輸閘34内之P型電晶體1 13中之 問題點用的概念圖。 第23圖顯示包含於實施形態13之DRAM中之寫入驅動器 丨23内之P型電晶艘58、59之構成的概念圓》 第24圖顯示實施形態13之DRAM供給電源系統的方塊圓
第20頁 五、發明說明（18) 第27圖顯示習知DRAM之内部供給電源系統之一例的方 塊圖。 第28圖顯示階層I/O線構造之DRAM500的整體構成圖。 第29圖為詳細顯示DRAM500之記憶墊501的構成圖。 第30圖說明DRAM500中之行選擇與資料傳遞的概略圖 〇 第31圖顯示傳輪閘5 20之構成圖。 第32圖顯示多位元方式DRAM600之構成圖概略圖。 第33圖說明DRAM60 0中之I/O線與感測放大器連接用的 概略圖。 [元件符號說明] 2 邏輯電路 11 内部電源電路 12 内部電源電路 13 記憶胞陣列 14 /RAS缓衝器 15 /CAS緩衝器 16 /WE緩衝器 17 位址缓衝器 18 列解碼器 19 字線駆動器 20 行解碼器 21 放大器 22 輸入出緩衝器 23 寫入駆動器 24 G-I/0線預充電電路 25 感測放大器 [較佳實施例之說明] 以下，參照圖面詳細說明本發明之實施形態。另外，圈 中相同部分或是相當部分附上相同符號而不重複說明。 [實施形態1 ] 第1圖係顯示本發明實施形態1之系統LSI之整體構成 iHii im^i
___________________J 第21頁 407370 五、發明說明（19) 的方塊圖。參照第1圖，該系統!^1具備有DRAM1與邏輯電路 2。DRAM1與邏輯電路2係設在同一晶片CH上輸入出資料料 DQ會在該等之間相互傳送。 DRAM1包含有内部電源電路1 1及12、記憶胞陣列13、 列位址選通（/RAS)緩衝器14、行位址選通（/CAS)緩衝器 1 5、寫入致能（/ ff e )緩衝器1 6、位址緩衝器1 7、列解碼器 lg、字線驅動器19、行解碼器2〇、放大器21、輸入出緩衝 器22、寫入驅動器23、全局輸入出線（G_I/〇)線預充電電 路24及感測放大器25。内部電源電路1丨，係接受外部電源 電MExt. VCC(例如為3.3V)，以產生低於外部電源電壓 Ext. Vcc的内部電源電MVccl(例如為2· 5V)。内部電源電 路12，係接受外部電源電壓Ext· Vcc，以產生低於外部電源 電壓Ext· Vcc的内部電源電壓Vcc2(例如為2. 5V)。記憶胞 陣列1 3，包含有被配置於列及行上的複數個記憶胞、被配 置於列上的複數條字線（未圖示）及被配置於行上的複數條 位元線對（未圖示）。/RAS緩衝器14,係依外部電源電壓
Ext，VCC而動作，並響應外部列位址選通信號Ext. /RAS以產 生内部列位址選通信號/RAS。/CAS緩衝器15，係依外部電 源電壓Ext. Vcc而動作，並響應外行部位址選通信號 ffxt./CAS以產生内部行位址選通信號/ cas。/we镑衛器16 係依外部電源電壓Ext. Vcc而動作，並響應外部寫入致能 k，Ext. /WE以產生使寫入驅動器23活性化用的内部寫入 致能信號/WE。位址緩衝器17，係接受外部電源電壓Εχί. V c c而動作，並響應内部列位址選通信號/ R A $以將外部位址 信號EAD當作列位址信號RAD供給至列解瑪器i 8上同時響 應内部行位址選通信號/CAS以將外部位址信號ead當作行 位址L號CAD供給至行解碼器2〇上。列解碣器18，係響應來 自位址緩衝器1 7之列位址信號RAD以選擇記憶胞陣列丨3之 列（字線）。字線驅動器1 9,係將被選擇的字線升壓至電位 VPP。行解碼器20’係響應來自位址緩衝器17之行位址信號 CAD以選擇記憶胞陣列〗3之行（位元線對偶）。放大器2丨，係 用以放大由記憶胞陣列丨3之記憶胞（未圖示）中所讀出的資 料信號並將之供給至輸入出緩衝器22上。輸入出緩衝器 22’係將來自放大器21之資料信號輸出至邏輯電路2上且 將來自邏輯電路2之資料信號輸出至寫入驅動器23上。寫 入驅動器23,係接受内部電源電壓Vcc2而動作，以將來自輸 入出緩衝22之資料信號寫入於記憶胞陣列〗3中之記憶胞 内。G-I/0線預充電電路24，係接受内部電源電壓Vcc2而動 作，以對全局輸入出線對偶（未圖示）預充電。感測放大器 2 5，係接受部電源電壓v c c 1而動作，用以放大由記憶胞陣列 13之記憶胞（未圖示）中所讀出的資料信號。 第2圖更顯關於第1圖所示之記憶胞陣列Μ、放大器 21、寫入驅動器23、G-I/0線預充電電路24及感測放大器 25之構成方塊圖。參照第2圖，該等係由η個記憶塊3〇ι至 3 0η、2η個G-I/0線預充電電路24al至24bn、2η個輸入出塊 4〇3 1至401)11所構成。記憶塊3〇1包含有二個全局輸入出線 對偶G/I/0與m個副塊311至31ιπ。一方的全局輸入出線對偶 Gl〇a，係連接於輸入出塊4〇ai及G-I/0線預充電電路24al上
第23頁 407370 五、發明說明（21) ，且在記憶塊301内連接m個副塊311至31m。另一方的全局 輸入出線對偶GI0b，係連接於輸入出塊4〇bl及G-I/0線預充 電電路24bl上，且在記憶塊3 0 1内連接m個副塊3 1 1至3 1 m。 副塊311至31m之各個，係包含有配置於列及行上的複數個 記憶胞3 2、配置於列上的複數個字線W L、配置於行上的複 數個位元線對偶BL，/BL、複數個感測放大器25al至25bl、 複數個NM0S 電晶體33all、33al2 至33bnl、33bn2、二個局 部輸入出線對偶LlOa、LlOb及二個傳輸閘34a、34b。感測 放大器25al至25bn，係依内部電源電壓Vccl而動作，並對應 位元線對偶BL，/ BL而設，以放大由記憶胞32讀出的資料信 號。NM0S電晶體33all、33al2至33bnl、33bn2係構成行選 閘，且對應感測放大器25al至25bn之各個而設。 另外，有關以下全局輸入出線對偶及局部輸入出線對 偶之表記，係在表示輸入出線對偶之總稱時，使用元件符號 GI0a，GI0b及LI0a，LI0b，而在表示互補線之一對時，使用 GTO,/GT0 及LTO, /LT0。 茲舉一例說明NM0S電晶體33al 1、33al2，則NM0S電晶 體3 33 11及3331公，係連接於感測放大器2531與局部輸入出 線LlOa之間，並依來自第1圖所示之行解碼器20的行選擇信 號導通/停止。局部輸入出線LIOa，被連接於傳輸閘34a與 NM0S電晶體33all、33al2至33anl、33an2上，局部輸入出 線對偶LlOb連接傳輸閘34b與NM0S電晶體33bl 1、33bl2至 33bnl、33bn2。傳輸閘34a、34b，分別連接局部輸入出線 對偶LlOa、LlOb與全局輸入出線對偶GlOa、GlOb之間，並
第24頁 407370 五、發明說明（22) 響應副塊選擇信號BS導通/停止。 另外’與如上述所構成之副塊31】相同的副塊312至 31η係被設在記憶塊3〇1内。 G— I/O線預充電電路24al，係包含有pMOS電晶體35al與 Wa2 ePM0S電晶體35al，其源極被連接在内部電源電麼 Vcc2上，其汲極被連接在全局輸入出線對偶之一方上， ，依王局輸入出線預充電信號/Pr使之導通/截止。電 晶體3 5a2,其源極被連接在外部電源電壓。“上，其汲極被 連接在全局輸入出線對偶GI〇a之另一方上並依全局輸入 出線預充電信號/PR使之導通/停止（〇n/〇f f )。 與上述構成之G-I/0線預充電電路24ai相同的G_i/〇線 預充電電路24bl係對應全局輸入出線對偶Gi〇b而設。 輸入出塊4 Oal,包含有放大器2la與寫入驅動器23a。 放大器21a，係依外部電源電壓以伙Vcc而動作，且被連接 於全局輸入出線對偶GIOa與輸入出緩衝器22之間以放大 來自全局輸入出線對偶(^〇3的資料信號。寫入驅動器23a 係依外部電源電壓Ext. Vcc 2而動作，且被連接於輸入出緩 22與全局輸入出線對偶GI〇a之間，放大來自輸入出緩 衝器22之資料信號以傳送至全局輸入出線對偶GIOa上。 與上述構成之輸入出塊40al相同的輸入出塊4〇bl係對 應全局輸入出線對偶GI〇b而設。又，與上述G-I/O線預充 電電路24al、24bl及輸入出塊40al、40bl相同的G-I/0線 預充電電路24a2、24b2至24an、24bn及輸入出塊40a2、 40b2至40an、40bn係對應記憶塊302至30η而設。 I讀I 1麵 第25頁 ^07370 五、發明說明（23) 第3圖係顯示第2圖所示之感測放大器25a 1至25 bn之具 體構成的電路圖。參照第3圖，感測放大器25al至25bn，包 含有PM0S電晶體PT2及PT3，被交叉結合，用以將其對應之位 元線對偶BL，/BL之中高電位的位元線驅動成電源電位位準 (7<^1);—08電晶體叮2及1^3，被交叉結合，用以將其對應 之位元線對偶B L之中低電位的位元線驅動成接地電位位準 (GND) ; PM0S電晶體PT1，響應感測放大器活性信號/SE而導 通，用以使被交叉結合的PM0S電晶體PT2及PT3活性化；以及 NM0S電晶體NT1，響應感測放大器活性信號SE而導通，用以 使被交叉結合的NMOS電晶體NT2及NT3活性化。 同樣地對應位元線對偶BLa，/BLa而設有PM0S電晶體 PT2a、PT3a及NM0S電晶體NT2a、PT3a構成感測放大器。 第4圖係顯示第2圖所示之寫入驅動器23a、23b之具體 構成的電路圖。參照第4圖，寫入驅動器23a、23 b，包含有 反相器50、51、111、112;及閘 52、53;NLOS 電晶逋54、 5/;及PMOS電晶體58、59。反相器5〇係用以將寫入致能信 號/WE反轉輸出。反相器51係用以將資料信號DATA之值反 出。及閘52係在輸入上接受來自反相器5〇之輸出信 與=料，號DATA用以輸出該等的邏輯積。及閘53係在輪= 妹田丈认自反相器5〇之輸出信號與來自反相器51之輸出作 直該等的邏輯積°NM〇S電晶體54,其源極被接地i PMOC 連接於全局輸入出線對偶GI〇a、GI〇b之中一個及 止=體58上，再依來自及開52之輸出信號使之導 電晶體54,其源極被接地，其汲極被連接於全局輪
Ιϋ^ 407370 五、發明說明（24) 入出線對偶GI0a、GIOb之中另一個及PM0S電晶體59上，再 依來自及閘5 3之輸出信號使之導通/停止。反相器1 η係 將來自及閘53之輸出信號反轉輸出。反相器112，係將來自 及閘52之輸出信號反轉輸出。pjfOS電晶體58，其源極被連 接在内部電源電壓Vcc2上，其汲極被連接在全局輸入出線 對偶GI0a、GI0b之中連接有NM0S電晶體54的一方及NM0S電 晶體54上，並依來自反相器1 11之輸出信號使之導通/停止 。PM0S電晶體5 9，其源極被連接在内部電源電壓vcc 2上其 汲極被連接在全局輸入出線對偶Gl〇a、GI0b之中連接有 龍08電晶體55的一方及—03電晶體55上，並依來自反相器 112之輸出信號使之導通/停止。 在此，就如上述所構成之寫入驅動器23a、2 3b的動作 加以說明。當寫入致能信號/WE為Η(高）位準時，由於在及 閘52、53之輪入出端子一方上輸入有l(低）位準信號，所以 來自及閘52、53的輸出信號即變成l位準。因而nm〇S電晶 體54、55及PM0S電晶體58、59會停止。 當寫入致能k號/WE為L位準而來自輸入出緩衝器22之 資料信號DATA為Η位準時，由於來自及閘52的輸出會變成η 位準，所以NM0S電晶體54及PM0S電晶體59會導通。另一方 面，由於來自及閘53的輸出即變成L位準，所以NM〇S電晶體 5 5及Ρ Μ 0 S電晶，體5 8即停止。 ，果’連接在NM0S電晶體54及PM0S電晶體58上的全局 輸入¥線會變成接地電位，而被連接於NM〇s電晶體55及 PM0S電晶體59的全局輸入出線會變成vcc2電位。
第27頁 407370 五、發明說明（25) 當寫入致能信號/WE為L位準而來自輸入出緩衝器22之 資料信號為L位準時，由於來自及閘電路53的輸出變成η位 準，所以NMOS電晶體55及PMOS電晶體58會變成導通。另— 方面，由於來自及閘電路52的輸出變成l位準，所以nm〇s電 晶體54及PMOS電晶體59即變成停止。 結果，被連接於NMOS電晶體55及PMOS電晶體59之全局 輸入出線會變成接地電位，而被連接於NM〇s電晶體54及 PMOS電晶體58之全局輸入出線會變成Vcc2電位。 其次，參照第5圖說明以上所構成的系統LSI之動作。 在未對DRAM1中之記憶胞3 2進行資料之寫入/讀出的 待機狀態下，全局輸入出線預充電信號/PR會變成L位準。 因此，G-I/0線預充電電路24al之PMOS電晶體35al、35a2會 變成導通而全局輸入出線對偶GI〇a會被預充電至Vcc2位 準。以下，係就來自記憶胞的資料讀出動作加以說明。 當配置在包含被存取之記憶胞（在此為記憶胞32)之列 上的字線WL升壓至電位vpp時，依被儲存於記憶胞32内的電 荷就會在對應記憶胞32之位元線對偶bl，/BL間產生電位差 〇 接著’感測放大器活性化信號S E、及副塊選擇信號β $ 會上升至Η位準。藉此，位元線對偶BL，/BL間之電位差就會 依感測放大器25al放大到電位差Vcc。又，傳輸閘34a會呈 導通狀態，且連接全局輸入出線對偶(；1〇3和局部輸入出線 對偶LlOa。 接著，全局輸入出線預充電信號/PR會上升至1]位準。
407370 五、發明說明（26) 藉此由於PM0S電晶體35al、35a2會變成停止，所以G-I/0線 預充電電路2 4a 1和全局輸入出線對偶GI〇a會被切離。 又，全局輸入出線預充電信號/PR在上升至Η位準的同 時，由列解碼器18輸入至N.M0S電晶體33all、33al2之閘極 上的行選擇信號CSL會上升至Η位準，而NM0S電晶體33all、 33al2會變成導通。藉此，依感測放大器25al而放大的位元 線對偶BL，/BL間之電位差Vccl會轉送至局部輸入出線對偶 LI〇a上，更且會轉送至全局輸入出線對偶^以上。該電位 差Vccl會被放大器2ia放大而送至輸入出緩衝器22上。 其次就資料寫入於記憶胞（在此為記憶單元3 2 )的情況 加以說明。 資料信號DATA會由輸入出緩衝器22送至寫入驅動器 23a上。若寫入致能信號/ffE下降資料信號DATA會被取入 於寫入驅動器23a内，且按照資料信號DATA之位準會使寫入 驅器23a之二個輸出中之一方變成ycc2位準，而另一方會變 ^接地位準。全局輸入出線預充電信號/pR、副塊選擇信 號BS、行選擇信號CSL會變成Η位準，且連接全局輸入出線 對偶GI〇a、局部輸入出線對偶u〇a，而M〇s電晶體33aU、 3 3a 12會變成導通。藉此來自寫入驅動器23a的資料信號會 被轉送至感測放大器2 5 a 1為止。感測放大器活性化信號sE 變成Η位準且資料會寫入於記憶胞32内。 如以上之讀出/寫入動作，亦同樣在全局輸入出線對偶 GI〇b、局部輸入出線對偶LIOb及連接於此的輸入出塊 40bl、G-I/〇線預充電電路24bl、傳輸閘34b、NM0S電晶體
407370 五、發明說明（27) 3 3bl 1'至3 3bn2以及感測放大器25bl至25bn中進行。 再者，就記憶塊302至30η而言亦進行與以上說明者同 樣的動作。 因而，通過被設在記憶塊3 01至3 On之各個上的全局輸 入出線對偶GlOa、GI Ob就可從輸入出緩衝器22同時存取於 記憶塊301至30η之各個上。當記憶塊301至30η之數量變多 時寫入驅器23a、23b及預充電電路24a 1、24bl至24an、 24bn之數量就會隨之變多。因而，當寫入驅動器23al、 2 3bl及預充電電路24al至24bn動作時被供給的電流量就會 變多。 第6圖係顯示本發明實施形態1之DRAM1之供給電源的 方塊圖。參照第6圖，在該DRAM 1中，會設置感測放大器25驅 動1的内部放大電路21、g-i/〇線預充電電路24及寫入驅 動器23用的内部電源電路〗2，而切離被供給至感測放大器 25上的内部電源Vccl、和被供給至g —線預充電電路 j寫入驅動器23上的内部電源Vcc2。又，包含位址緩衝器 岡认/RAS緩衝器14、/CAS緩衝器15、及/WE緩衝器16等的 周邊電路90係依外部電源電壓Ext. Vcc而驅動。 即使依全局輪入出線對偶GI〇a、6101)於充放電 時被供給至 動〇線預充電電路24上的電源電流及寫入驅 動器23動作時被供鉍 ^ 源供給線上發生雜；：入媒動器23上的電源電流而在電 9 0的雷、®° ’亦不會對感測放大器2 5及周邊電路 Μ的電源供給線傳播雜訊。 又’雖在G-I/〇線預充電電路24中使用pM〇s電晶體託，
五、發明說明（28) 但是如第7圖所示亦可使用NMOS電晶體61、62。 [實施形態2 ] 第8圖係顯示本發明實施形態2之系統LSI中DRAM内部 之供給電源系統的方塊圖。參考第8圖，在本實施形態2中， 設有供給用以骚動感測放大器25、G-I/〇線預充電電路24 及周邊電路90之電源Vccl的内部電源電路11、和用以供給 寫入驅動器23之電源Vcc2的内部電源電路12。 藉此，寫入驅動器於動作時即使依供給至寫入驅動器 之電源電流而在寫入媒動器之電源供給線上發生雜訊的情 沉，亦不會對感測放大器2 5的電源供給線傳播雜訊。 [實施形態3 ] 第9圖係顯示本發明實施形態3之系統LSI中DRAM内部 之供給電源系統的方塊圖。參考第9圖在本實施形態3中， 接受供給用以驅動感測放大器25及周邊電路9〇之電源 Vccl的内部電源電路丨丨、和供給用以驅動寫入驅動/器“及 G I/O線預充電電路24之電源Vcc2的内部電源電路12。 藉此，寫入驅動器23於動作時即使因被供給至寫入驅 =器23之電源電流及G-I/0線預充電電路24的全局輸入出 氣對偶GlOa、GlOb於充放電之際所消耗的電流而在寫入驅 動器23及G-I/0線預充雷雷技愈a a 从兄€更路」4之電源供給線上發生雜訊 ::播兄雜:不會對感測放大器⑽ [實施形態4 ] 第10 圖係顯示本發明實施形態4 之系統LSI中DRAM内部 407370_____ 五、發明說明（29) 之供給電源系統的方塊圖《 參考第10圖，在本實施形態4中，設有供給用以驅動感 測放大器25及G-I/0線預充電電路24之電源Vc cl的内部電 源電路11、用以供給寫入驅動器23之電源Vcc2的内部電源 電路12、和供給用以驅動周邊電路9 0之電源vcc3的内部電 源電路60。 藉此，寫入驅動器23於動作時即使依供給至寫入驅動 器23之電源電流而在寫入驅動器23之電源供給線上發生雜 訊的情況，亦不會對感測放大器2 5及周邊電路9 〇的電源供 給線傳播雜訊。 又，由於藉由在周邊電路90上個別設有内部電源電路 60，以提高周邊電路之動作速度等，所以可將内部電源電壓 Vcc3設定在與Vccl、Vcc2不同的值。 [實施形態5 ] 第11圖係顯不本發明實施形態5之系統LSI *DRAM内部 之供給電源系統的方塊圖。參考第丨丨圖，在本實施形態5中 ，設有供給用以驅動感測放大器2 5之電源Vcc丨的内部電源 電路11、供給用以驅動寫入驅動器23&g_i/C)線預充電電 路24之電源Vcc2的内部電源電路12、和供給用以驅動周邊 電路90之電源Vcc3的内部電源電路6〇。 藉此，寫入驅動器23於動 動器2 3之電源電流，且寫入驅 0線預充電電路2 4的全局輪人 電之際所消耗的電流，而在寫 作時即使因被供給至寫入驅 動器23之電源供給線及G-I/ 出線對偶GlOa、GlOb於充放 入媒動器23及G-I/O線預充電 407370 五、發明說明（30) 電路2 4之電源供給線上發生雜訊的情況，亦不會對感測放 大器25及周邊電路90的電源供給線傳播雜訊。 [實施形態6 ] 在實施形態1至5中，於DRAM内部設有内部電源電路，雖 依因此所發生的内部電源電壓而驅動感測放大器25、寫入 驅動器23、G-I/0線預充電電路24及周邊電路90,但是在本 實施形態6及後述之實施形態7至9中，其特徵在於設有襯墊 ，係將用以驅動感測放大器25、寫入驅動器23、G-I/0線預 充電電路24及周邊電路9〇的電源由外部施加在襯塾上。 第12圖係顯示本發明實施形態6之系統LSI中DRAM内部 之供給電源系統的方塊圖。參考第1 2圖，該DRAM,設有被連 接於感測放大器25及G- I /〇線預充電電路24上的襯墊71、 74、被連接於寫入驅動器23上的襯墊72、75、及被連接於 周邊電路90上的襯墊73、76。在襯墊70、71、72上，由外 部施加有電源電壓Vcc，依該電壓，以驅動感測放大器25、 G-I/0線預充電電路24、寫入驅動器23及周邊電路9〇。襯 墊73、74、75被連接至接地位準。 依此，用以驅動感测放大器25及G_I〇線預充電電路 24的電源供給線、及用以驅動周邊電路的電源供給線在 DRAM内部係分別成為各別系統。因而，即使依寫入驅動器 23動作時被供給至寫入驅動器23的電源電壓，而在寫入驅 動器23的電源供給線上發生雜訊時，亦不會對感測放大器 25及周邊電路9〇的電源供給線傳播雜訊。 [實施形態7
第33頁 4G7370____ 五'發明說明（31) 第1 3圖係顯示本發明實施形態7之系統LSI中DR AM内部 之供給電源系統的方塊圖β參考第1 3圖，該DRAM，係將第1 2 圖所示之襯墊74、75、76設為一個襯墊77。 襯墊74、75、76由於被連接在接地位準，所以即使將 該等設為一個襯墊而連接在接地位準時，亦可獲得與實施 形態6相同的效果。而且，可減少襯墊之數量。 [實施形態8] 第14圖係顯示本發明實施形態8 (DRAM内部之供給電 源系統的方塊圖。參考第14圖該DRAM，設有被連接於感測 放大器25上的襯墊78、80、被連接於寫入驅動器23及G-I/ 0線預充電電路24上的襯墊79、81、及被連接於周邊電路 90上的襯墊73、76。 在概塾78、79、73上，由外部施加有電源電壓Vcc，依 該電壓，以驅動感測放大器25、（j-I/〇線預充電電路24、寫 入驅動器23及周邊電路90。襯墊8〇、81、76被連接至接 位準。 依此，用以驅動感測放大器2 5的電源供給線、用以媒 動寫入驅動器23及G-I/O線預充電電路24的電源供給線、 及用以驅動周邊電路的電源供給線在⑽“内部係分別成為 各別系統。因而，即使依寫入驅動器23動作時被供給至寫 入驅動器23的電源電壓，及G_I/〇線預充電電路24於°全”、 偶GI〇a、GIOb充放電之際所消耗的電流，在寫。入』 驅動器23及G-I/Ο線預充電電路24的電源供給線上發生 訊時，亦不會對應測放大器25及周邊電路90的電源供仏|
五、發明說明（32) 傳播雜訊。 [實施形態9] 第1 5圖係顯示本發明實施形態9 iDRAM内部之供給電 源系統的方塊圖。參考第丨5圖，該dRAM，係將第14圖所示之 襯墊80、81、76設為一個襯墊82。 概塾80、81、76由於被連接在接地位準，所以即使將 該等設為一個襯墊8 2而連接在接地位準時，亦可獲得與實 施形態6相同的效果。而且可減少襯墊之數量。 [實施形態1 0 ] 第1 6圖係顯示本發明實施形態丨〇之系統LS][中之記憶 胞陣列13、放大器21、寫入驅動器23、I/O線預充電電路 124及感測放大器25之構成的方塊圖。參考第16圖，在本實 施形態10中，具備有輸入出線對偶、i〇b以替代上述實 施形態1至9所示之全局輪入出線對偶GI〇a、GI〇b及局部輸 入出線對偶LI〇a、LlOb。 記憶塊3 01，包含有輸入出線對偶I〇a、i〇b及副塊311 °輸入出線對偶I〇a，被連接在輸入出塊4〇&1及1/()線預充 電電路124al上，且在記憶塊301内連接於題〇8電晶體 33all、33al2至33anl、33an2上。輸入出線對偶i〇b，被連 接在輸入出塊40bl及I/O線預充電電路124bl上，且在記憶 塊 301 内連接於 NM0S 電晶體 33bll、33bl2 至 33bnl、33bn2 上。 I/O線預充電電路124al，包含有PM0S電晶體35al及 35a2 °PM0S電晶體35al及35a2，係依輸入出線預充電信號/ ,
第35頁 4G7370 五、發明說明（33) PR而導通/停止。 I/O線預充電電路124bl，包含有PMOS電晶體35bl及 35b2。PMOS電晶體35bl及35b2，係依輸入出線預充電信號/ PR而導通/停止。 即使對記憶塊302至30η而言，亦設有與I/O線預充電電 路124al及124bl相同的I/O線預充電電路I24a2、124b2至 124an 、124bn 0 以下，係就以上所構成之系統LS I的動作加以說明。 在未對DRAM1中之記憶胞32進行資料之寫入/讀出的待 機狀態中，輸入出線預充電信號/PR會變成L位準，而I/O線 預充電電路1 24al之PMOS電晶體35al、35a2會變成導通。 結果，輸入出線對偶I〇a會被預充電至Vcc2位準。以下，係 就來自記憶胞的資料讀出動作加以說明。 當輸入出線預充電信號/PR上升至Η位準時，則由於 PMOS電晶體35al、35a2會變成停止，所以1/()線預充電電路 124al和輸入出線對偶I〇a會被切離。 依感測放大器25a 1而被放大的位元線對偶b^，/間之 電位差Vccl會被轉送至輸入出線對偶上，且被放大器 21a放大後會被送至輸入出緩衝器22上。 以下係就在記憶胞上寫入資料的情況加以說明。 輸入出線預充電信號/PR變成Η位準，而來自寫入驅動 器2 3a之資料信號通過輸入出線對偶I〇a被轉送至 器25al，就可對記憶胞32寫入資料。 、 如以上之讀出/寫入動作，亦可同樣在輸入出線對偶
407370 五、發明說明（34) IOb及連接於該等的輸入出塊4〇bl、1/0線預充電電路 124bl、NM0S電晶體33bl 1至33bn2及感測放大器25bl至 25bn中進行。 再者，亦可在記憶塊302至30η中進行與以上說明者相 同的動作。 因而，通過被設在記憶塊301至30η之各個上的輸入出 線對偶10a、IOb就可從輸入出緩衝器22同時存取於記憶塊 301至3 On之各個上。當記憶塊3 01至30η之數量變多時寫入 驅動器23a、23b及預充電電路24al、24bl至24an、24bn之 數量就會隨之變多。因而，當寫入驅動器23a 1、23b 1及預 充電電路24a 1至24bn動作時被供給的電流量就會變多。 第17圖係顯示本發明實施形態10之DRAM1之供給電源 的方塊圖。參照第17圖，在該DRAM1中，會設置感測放大器 25驅動用的内部放大電路21、I/O線預充電電路124及寫入 驅動器23用的内部電源電路1 2，而切離被供給至感測放大 器25上的内部電源Vccl、和被供給至I/O線預充電電路124 及寫入驅動器23上的内部電源Vcc2。又，包含位址緩衝器 17、/RAS緩衝器14、/CAS緩衝器15、及/WE緩衝器16等的 周邊電路90係依外部電源電壓Ext. Vcc而驅動。 藉此，即使依輸入出線對偶I〇a、IOb於充放電時被供 給至I/O線預充電電路124上的電源電流及寫入駆動器23動 作時被供給至寫入驅動器2 3上的電源電流而在電源供給線 上發生雜訊，亦不會對感測放大器25及周邊電路90的電源 供給線傳播雜訊。
4G7370 五、發明說明（35) 另外，在第8圖至第1 1圖中係考慮將G-I/0線預充電電 路24置換成I/O線預充電電路124，亦可將DRAM1之供給電源 系統設得與上述實施形態2至實施形態5中者相同，且依此 亦可獲得與實施形態2至實施形態5中者相同的效果。 [實施形態11 ] 第1 8圖係顯示本發明實施形態1 1之DRAM内部供給電源 系統的方塊圖。第18圖係以I/O線預充電電路124取代第14 圖所示之G-I/0線預充電電路24者。 依此，用以驅動感測放大器2 5的電源供給線、用以聪 動寫入驅動器23及I/O線預充電電路124的電源供給線、及 用以驅動周邊電路90的電源供給線在DRAM内部係分別成為 各別系統。因而，即使依寫入驅動器2 3動作時被供給至寫 入驅動器23的電源電壓，及I/O線預充電電路丨24於輸入出 線對偶充放電之際所消耗的電流，在寫入驅動器23及I /〇線 預充電電路1 2 4的電源供給線上發生雜訊時，亦不會對感測 放大器25及周邊電路90的電源供給線傳播雜訊。 另外，在第12、13、15藉由考慮將G-I/0線預充電電路 24置換成I/O線預充電電路丨24，則可使DRAM1之供給電源系 統設成與上述實施形態6、7、9相同，依此可獲得與實施形 態6、7、9相同的效果。 [實施形態1 2 ] 第1 9圖係顯示本發明實施形態1 2之系統LSI之整體構 成的方塊圖》參考第19圖，該系統LSI,具備有同步型 DRAM1及邏輯電路2。同步型DRAMi及邏輯電路2被設在同一
第38頁 407370 五、發明說明（36) 晶片CH上’且輸入出資料DQ可在該等之間互相轉送。 _同步型DRAM1，具備有控制信號緩衝器132以取代第1圖 所不之/RAS緩衝器14、/ CAS緩衝器丨5及/㈣緩衝器！ 6，更具 備有時鐘緩衝器1 3 1。時鐘緩衝器1 3 1，係接受外部電源電 壓Ext. VCC而動作，且響應來自邏輯電路2之時鐘信號cu 而產生内部時鐘信號int · CLK。控制信號緩衝器132，係接 受來外部電源電壓Ext. vcc而動作，且基於自邏輯電路2之 控=，號CTL，產生與内部時鐘信號in1：. clk同步的内部控 制信號int. CTL。位址緩衝器17,係接受外部電源電壓 Ext^cc而動作，且響應内部控制信號int. ctl，將外部位 址抬號EAD當作列位址信號RAD供給至列解碼器丨8上或將外 部位址信號EAD當作行位址信號CAD供給至行解碼器2〇上。 寫入驅動器23,係接受内部電源電壓Vcc2而動作，且響應内 部控制信號int. CTL，將來自輸入出緩衝器22之資料信號寫 其次，就以上所構成之系統LSI的動作加以說明。 在控制信號緩衝器1 32中生成與來自時鐘緩衝器131之 内部時鐘彳§號int. CLK的時鐘同步，且用以選通列位址 内部控制信號int. CTL。列位址可依該内部控制俨垆 = 其對應之字線可被選擇。在控制。缓衝 器132中生成與下一個内部時鐘信號int. cu之時鐘 且用以選通行位址的内部控制信號i nt . CTL。行位 佑 該内部控制信號int. CTL而被取入’而記憶胞之資 ^ 解瑪器20被讀出至輸入出線。該資料，與内部時鐘信 407370 五、發明說明（37) - i nt. CLK同步被輸出。 在該DRAM1中，設有感測放大器25驅動用的内部放大電 路21、G-I/0線預充電電路24及寫入驅動器23用的内部電 源電路1 2，而切離被供給至感測放大器2 5上的内部電源 Vccl、和被供給至G-I/0線預充電電路24及寫入驅動器23 上的内部電源Vcc2。又，包含有位址緩衝器17、時鐘緩衝 器1 31及控制信號缓衝器1 32等的周邊電路係依外部電源電 壓Ext. Vcc而驅動。 藉此，即使依全局輸入出線對偶GI〇a、Gi〇b於充放電 時被供給至G-I/0線預充電電路24上的電源電流及寫入驅 動器23動作時被供給至寫入驅動器23上的電源電流而在電 源供給線上發生雜訊，亦不會對感測放大器2 5及周邊電路 90的電源供給線傳播雜訊。 [實施形態1 3 ] 在實施形態1至12中，其主要目的係在於防止隨著内部 匯流排寬度之擴大而依寫入驅動器或全局輸入出線預充電 電路中之消耗電流的增大而增大之雜訊之不良影響波及 感測放大器或周邊電路等其他電路上。 1 在實施形態1 3中，係考慮解決降低記憶胞陣列電源（即 感測放大器電源）之電壓位準所必要的問題點。 第20圖係顯示寫入驅動器23之構成圖。在實施形態 1 3中，係將被供給於寫入驅動器2 3上的電源之電壓位準設 為與感測放大器電源之電壓位準相同。 亦即’將第20圖中之寫入驅動器之驅動電源Vcc_WD之
407370 五、發明說明（38) 電壓位準，設為與實施形態1至丨2中之内部電源電路電源之 供給電壓Vccl相同位準。藉此，就可減低全局輸入出線對 偶GIO’ /G 1〇的振幅位準，且可實現依縮短等化動作所需時 間而使動作得以高速化和減低消耗電流。 該等效果，在將内部匯流排寬度取大且一次進行大量 之資料授受的混合载置DRAM中可特別顯著。 、再者藉由將寫入驅動器23之驅動電源的電壓位準設為 與感測放大器電源之電壓位準相同，則即使在將感測放大 器電源之電壓位準降得比周邊電路之驅動電源的電壓位準 低的情況，亦可採用階層丨/〇線構造。以下詳細說明其理由 第2〗圖係顯示在降低感測放大器電源之電壓位準時， 在階層I/O線構造中連接局部輸入出線Li〇和全局輸入出蟪 GI〇用的傳輪閘34之構成的電路圖。 出線 參考第21圖，傳輸閘34，包含有p型電晶體113和1^型電 晶體1_14。電晶體114及p型M〇s電晶體113，係在閑極上 接受副塊選擇信號SB信號及其反轉信號。 第20圖中，對於第31圖所示之傳輸閘僅以n型 構成者而言，其可依P型電晶體和N型電晶體之對偶電來曰曰所 對因η隨Λ感：放大器電源之電壓位準之降低，且與其 入資料相對應的電壓位準亦會變低，所以自寫 電晶體之臨資Λ時，在僅以N型電晶體所構成的傳輪問中，因 I二體之臨界值電壓降低之影響而無法獲得 資料之充分的電壓位準所致。 魘Η位旱
407370 五、發明說明（39) 因此，在傳輸閘34中雖係使用P型電晶體113，但是在將 寫入驅動器之驅動電源的電壓位準，當作如習知所示高於 感測放大器電源之電壓的周邊電路之驅動電源的電壓位 時就會發生問題。 第22圖為說明包含於傳輪閘34内之p型電晶體1 13中之 問題點的概念圖。第22圖係顯示被連接於全局輸入出線 GI〇和局部輪入出線!^。之間的p型電晶體113之構成。 參考第22圖，P型電晶體113,具備有與局部輸入出線 連接的源•汲極之一方〗34、和與全局輸入出線gi〇連 粗=.汲極之另一方135 β P型電晶體113在傳遞"H"位準 始τ; τ π，會施加異於被連接在汲極及源極上的局部輸入出 線L 10和全局輪入出線G 10的電壓位準。 傳輸閘由於被設在每一個副塊上，所以在布局上最佳 ==所謂記憶塾内之感測放大器帶或是副字線驅動器 區Μ Γΐ 9區域上。因此，被施加在透過體接點136以形成體 井上的電廢會變成為感測放大器電源之電堡位 然而，透過全局輸入出線G_〖/〇依寫入驅動器Μ之寫入 =乍’施加高於作為該p型電晶體113之？+型之源.沒極區 =成趙區域的N型井之電壓位準的周邊電路用之電源 流極1 不35:合體;32之間ϊ成有PN順接合，而可 浼吾描Γ該電流，不僅會引起浪費4電流消耗，而且在電 二有4降2情況’會因寄生電晶體而引起雙極性動作，甚至 '有§己憶體不良的可能性。 第42頁 407370 五、發明說明（40) 藉由將寫入驅動器23之電源電壓位準設為與感测放大 器電源之電壓位準相同的位準，就可解決此問題。' 第23圖係顯示實施形態13之DRAM之包含於寫A驅動器 23内之P型電晶體5 8及59的構成圖。 參考第23圖，在實施形態13中並非將被包含於寫入驅 動器23内之供給於P型電晶體58及59之源極144的電源電魔 位準，設為與周邊電路共通的電源電壓位準Vcc3，而^設為 與比其更低的感測放大器電源之電壓位準Vccl相同。 一 又，一般而言由於寫入媒動器23係被設在記憶胞陣列 之外以作為周邊電路，所以為了依感測放大器電源驅動p型 電J曰體58及5 9,而無法在與該區域所設之其他的？型電晶體 150 "通的N型井上，設置p型電晶體58及“。亦即需要將 p型電晶趙58及59之體區域i42，與其他電晶體之體 51 電氣絕緣。 寫入驅動器23，由於係依據有該種構成之P型電晶體 58及59進行"H"位康眘μ® λ 6匕 八£& 準之資料寫入，所以被連接於汲極145之 = 出線對偶GI0，/GI0之” Η”位準會被提升至感測放 源之電壓位準上，而由於局部輸入出線對偶LI0，/ 二位準資料之間的電壓差會解消，所以不會發生上 111、1’19在構成寫入驅動器時，驅動作為其他元件之反相器 沒有特別限i開52、53、反相器50之電源的電壓位準，並 但是’如上所述，由於為了進行絕緣而有必要獨立設置 第43頁
五、發明說明（41)
N型井’所以f生了所謂面積增加的缺點。 口而，若在布局上有餘裕度則雖然只要作成只以感測 放大器胃電+源直接驅動對應資料寫入之pM〇s電晶艘58、59即 可’但是若以記憶胞陣列電源驅動第21圖所示之寫入驅動 器之電路元件整體時，則在布局方向很有利。 第24圖係顯不用以將寫入驅動器23之驅動電源的電壓 位準〇又為與感測放大器電源之電壓位準相同之D内部之 供給電源系統的方塊圖。 ?考第24圖，内部電源電路11，在記憶胞陣列13、感測 放大器25及寫入驅動器23上供給電源電壓。藉此，就可將 驅動寫入驅動器23之電源電壓位準設為與記憶胞陣列電 之電壓位準相同。 另一方面，周邊電路9〇,係依獨立之其他的内部電源電 路61以供給電源電壓。如上述般由提高邏輯電路部之動 作速度等的觀點來看，被供給於周邊電路9〇上的電源電虔， 係高於感測放大器電源之電壓位準。 ’ [實施形態1 4 ] 在實施形態1 4中，係加上實施形態1 3之構成，更考慮電 源供給系統以抑制隨著内部匯流排寬度之擴大等造成寫入 驅動器之消耗電流增大而產生之不良影響。 ’’ 在實施形態14中，另外設置用以驅動寫入驅動器之電 源與感测放大器之電源。更且為了將寫入驅動器之電源電 壓設為與感測放大器之電源電壓相同的位準，而設置電壓 平衡電路。 第44頁 五、發明說明（42) 〜·-- 第25圖係顯示本發明實施形態14中之dram内部之供給 電源系統的方塊圖。象老签圖除了哲。 固爹哼弟〇圃，陈【第24圖之構成更設 f内:電源電路12。更且設置連接内部電源電路π之電源 =與内部電源電路12之電源節點的電源配線65以作為電 壓千衡電路63,兩者電源節點之電壓位準藉以維持於同一 位準上。藉此，寫入驅動器23可依與感測放大 ，位準相同的電壓位準而被驅動。有關對於周。邊電路9〇之 電源電壓之供給，由於與第24圖中所說明者相 而 明不再重覆。 第26圖係顯示本發明實施形態14之另一構成例之 DRAM内部的供給電源系統圖。 參考第26圖，内部電源電路丨2,對寫入驅動器23設有獨 立的電源。另一方面，基準電壓產生電路67&Vref信號配 線68，重新備有内部電源電路丨丨及^所產生之電壓位準設 為同一位準的電壓平衡電路63。基準電壓產生電路67，係 接受外部電源電壓Ext. Vcc以生成共同提供至内部電源電 路11和12之基準電壓Vref.。内部電源電路η及12，係基於 基準電壓Vref.，將同一位準的電壓供給至記憶胞陣列13、 感測放大器25及寫入驅動器23上。有關對周邊電路9〇之電 源電壓的供給，由於與第22圖中所說明者相同故而其說明 不再重覆。 藉由設定第25、26圖中所說明之實施形態14的供給電 源系統，就可縮小隨著内部匯流排寬度之擴大等造成寫入 驅動器之消耗電流增大而產生雜訊之增大或電源電壓位準
第45頁 五、發明說明（43) 五、發明說明（43) 且可穩定半導體集 立之内部電源電路 但是本發明並非限 路90直接依外部電 變動對其他的電路所造成的不良影 體電路裝置整體的動作。 〜響， 在實施形態13及14中，雖作成 61對周邊電路9 〇供給電源電壓的 定於該種構成。亦即，亦可形成周邊雷 源電壓Ext. Vcc而驅動的構成。 又，最近，雖為了以更高速動 定時切換感測放大器電源之電麼位：：：：提案了-種以 亦可以如下之方式來實％。上述方式是本發明 :將感測放大器電源之電麼位準切換成對應資手料在之於公： 準的第-S/A電壓位準、和高於第一S/A電堡 ； A電壓位準的構成，且依第二S/A電壓位準之供给%第—S/ 出動作後之預充電動作，並藉由縮短預充電 ^ ^ ^ 之高速化者。 π Μ以達動作 在 提 第 在該構成下，將電源系統設為例如第24圖之構 寫入驅動電路23上供給電源電壓之内部電源電路丨’將 供的基準電壓Vref.，設為相當於資料之"Η"位上所 一 S/A電壓位準，如此就可一併享受本發明之效果。述

Claims (1)

  1. 407370
    種半導體集體電路裝置，具備有 1. 記=胞陣歹麵，具有被配置於列及行上的複數個 第一内部電源裝置（丨i) V c c )以產生低於前述外部電 内部電源電壓（V c c 1); 接受外部電源電壓（Ext. 源電壓（Ext. Vcc)的第一 感測放大器（2 5 )，接受前沖哲 ^ v〗、二么从 y，任又刖述第一内部電源電壓（ V c c 1)而動作，以放大由俞^ 中讀出的資料信2 “憶胞陣列(13)之記憶胞 前述外部電源電壓（ 源電壓（Ext. Vcc)的 第二内部電源裝置（12)，接受 Ext· Vcc)以產生低於前述外部電 第二内部電源電壓（Vcc2);以及 寫入驅動器（23)，接受前_ a* 〜，妖又别述第二内部電源電壓（ Vcc2)而動作，以將資料信號宜λ认上_、丄. 貝竹1〇既冩入於前述記憶胞陣列（1 3 )中之記憶胞（3 2 )内。 2.如申請專利範圍第1項之半導體集體電路裝置，其更具 源電壓（E X t. Vcc)的第三 第三内部電源裝置（60)，接受外部電 Vcc)以產生低於前述外部電源電壓（Ext 内部電源電壓（Vcc3); 位址缓衝器（17)，接受前述第三内部電源電1( Vcc3)而動作，且響應外部位址信號（EAD)以產生列位址 信號（RAD)及行位址信號（CAD); 列解碼器（18)，響應來自前述位址緩衝器（17)之列 407370 六、申請專利範圍 位址信號（R A D )以選擇前述記憶胞陣列（1 3 )之列；以及 行解碼器（20)，響應來自前述位址煖衝器（17)之行 位址信號（CAD)以選擇前述記憶胞陣列（13)之行。 3.如申請專利範圍第1項之半導體集體電路裝置，更具備 有： 複數條字線（W L )，被配置在前述列上； 複數條位元線對偶（BL，/BL)，被配置在前述行上； 局部輸入出線對偶（LI0a，LI0b); 複數個行選擇閘（33811至33 3112,3 31)11至331)112)， 對應前述複數條位元線對偶（BL，/BL)而設，且連接在各 別對應之位元線對偶（BL，/BL)與前述局部輸入出線對 偶（LI0a，LI0b)之間； 全局輸入出線對偶（GI0a，GI0b); 傳輸閘（34a，34b)，連接於前述局部輪入出線對偶（ 1^〇3，11〇|3)與前述全局輸入出線對偶（(^〇3,61〇1))之間 ;以及 預充電電路（24al至24an，24bl至24bn)，接受前述 =二内部電源電壓（Vcc2)而動作，俾將前述全局輸入出 線對偶（G 10 a，G 10 b)予以預充電。 4·如申請專利範圍第1項之半導體集體電路裝置，更具備
    407370 六、申請專利範圍 複數個行選擇閘（33all至33an2, 33bll至33bn2)， 對應前述複數條位元線對偶（BL，/BL)而設，且連接在各 別對應之位兀線對偶（BL，/BL)與前述局部輸入出線對 偶（LI0a，LI0b)之間； 預充電電路（12481至124 311，124131至1241)11)，接受 前述第二内部電源電壓（Vcc2)而動作，俾將前述輸入出 線對偶（I0a，I0b)予以預充電。 5. 如申叫專利範圍第3項之半導體集體電路裝置，更具備 有： 第三内部電源裝置（60)’接受外部電源電壓（Ext. Vcc)以產生低於前述外部電源電壓（Εχί. Vcc)的第三内 部電源電壓（Vcc3); 位址緩衝器（17)，接受前述第三内部電源電壓（ =3)而動作，且響應外部位址信號（ead)以產生列位址 {吕號（RAD)及行位址信號（cad)· 列解碼器（1 8 )，響應來自前述位址緩衝器（丨7 )之列 位址信號（_以選擇前述記憶胞陣列⑴）之列；以及 行解碼器（20),響應來自前述位址緩衝器之行 6. 位址信號（CAD)以選擇前述記憶胞陣列（13)之行。 J申請專利範圍第4項之半導體集體電路裝置，更具備 有： =7内部電源裝置（60)，接受外部電源電壓（Ext. ΐ生低於前述外部電源電壓（gxt.vcc)的第三 内部電源電壓（Vcc3 );
    第49頁 407370 六、申請專利範圍 位址緩衝器（17)，接受前述第三内部電源電壓（ Vc = 3 )而動作，且響應外部位址信號（EAD)以產生列位址 信號（RAD )及行位址信號（CAD ); ，解碼器（1 8 )，響應來自前述位址緩衝器（1 7)之列 位址k號（R A D )以選擇前述記憶胞陣列（丨3 )之列；以及 行解碼器（20)，響應來自前述位址缓衝器（17)之行 位址信號（CAD)以選擇前述記憶胞陣列〇 3)之行。 7*如申請專利範圍第3項之半導體集體電路裝置，更具備 有： 住址緩衝器（17)，接受前述外部電源電壓（Ext. Vcc)而動作，響應外部位址信號（EAD)以產生列位址信 號（RAD)及行位址信號（cad); 列解碼器（1 8 )，響應來自前述位址緩衝器（丨7 )之列 位址彳§號（R A D)以選擇前述記憶胞陣列（1 3 )之列；以及 行解碼器（20)，響應來自前述位址緩衝器（17)之行 位址k號（C A D)以選擇前述記憶胞陣列（1 3 )之行。 8.如申請專利範圍第4項之半導體集體電路裝置，更具備 有： 位址緩衝器（17)，接受前述外部電源電壓（Ext. Vcc)而動作，且響應外部位址信號（EAD)以產生列位址 信號（RAD)及行位址信號（CAD); 列解碼器（1 8 )，響應來自前述位址緩衝器（1 7)之列 位址信號（R A D)以選擇前述記憶胞陣列（1 3 )之列；以及 行解瑪器（20)，響應來自前述位址緩衝器（17)之行
    第50頁 4G7370 、申請專利範圍 位址信號（CAD)以選擇前述記憶胞陣列（13)之行。 •如申請專利範圍第1項之半導體集體電路裝置其中前 述半導體集體電路裝置，係與時鐘信號（CLK)同步的同 步型半導體集體電路裝置。 0，一種半導體集體電路裝置具備有： s己憶胞陣列（1 3 ),具有被配置於列及行上的複數個 記憶單元； 第一内部電源裝置（11)，接受外部電源電壓（Ext. Vcc)以產生低於前述外部電源電壓（Εχί. Vcc)的第一 内部電源電壓（Vccl); 感測放大器（25)，接受前述第一内部電源電壓（ Vcc 1)而動作，以放大由前述記憶胞陣列（丨3 )之記憶胞 十讀出的資料信號；以及 寫入驅動器（23)，接受前述第一内部電源電壓（ Vcc 1 )而動作，以將資料信號寫入於前述記憶胞陣列（j 3 )中記憶胞内。 1. 一種半導體集體電路裝置，其具備有： §己憶胞陣列（1 3 )，具有被配置於列及行上的複數個 記憶單元； 第一内部電源裝置（11 )，接受外部電源電壓（Εχΐ. Vcc)以產生低於前述外部電源電壓（Εχΐ. Vcc)的第一 内部電源電壓（Vccl ); 第二内部電源裝置（1 2 )，接受前述外部電源電壓（ Ext. Vcc)以產生低於前述外部電源電壓（Ext. Vcc)的
    第二内部電源電壓（Vcc2); 接a 大器（25 )，利用前述第一内部電源裝置（11) 述第一内部電源電壓（Vccl)而動作’以放大由前 述5己憶單元陣列（1 3 )之記憶胞中讀出的資料信號. 寫入驅動器（23)，利用前述第二内部電源裝置（12) 接又前述第二内部電源電壓（Vcc2)而動作，以將資料信 號寫入於前述記憶胞陣列（〗3 )中之記憶胞内丨以及 電壓平衡裝置（63)，用以使前述第二内部電源電壓 (Vcc2)與前述第一内部電源電壓（Vccl)成為同一位準 〇 12. 如申請專利範圍第n項之半導體集體電路裝置其令前 述電麼平衡裝置（63)，包含有用以連接前述第一内部電 源電路（1 1 )之輸出節點與前述第二内部電源電路（丨2) 之輪出節點的電源配線（6 5 )。 13. 如申請專利範圍第n項之半導艎集體電路裝置，其中前 述電壓平衡裝置（63)，更具備有： 基準電壓生成裝置（67)，用以生成對應前述第一内 部電源電壓（Vccl)之基準電壓信號（Vref);以及 信號配線（68)，將前述基準電壓信號（vref)傳遞至 前述第一及第二内部電源電路（Π，12)上。 14. 如申請專利範圍第u項之半導體集體電路裝置其更且 備有： ' 複數條字線（WL)，被配置在前述列上； 複數條位元線對偶（BL，/BL)，被配置在前述行上.
    407370 六、申請專利範圍 '—~' 局部輸入出線對偶（Li〇); 複數個行選擇閘（33311至3 3 3112,331)11至331；)112)， 對應前述複數條位元線對偶（BL，/BL)而設，且連接在各 別對應之位元線對偶（BL，/BL)與前述局部輸入出線對 偶（L10 )之間； 全局輸入出線對偶（GI0，/GI0);以及 傳輸閘（34)，連接於前述局部輸入出線對偶（LI〇, / LI0)與前述全局輸入出線對偶（Gi〇，/gi〇)之間 前述傳輸閘包含有P型M0S電晶體（113) 前述P型M0S電晶體（11 3)，具有， ’ 源極或是汲極之一方（134)，與前述局部輸入出線 對偶（LI0，/LI0)之一方相連接； 源極或是汲極之另一方（135)，與前述全局輸入出 線對偶（GIO，/GI0)之一方相連接； 閘極（133)，接受對應前述局部輸入出線對偶（LI〇, fuo)與前述全局輸入出線對偶（gi〇，/gi〇)的選擇信號 (SB);以及 施加有前述第一内部電 閘極正下方的區域（132)， 源電壓（Vccl )。
    如申請專利範圍第1 〇項之半導體 有： 集體電路裝置，更具備 迷列上； 被配置在前述行上； 複數條字線（WL)，被配置在前 複數條位元線對偶（BL, /BL)， 局部輸入出線對偶（L10);
    第53頁 六、t請專利範圍 複數個行選擇閘（33all至33an2,33bll至33bn2)， 對應前述複數條位元線對偶（BL，/BL)而設，且連接在各 別對應之位元線對偶（BL，/BL)與前述局部輸入出線對 偶（L 10)之間； 全局輸入出線對偶（GIO);以及 傳輸閘（34)，連接於前述局部輸入出線對偶（LI〇) 與前述全局輸入出線對偶（Gi〇)之間， 前述傳輸閘包含有P型M0S電晶體（13)， 前述P型M0S電晶體（11 3)，具有， 源極或是沒極之一方（13 4),與前述局部輸入出線 對偶（lio/，lio)之一方相連接； 源極或是汲極之另一方（135)，與前述全局輸入出 線對偶（GI0，/GI0)之一方相連接； 閘極（133)，接受對應前述局部輸入出線對偶（LI〇, /LI0)與前述全局輸入出線對偶（GI〇/，GI〇)的選擇信號 (SB);以及 閘極正下方的區域（132)，施加有前述第一内部電 源電壓（Vccl )。
    第54頁
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