JPH02146179A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02146179A JPH02146179A JP63299970A JP29997088A JPH02146179A JP H02146179 A JPH02146179 A JP H02146179A JP 63299970 A JP63299970 A JP 63299970A JP 29997088 A JP29997088 A JP 29997088A JP H02146179 A JPH02146179 A JP H02146179A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- word line
- bit line
- dummy
- hvc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims abstract description 35
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリに関し、特にその読み出し方法に
関するものである。
関するものである。
［従来の技術］
従来、−船釣に用いられてきたトランジスタ１容量のダ
イナミック半導体メモリの主要部を第３図に示す。第３
図には、ビット線対Ｄｉ、■下、ワード線ＷＬｉ、ＷＬ
ｉ＋１、メモリセルＭＣ１ｉ、ＭＣｉ＋ｌｉ、センスア
ンプＳＡだけを記載したが、実際には複数のワード線と
複数のビット線が直交して配列されて、複数のメモリセ
ルがマトリクス状に配列されている。ここでメモリセル
ＭＣ１ｉ、ＭＣｉ＋１ｉはそれぞれ１個のＭＯＳ）ラン
ジスタＴｉｉ。
イナミック半導体メモリの主要部を第３図に示す。第３
図には、ビット線対Ｄｉ、■下、ワード線ＷＬｉ、ＷＬ
ｉ＋１、メモリセルＭＣ１ｉ、ＭＣｉ＋ｌｉ、センスア
ンプＳＡだけを記載したが、実際には複数のワード線と
複数のビット線が直交して配列されて、複数のメモリセ
ルがマトリクス状に配列されている。ここでメモリセル
ＭＣ１ｉ、ＭＣｉ＋１ｉはそれぞれ１個のＭＯＳ）ラン
ジスタＴｉｉ。
Ｔ ｉ＋ｌｉと１個の容ｊｉｃｉｉ、 Ｃｉ＋１ｉか
らなる１トランジスタ型メモリセルとなっている。信号
ＰＤＬはリセットサイクル中に高電位（以下ｎ Ｈｎと
称す）になフている信号であり、前アクティブサイクル
中にセンスアンプの動作により一方が電源電位ｖＣＣに
他方が接地電位■ＳＳになったビット線Ｄｉ、■ＴをＮ
型ＭＯ３）ランジスタＴＲＰをオンさせて短絡させるこ
とにより、ビット線Ｄｉ。
らなる１トランジスタ型メモリセルとなっている。信号
ＰＤＬはリセットサイクル中に高電位（以下ｎ Ｈｎと
称す）になフている信号であり、前アクティブサイクル
中にセンスアンプの動作により一方が電源電位ｖＣＣに
他方が接地電位■ＳＳになったビット線Ｄｉ、■ＴをＮ
型ＭＯ３）ランジスタＴＲＰをオンさせて短絡させるこ
とにより、ビット線Ｄｉ。
ＴｆＴを中間電位ｈｖｃ （１／２ＶＣＣ電位）にプリ
チャージバランスする。又、センスアンプＳＡはビット
線Ｄｉ、７５ｍ−の微小信号差を増幅する。
チャージバランスする。又、センスアンプＳＡはビット
線Ｄｉ、７５ｍ−の微小信号差を増幅する。
第３図の構成のダイナミック半導体メモリの代表的な動
作波形図を第５図に示す。図には記載されていないが、
リセットサイクル中にビット線Ｄｉ、’ＦＴは信号ＰＤ
Ｌによって中間電位ＨＶＣにプリチャージバランスされ
ている。アクティブサイクル中に外部から与えられたア
ドレス信号によって選択されたワード線ＷＬｉの電位が
上昇することによってメモリセルＭＣ１ｉのＮ型トラン
ジスタＴｉｉがオンし、メモリ容量Ｃ１ｉとビット線Ｄ
ｉ間で電荷のやりとりが行われ、ビット線Ｄｉの電位が
微小に変化する。一方、ビット線ＴｆＴは依然として中
間電位ＨＶＣのままである。
作波形図を第５図に示す。図には記載されていないが、
リセットサイクル中にビット線Ｄｉ、’ＦＴは信号ＰＤ
Ｌによって中間電位ＨＶＣにプリチャージバランスされ
ている。アクティブサイクル中に外部から与えられたア
ドレス信号によって選択されたワード線ＷＬｉの電位が
上昇することによってメモリセルＭＣ１ｉのＮ型トラン
ジスタＴｉｉがオンし、メモリ容量Ｃ１ｉとビット線Ｄ
ｉ間で電荷のやりとりが行われ、ビット線Ｄｉの電位が
微小に変化する。一方、ビット線ＴｆＴは依然として中
間電位ＨＶＣのままである。
次に、センスアンプＳＡが活性化され、ビット線Ｄｉ、
１５Ｔの差信号がセンスアンプＳＡによって増幅される
。
１５Ｔの差信号がセンスアンプＳＡによって増幅される
。
［発明が解決しようとする問題点コ
近年半導体メモリ集積度の増加傾向は著しく、メモリセ
ルのトランスファのしきい値電圧ＶＴは狭チャネル効果
をうけ、高くなる傾向がある。例えばメモリセルＭＣ１
ｉに蓄えられた高電位（以下、“Ｈｔｔと称す）を読み
出す時を考えてみると、トランスファゲートＴ１１のソ
ース端子、即ち、ビット線Ｄｉは中間電位ＨＶＣである
。ここで、読み出す瞬間の基板バイアスは、本来接地電
位に対して、基板に与えられた電位をＶＢＢとすると、
ＶＢＢ−ＨＶＣとなって深いバイアスになっており、し
きい値電圧ＶＴはさらに狭チャネル効果の影響を強く受
けて高くなる傾向が強い。一方、メモリセルＭＣ１ｉに
蓄えられた低電位（以下、”Ｌ”と称す）を読み出すと
きを考えてみると、トランスフアゲ−）Ｔｉｉのソース
端子、即ちメモリセル容量Ｃ１ｉ側の端子は接地電位で
あるため、基板バイアスは基板電位ＶＢＢそのものであ
る。
ルのトランスファのしきい値電圧ＶＴは狭チャネル効果
をうけ、高くなる傾向がある。例えばメモリセルＭＣ１
ｉに蓄えられた高電位（以下、“Ｈｔｔと称す）を読み
出す時を考えてみると、トランスファゲートＴ１１のソ
ース端子、即ち、ビット線Ｄｉは中間電位ＨＶＣである
。ここで、読み出す瞬間の基板バイアスは、本来接地電
位に対して、基板に与えられた電位をＶＢＢとすると、
ＶＢＢ−ＨＶＣとなって深いバイアスになっており、し
きい値電圧ＶＴはさらに狭チャネル効果の影響を強く受
けて高くなる傾向が強い。一方、メモリセルＭＣ１ｉに
蓄えられた低電位（以下、”Ｌ”と称す）を読み出すと
きを考えてみると、トランスフアゲ−）Ｔｉｉのソース
端子、即ちメモリセル容量Ｃ１ｉ側の端子は接地電位で
あるため、基板バイアスは基板電位ＶＢＢそのものであ
る。
このため、′Ｈ″読み出し時の方がしきい値電圧ＶＴは
高くなる。例えば、”Ｈ゛″読み出し時のトランスファ
のしきい値電圧を１．５Ｖ、読み出し前のビット線の中
間電位を２．５■とすると、ワード線の電位が４Ｖ （
２，５＋１． ５）になるまで゛′Ｈパ読み出しされな
いので、上述した従来の技術、例えばワード線の最終到
達電位がＶＣＣの場合などは特にメモリセル１ｌＨ１ｔ
時とＬ′′時の読み出し時刻の差はｌＯ〜２０ｎ ｓ
ｅ ｃに達することがあるという欠点があった。
高くなる。例えば、”Ｈ゛″読み出し時のトランスファ
のしきい値電圧を１．５Ｖ、読み出し前のビット線の中
間電位を２．５■とすると、ワード線の電位が４Ｖ （
２，５＋１． ５）になるまで゛′Ｈパ読み出しされな
いので、上述した従来の技術、例えばワード線の最終到
達電位がＶＣＣの場合などは特にメモリセル１ｌＨ１ｔ
時とＬ′′時の読み出し時刻の差はｌＯ〜２０ｎ ｓ
ｅ ｃに達することがあるという欠点があった。
尚、これに対し、メモリセルのトランスファのチャネル
領域にイオンを注入することによってしきい値電圧ＶＴ
の狭チャネル効果をおさえる対策をとることも考えられ
るが、工程の増大によるコストアップやリーク電流によ
るメモリセル情報のビット線へのもれ等が起こってしま
うという新たな問題を生ずる。
領域にイオンを注入することによってしきい値電圧ＶＴ
の狭チャネル効果をおさえる対策をとることも考えられ
るが、工程の増大によるコストアップやリーク電流によ
るメモリセル情報のビット線へのもれ等が起こってしま
うという新たな問題を生ずる。
本発明は上記従来の事情に鑑みなされたもので、メモリ
セルに蓄えられた高電位の読み出しを従来に比して高速
に行うことができる半導体メモリを提供することを目的
とする。
セルに蓄えられた高電位の読み出しを従来に比して高速
に行うことができる半導体メモリを提供することを目的
とする。
［発明の従来技術に対する相違点］
上述した従来のダイナミック半導体メモリに対し、本発
明はあらかじめメモリセルを読み出すビット線の電位を
中間電位から少し下げてセル″Ｈ”の読み出し信号の高
速化をはかる点が異なる。
明はあらかじめメモリセルを読み出すビット線の電位を
中間電位から少し下げてセル″Ｈ”の読み出し信号の高
速化をはかる点が異なる。
［問題点を解決するための手段］
本発明の半導体メモリは、１トランジスタ、１容量から
なるダイナミック型メモリセルを複数マトリクス状に配
列した半導体メモリにおいて、ワード線の電位を上昇さ
せることにより選択されるメモリセルに接続されている
ビット線のプリチャージ電位を、ワード線の電位が上昇
する以前に、低下させる手段を有したことを特徴とし、
メモリセルの高電位情報の読み出しを早くするという特
徴を有している。
なるダイナミック型メモリセルを複数マトリクス状に配
列した半導体メモリにおいて、ワード線の電位を上昇さ
せることにより選択されるメモリセルに接続されている
ビット線のプリチャージ電位を、ワード線の電位が上昇
する以前に、低下させる手段を有したことを特徴とし、
メモリセルの高電位情報の読み出しを早くするという特
徴を有している。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の主要部回路図である。
尚、従来例と同様の記号については同じ機能を果たすも
のである。
のである。
、図中のＤＷはダミーワード線であり、ビット線対Ｄｉ
、Ｔｒｒの両方にそれぞれダミー容ｆｌＤ Ｃｉおよび
Ｄ Ｃｉｓｌを介して結合されている。このダミーワー
ド線ＤＷはリセットサイクル中は高電位に保たれている
。
、Ｔｒｒの両方にそれぞれダミー容ｆｌＤ Ｃｉおよび
Ｄ Ｃｉｓｌを介して結合されている。このダミーワー
ド線ＤＷはリセットサイクル中は高電位に保たれている
。
第１図の構成のダイナミック半導体メモリの代表的な動
作波形図を第４図に示す。本実施例でも従来例で記載し
たものと同様、リセットサイクル中にビット線Ｄｉ、■
下は信号ＰＤＬによって中間電位ＨＶＣにプリチャージ
バランスされている。
作波形図を第４図に示す。本実施例でも従来例で記載し
たものと同様、リセットサイクル中にビット線Ｄｉ、■
下は信号ＰＤＬによって中間電位ＨＶＣにプリチャージ
バランスされている。
本実施例では、ダミワード線ＤＷはビット線Ｄｉとの間
にダミー容量ＤＣｉが、ビット縁りＴとの間にダミー容
量Ｄ Ｃｉｓ１が接続されているが、ダミー容量Ｄ Ｃ
ｉｓ Ｄ Ｃｉ”ｌは同等の大きさに設定しである。
にダミー容量ＤＣｉが、ビット縁りＴとの間にダミー容
量Ｄ Ｃｉｓ１が接続されているが、ダミー容量Ｄ Ｃ
ｉｓ Ｄ Ｃｉ”ｌは同等の大きさに設定しである。
そして、アクティブサイクル中にダミーワード線ＤＷは
”Ｈ”から”Ｌ”に降下し、同じ容量値をもつダミー容
量ＤＣｉ、ＤＣｉ＋１によって両ビット線Ｄｉ、■Ｔの
電位を同じ電位に低下させる機能をもつ。上述のごとく
ダミーワード線ＤＷによって両ビット線が同じ電位に低
下した後、選択されたワード線ＷＬｉの電位が上昇する
と、メモリセルＭＣ１ｉのＮ型ＭＯＳ）ランジスタＴｉ
ｉがオンし、メモリ容量Ｃ１ｉとビット線Ｄｉ間で電荷
のやりとりが行われ、ビット線Ｄｉの電位はメモリ容量
Ｃ１ｉに蓄えられていた情報）ｊ Ｈ″またはＬ″によ
って中間電位ＨＶＣから低下されていた電位を中心に微
小に変化する。このようにワード線ＷＬｉの電位が上昇
してメモリセルＭＣ１ｉのＮ型ＭＯＳ）ランジスタＴｉ
ｉがオンする時間は、メモリ容ｊｉｃ ｉ ｉの情報が
ｔｊ Ｈ１′のときてもビット線Ｄｉが中間電位ＨＶＣ
から低下したことにより従来に較べて確実に早くなって
いる。一方、メモリ容量Ｃ１ｉの情報がｊｊｌ、９１の
時は上述の時間は従来例と変わらないが、９１ Ｈｌｌ
読み出し時間より早い。尚、このとき選択されていない
ワード線ＷＬｉ＋１の電位は”Ｌ ｌｊのままである。
”Ｈ”から”Ｌ”に降下し、同じ容量値をもつダミー容
量ＤＣｉ、ＤＣｉ＋１によって両ビット線Ｄｉ、■Ｔの
電位を同じ電位に低下させる機能をもつ。上述のごとく
ダミーワード線ＤＷによって両ビット線が同じ電位に低
下した後、選択されたワード線ＷＬｉの電位が上昇する
と、メモリセルＭＣ１ｉのＮ型ＭＯＳ）ランジスタＴｉ
ｉがオンし、メモリ容量Ｃ１ｉとビット線Ｄｉ間で電荷
のやりとりが行われ、ビット線Ｄｉの電位はメモリ容量
Ｃ１ｉに蓄えられていた情報）ｊ Ｈ″またはＬ″によ
って中間電位ＨＶＣから低下されていた電位を中心に微
小に変化する。このようにワード線ＷＬｉの電位が上昇
してメモリセルＭＣ１ｉのＮ型ＭＯＳ）ランジスタＴｉ
ｉがオンする時間は、メモリ容ｊｉｃ ｉ ｉの情報が
ｔｊ Ｈ１′のときてもビット線Ｄｉが中間電位ＨＶＣ
から低下したことにより従来に較べて確実に早くなって
いる。一方、メモリ容量Ｃ１ｉの情報がｊｊｌ、９１の
時は上述の時間は従来例と変わらないが、９１ Ｈｌｌ
読み出し時間より早い。尚、このとき選択されていない
ワード線ＷＬｉ＋１の電位は”Ｌ ｌｊのままである。
上述の読み出し動作の後、センスアンプＳＡが活性化さ
れ、ビット線Ｄｉと対のビット線ＴｆＴの差信号が増幅
される。
れ、ビット線Ｄｉと対のビット線ＴｆＴの差信号が増幅
される。
第２図は本発明の第２実施例の主要部回路図である。
尚、従来例、第１実施例と同様の記号については同じ機
能を果たすものである。ＤＣ’ｉ、ＤＣ’ｉ＋１はダミ
ーセルを示している。
能を果たすものである。ＤＣ’ｉ、ＤＣ’ｉ＋１はダミ
ーセルを示している。
第１実施例で示した両ビット線Ｄｉ、■］−をダミー容
量ＤＣｉ、ＤＣｉ＋１のカップルにより低下させる方法
は、本発明の第２実施例で示すダミーセルＤＣ’ｉ
ＤＣ’ｉ＋１による方法でも本願の主旨は達成できる。
量ＤＣｉ、ＤＣｉ＋１のカップルにより低下させる方法
は、本発明の第２実施例で示すダミーセルＤＣ’ｉ
ＤＣ’ｉ＋１による方法でも本願の主旨は達成できる。
リセットサイクル中にビット線Ｄｉ。
ＴｆＴ は信号ＰＤＬによって中間電位ＨＶＣにプリチ
ャージバランスされている。ダミーセルＤ Ｃ’ｉ。
ャージバランスされている。ダミーセルＤ Ｃ’ｉ。
ＤＣ’ｉ＋１を構成するそれぞれの素子は同じ大きさの
容量値に設定しである。本実施例では、リセットサイク
ルにダミーセルＤＣ’ｉ、ＤＣ’ｉ＋１内のＮ型ＭＯＳ
）ランジスタＱｌｉｔ Ｑ２ｉ＊ Ｑｌ＋＋１．
Ｑ２ｉ＋１のそれぞれのゲートへの信号φは９＊Ｈｔ
ｅとなり、ダミー容量Ｃｉ、Ｃｉ＋１は完全に放電され
る。そして、アクティブサイクル中にダミーワード線Ｄ
Ｗの電位は”Ｌ”から＋１ Ｈｌｌに上昇し、トランジ
スタＱｌｉ、Ｑ１ｉ＋１がオンすることによって、ダミ
ー容ｊｉｃｉ、Ｃｉ＋１が充電され、ビット線Ｄｉ、丁
Ｔはダミー容！！：Ｃｉ、Ｃｉ＋１が同じ容量を持つた
め、同じ電位に低下する。
容量値に設定しである。本実施例では、リセットサイク
ルにダミーセルＤＣ’ｉ、ＤＣ’ｉ＋１内のＮ型ＭＯＳ
）ランジスタＱｌｉｔ Ｑ２ｉ＊ Ｑｌ＋＋１．
Ｑ２ｉ＋１のそれぞれのゲートへの信号φは９＊Ｈｔ
ｅとなり、ダミー容量Ｃｉ、Ｃｉ＋１は完全に放電され
る。そして、アクティブサイクル中にダミーワード線Ｄ
Ｗの電位は”Ｌ”から＋１ Ｈｌｌに上昇し、トランジ
スタＱｌｉ、Ｑ１ｉ＋１がオンすることによって、ダミ
ー容ｊｉｃｉ、Ｃｉ＋１が充電され、ビット線Ｄｉ、丁
Ｔはダミー容！！：Ｃｉ、Ｃｉ＋１が同じ容量を持つた
め、同じ電位に低下する。
次に、ワード線の電位が上昇し、メモリセルの情報がビ
ット線に微小信号として現れ、センスアンプで増幅され
るのは、第１実施例で記載したものと同様である。
ット線に微小信号として現れ、センスアンプで増幅され
るのは、第１実施例で記載したものと同様である。
尚、本発明の第１実施例、第２実施例は複数のビット線
間の容量を増大させるものであるが、動作マージンのパ
ターン依存が増大する場合はビット線Ｄｉ、了Ｔとセン
スアンプＳＡの入力との間にトランスファゲートトラン
ジスタ対を設置して、読み出し信号をセンスアンプに入
力した後にトランスファゲートをオフさせてセンスアン
プＳＡを活性化させる方式を用いるとパターン依存を軽
減できる。
間の容量を増大させるものであるが、動作マージンのパ
ターン依存が増大する場合はビット線Ｄｉ、了Ｔとセン
スアンプＳＡの入力との間にトランスファゲートトラン
ジスタ対を設置して、読み出し信号をセンスアンプに入
力した後にトランスファゲートをオフさせてセンスアン
プＳＡを活性化させる方式を用いるとパターン依存を軽
減できる。
［発明の効果コ
以上説明したように本発明は、選択されたメモリセルに
接続されたビット線の電位を中間電位ＨＶＣから下げて
メモリセルの情報を読み出すようにしたため、狭チャネ
ル効果によりしきい値電圧ＶＴが高くなっても、メモリ
セルの高電位情報の読み出しスピードを従来例に比べて
、改善することができ、高速かつ安定に動作させること
ができる効果がある。
接続されたビット線の電位を中間電位ＨＶＣから下げて
メモリセルの情報を読み出すようにしたため、狭チャネ
ル効果によりしきい値電圧ＶＴが高くなっても、メモリ
セルの高電位情報の読み出しスピードを従来例に比べて
、改善することができ、高速かつ安定に動作させること
ができる効果がある。
第１図は本発明の第１実施例の主要部回路図、第２図は
本発明の第２実施例の主要部回路図、第３図は従来例の
主要部回路図、第４図は本発明の第１実施例を説明する
ための動作波形図、第５図は従来例を説明するための動
作波形図である。 Ｑ２＋＋ ０２ｉ＋１・・・・・Ｎ型ＭＯ５）ランジ
スタ、φ・・・・・前記トランジスタＱ ２ｉ 、Ｑ
２ ｉ ＋ １のゲートへ入力する信号、 ＰＤＬ・・・・・ビット線Ｄｉ、■］−を短絡させ、バ
ランスさせるための信号、 ＳＡ−・・・・センスアンプ。
本発明の第２実施例の主要部回路図、第３図は従来例の
主要部回路図、第４図は本発明の第１実施例を説明する
ための動作波形図、第５図は従来例を説明するための動
作波形図である。 Ｑ２＋＋ ０２ｉ＋１・・・・・Ｎ型ＭＯ５）ランジ
スタ、φ・・・・・前記トランジスタＱ ２ｉ 、Ｑ
２ ｉ ＋ １のゲートへ入力する信号、 ＰＤＬ・・・・・ビット線Ｄｉ、■］−を短絡させ、バ
ランスさせるための信号、 ＳＡ−・・・・センスアンプ。
Claims (1)
- １トランジスタ、１容量からなるダイナミック型メモリ
セルを複数マトリクス状に配列した半導体メモリにおい
て、ワード線の電位を上昇させることにより選択される
メモリセルに接続されたビット線のプリチャージ電位を
、ワード線の電位が上昇する以前に、低下させる手段を
有したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299970A JPH02146179A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299970A JPH02146179A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146179A true JPH02146179A (ja) | 1990-06-05 |
Family
ID=17879173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299970A Pending JPH02146179A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146179A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002251881A (ja) * | 2001-02-27 | 2002-09-06 | Fujitsu Ltd | 半導体記憶装置及びその情報読み出し方法 |
| JP2004152394A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010218671A (ja) * | 2009-03-19 | 2010-09-30 | Renesas Electronics Corp | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299970A patent/JPH02146179A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002251881A (ja) * | 2001-02-27 | 2002-09-06 | Fujitsu Ltd | 半導体記憶装置及びその情報読み出し方法 |
| JP2004152394A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010218671A (ja) * | 2009-03-19 | 2010-09-30 | Renesas Electronics Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3373534B2 (ja) | 半導体記憶装置 | |
| US8797789B2 (en) | Sense amplifier | |
| JP3431122B2 (ja) | 半導体記憶装置 | |
| KR20000048350A (ko) | 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법 | |
| KR900006191B1 (ko) | 반도체 기억장치 | |
| US5255235A (en) | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors | |
| US4494219A (en) | Nonvolatile read only memory device | |
| US4982367A (en) | Dynamic random access memory with well-balanced read-out voltage on bit line pair and operating method therefor | |
| IE53512B1 (en) | Semiconductor memory circuit | |
| US4262341A (en) | Memory circuit | |
| JPH022237B2 (ja) | ||
| US4120047A (en) | Quasi-static MOS memory array with standby operation | |
| US5835403A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US6236598B1 (en) | Clamping circuit for cell plate in DRAM | |
| JP5116588B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH02146179A (ja) | 半導体メモリ | |
| US5995410A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| KR100328555B1 (ko) | 비트라인 센스 앰프 | |
| JP3824370B2 (ja) | 半導体装置 | |
| JPS61260496A (ja) | 事前充電回路 | |
| KR19990015345A (ko) | 긴 리프레쉬간격을 갖는 메모리셀 제어방법 | |
| JPS628398A (ja) | 半導体メモリ | |
| JPH07192456A (ja) | 半導体メモリ装置 | |
| JPS59112490A (ja) | 半導体記憶装置 | |
| JPH0357558B2 (ja) |