KR20020070076A - 반도체 기억 장치 및 그 정보 독출 방법 - Google Patents

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Abstract

본 발명은 특성의 향상을 도모할 수 있는 반도체 기억 장치의 정보 독출 방법을 제공하는 것을 과제로 한다.
워드선(WL0, WL1)의 전압이 메모리 셀(18a∼19b)에서 0 정보를 독출하는 전압 이상이 되면 더미 워드선(DWL0, DWL1)을 활성화시켜, 그 더미 워드선(DWL0, DWL1)에 접속된 더미 셀(23a∼24b)에 의해 비트선(BL0, /BL0, BL1, /BL1)의 전위를 승압한다. 그리고, 메모리 셀(18a∼19b)에서 1 정보를 독출하기 전에 감지 증폭기(20a, 20b)를 활성화한다.

Description

반도체 기억 장치 및 그 정보 독출 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR READING INFOMATION THEREFROM}
본 발명은 반도체 기억 장치 및 그 정보 독출 방법에 관한 것이다.
최근의 DRAM에서는 점점 더 고집적화 및 대용량화가 진행되고, 또한 저소비 전력화가 도모되고 있다. 메모리 셀 어레이의 고집적화에 따라, 그 메모리 셀 어레이를 구성하는 메모리 셀은 점점 더 미세화되어, 각 메모리 셀의 셀 캐패시터에 셀 정보로서 축적되는 전하량이 적어지는 경향에 있다.
이러한 DRAM에서는, 셀프 리프레시 동작 혹은 외부로부터의 리프레시 동작의 주기를 길게 하여, 소비 전력의 저감을 도모하면서, 메모리 셀로부터 출력되는 미소 전압에 기초하여, 정상적인 셀 정보를 확실하게 독출하기 위해서, 더미 워드선 및 커플링 캐패시터를 갖춘 것이 있다. 즉, 그 더미 워드선과 비트선과의 사이에 커플링 캐패시터가 구비되고, 셀 정보를 독출하는 경우에는, 더미 워드선을 선택함으로써, 캐패시터의 전하에 기초하여 비트선의 전위를 승압하여 비트선에 독출되는 미소 전압을 보충하도록 하고 있다. 이러한 DRAM에 있어서, 리프레시 특성의 향상이나 고집적화를 도모할 필요가 있다.
도 21은 종래의 더미 워드선에 의한 셀정보의 보완 기능을 갖춘 반도체 기억 장치(DRAM)의 일부를 도시하는 회로도이다.
셀 어레이(1)에는 다수(도면에서는 2개)의 메모리 셀(2a, 2b)이 레이아웃되고, 메모리 셀(2a)은 비트선(BL)과 워드선(WL0)의 교점에 접속되고, 메모리 셀(2b)은 반전 비트선·바BL(/BL라 기재함)과 워드선(WL1)의 교점에 접속된다. 메모리 셀(2a)을 대표로 하여 그 구성을 설명하면, 메모리 셀(2a)은 셀 트랜지스터(Tr)와 캐패시터(C1)로 구성된다. 셀 트랜지스터(Tr)는 비트선(BL)에 접속된 제1 단자와, 캐패시터(C1)에 접속된 제2 단자와, 워드선(WL0)에 접속된 게이트를 갖는다. 캐패시터(C1)는 셀 트랜지스터(Tr)에 접속된 제1 전극과, 소정 레벨의 셀 플레이트 전압(예컨대, 셀 어레이(1)에 공급되는 셀 전원(ViiC)의 2분의 1이며, 이하 'ViiC/2'라 하고, 도 22에는 '1/2 ViiC'라고 나타냄)이 공급되는 제2 전극을 갖는다.
셀 어레이(1)의 일측에는 각 비트선(BL, /BL)에 접속되어 각 비트선(BL, /BL)에 독출된 셀 정보를 증폭하는 감지 증폭기(3)가 레이아웃된다. 감지 증폭기(3)에는 감지 증폭기 전원 발생 회로(4)에서 생성된 활성화 전원(SAP, SAN)이 공급된다. 감지 증폭기 전원 발생 회로(4)에는 래치 인에이블 신호(감지 증폭기 활성화 신호)(LE)가 공급되고, 그 신호(LE)에 응답하여 활성화 전원(SAP, SAN)을 생성한다. 이 구성에 의해 감지 증폭기(3)는 래치 인에이블 신호(LE)에 기초하여 활성화/비활성화된다.
또, 비트선(BL, /BL)의 각 쌍 중의 비트선(BL)과 더미 워드선(DWL0)과의 교점에는 더미 셀(5a)이 접속되고, 반전 비트선(/BL)과 더미 워드선(DWL0)과의 교점에는 더미 셀(5b)이 접속된다. 더미 셀(5a, 5b)은 메모리 셀(2a)과 같은 식으로 구성되어 있다.
워드선(WL0, WL1)의 선택은 로우 어드레스 신호의 입력에 기초하여 동작하는 로우 어드레스 디코더 및 워드 드라이버(도시하지 않음)에 의해 제어된다. 더미 워드선(DWL0, DWL1)의 선택은 로우 어드레스 신호의 입력에 기초하여 동작하는 로우 어드레스 디코더 및 더미 워드 드라이버(도시하지 않음)에 의해 제어된다.
그리고, 예컨대 비트선(BL)에 접속된 메모리 셀(2a)이 선택되면, 더미 워드선(DWL0)이 선택되어 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되고, 반전 비트선(/BL)에 접속된 메모리 셀(2b)이 선택되면, 더미 워드선(DWL0)이 선택되어 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압된다. 또한, 전원(Vii)은 DRAM 외부에서공급되는 전원이며, 이 전원은 로우 어드레스 디코더, 워드 드라이버, 더미 워드 드라이버 등의 주변 회로에 공급된다. 또한, 전원(Vii)을 강압(降壓)하여 안정된 셀 전원(ViiC)이 생성된다.
이와 같이 구성된 DRAM의 독출 동작을 도 22에 따라서 설명한다. 또한, 도 22는 비트선(BL, /BL) 등의 전압 파형을 알기 쉽게 하기 위해서 동일한 부호를 붙여 놓는다.
우선, 메모리 셀(2a)에 데이터가 '0'인 셀 정보(이하, 0 정보라 함)가 기억되어 있는 경우를 도 22(a)에 따라서 설명한다. 이 경우, 메모리 셀(2a)의 셀 트랜지스터(Tr)와 캐패시터(C1)와의 사이의 축전 노드의 전위는 0 정보에 따라서 저전위측 전원(Vss) 레벨로 되고 있다.
셀 정보의 독출 동작에 앞서서, 비트선(BL, /BL)은 프리차지 회로에 의해 ViiC/2 레벨로 프리차지된다. 또, 더미 워드선(DWL0, DWL1)은 전원(Vss) 레벨로 리셋된다.
이어서, 로우 어드레스 신호에 기초하여 워드선(WL0)이 선택되어 전원(Vss) 레벨에서 승압 전압(Vpp) 레벨까지 승압된다. 이 때, 워드선(WL0)의 전위가 저전위측 전원(Vss)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전위(=Vss+Vthcell)가 되면, 메모리 셀(2a)에서 비트선(BL)에 0 정보가 독출되어 그 비트선(BL)의 전위가 ViiC/2에서 약간 하강한다.
이 상태에서, 더미 워드선(DWL0)이 선택되어 그 더미 워드선(DWL0)이 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되면, 더미 셀(5a)의 전하에 의해 비트선(BL)의 전위가 승압된다. 그 승압 후의 전위는 감지 증폭기(3)가 L 레벨로 인식할 수 있는 레벨이 되도록, 더미 셀(5a)을 구성하는 캐패시터의 용량값이 설정되어 있다. 또한, 더미 셀(5b)에 대해서도 마찬가지이다. 그리고, 비트선(BL, /BL)의 전위차가 래치 인에이블 신호(LE)에 의해 활성화된 감지 증폭기(3)에서 증폭되어, 셀 정보로서 출력된다.
이어서, 메모리 셀(2a)에 데이터가 '1'인 셀 정보(이하, 1 정보라 함)가 기억되어 있는 경우를 도 22(b)에 따라서 설명한다. 이 경우, 메모리 셀(2a)의 셀 트랜지스터(Tr)와 캐패시터(C1)와의 사이의 축전 노드의 전위는 1 정보에 따라서 고전위 전원(ViiC) 레벨로 되고 있다.
마찬가지로, 셀 정보의 독출 동작에 앞서서, 비트선(BL, /BL)은 프리차지 회로에 의해 ViiC/2 레벨로 프리차지된다. 또, 더미 워드선(DWL0, DWL1)은 전원(Vss) 레벨로 리셋된다.
이어서, 로우 어드레스 신호에 기초하여 워드선(WL0)이 선택되어 전원(Vss) 레벨에서 승압 전압(Vpp) 레벨까지 승압된다. 이 때, 워드선(WL0)의 전위가 프리차지 전압(Vpr)(=ViiC/2)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전위(=ViiC/2+Vthcell)로 되면, 메모리 셀(2a)에서 비트선(BL)에 1 정보가 독출되어 그 비트선(BL)의 전위가 프리차지 레벨(=ViiC/2)에서 약간 상승한다.
이 상태에서 더미 워드선(DWL0)이 선택되어 그 더미 워드선(DWL0)이 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되면, 더미 셀(5a)의 전하에 의해 비트선(BL)의 전위가 승압된다. 이 동작에 의해 비트선쌍(BL, /BL)의 차전압을 크게 하여 실효적으로 셀의 전하가 증가한 것과 같이 보이기 때문에, 메모리 셀(2a, 2b)에서의 리프레시 간격을 넓힐 수 있다. 그리고, 비트선(BL, /BL)의 전위차가 래치 인에이블 신호(LE)에 의해 활성화된 감지 증폭기(3)에서 증폭되어, 셀 정보로서 출력된다.
또한, 정보 '0'을 독출하는 경우의 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)과, 정보 '1'을 독출하는 경우의 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)은 상세하게는 다른 전압이지만, 동작적으로는 동일하기 때문에, 동일한 부호를 붙여 설명하고 있다.
그러나, 상기한 종래 방식에 있어서는 이하의 문제점이 있다.
(1) 메모리 셀(2a, 2b)의 '1' 정보인 축전 노드(캐패시터(C1))의 전하량이 누설 등에 의해 감소하여, 셀 축전 전압(축전 노드의 전압)이 비트선(BL, /BL)의 프리차지 레벨(=ViiC/2) 이하가 되면, '1' 정보를 독출할 수 없게 된다.
(2) 상기 (1)에 의한 메모리 셀(2a, 2b)의 데이터 유지 시간=리프레시 주기(tREF)에 의해, 셀프 리프레시의 소비 전류가 확정된다. 그 리프레시 주기(tREF)가 짧으면, 셀 데이터 유지를 위한 리프레시 주기를 짧게 할 필요가 있기 때문에, 셀프 리프레시 전류가 증대한다.
(3) 워드선 활성화에서 감지 증폭기 활성화까지의 시간은 메모리 셀(2a, 2b)로부터의 정보 '1'이 비트선(BL, /BL)에 나오는 시간에 따라 율칙(律則)된다. 이것은 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)도 크게 영향을 준다. 워드선(WL0,WL1)의 전위가 1 정보의 독출에 필요한 전위(=ViiC/2+Vthcell)까지 승압하지 않으면 데이터가 나오지 않기 때문에, 워드선 전위의 파형이 완만해져 있으면 데이터가 나올 때까지의 시간도 길어져 데이터를 독출하는 사이클의 시간도 길어져 버린다. 워드선 전위의 파형을 완만해지지 않도록 하기 위해서는 그 시상수를 작게 할 필요가 있고, 그 때문에 워드선을 구동하기 위해서 필요한 어드레스 디코더 및 워드 드라이버의 수가 증가하여 칩 사이즈가 커져 버린다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로 그 목적은 특성의 향상을 도모할 수 있는 반도체 기억 장치 및 그 정보 독출 방법을 제공하는 데에 있다.
도 1은 제1 실시예의 SDRAM의 개략 블록 회로도.
도 2는 내부 동작 판정 회로의 블록 회로도.
도 3은 감지 증폭기 드라이버 및 감지 증폭기의 회로도.
도 4는 더미 워드 드라이버의 회로도.
도 5는 제1 실시예의 동작 파형도.
도 6은 셀 축전 전압과 비트선 전압을 도시하는 파형도.
도 7은 워드선 전압의 파형도.
도 8은 워드선 및 서브 워드선의 관계를 도시하는 설명도.
도 9는 제2 실시예의 SDRAM의 일부 블록 회로도.
도 10은 SDRAM의 일부 블록 회로도.
도 11은 제2 실시예의 동작 파형도.
도 12는 제3 실시예의 SDRAM의 개략 블록 회로도.
도 13은 워드선 전압 검출 회로의 회로도.
도 14는 제4 실시예의 서브 워드 드라이버의 회로도.
도 15는 제4 실시예의 동작 파형도.
도 16은 다른 SDRAM의 일부 블록 회로도.
도 17은 다른 SDRAM의 일부 블록 회로도.
도 18은 다른 SDRAM의 일부 블록 회로도.
도 19는 다른 더미 셀의 설명도.
도 20은 다른 반도체 기억 장치의 일부 블록 회로도.
도 21은 종래의 실시예를 도시하는 회로도.
도 22는 종래의 실시예의 동작 파형도.
<도면의 주요부분에 대한 부호의 설명>
18a∼19b : 메모리 셀
20a, 20b : 감지 증폭기
23a∼24b : 더미 셀
BL0∼/BL4 : 비트선
DWL0, DWL1 : 더미 워드선
WL0∼WL3 :워드선
상기 목적을 달성하기 위해서, 제1, 2항에 기재한 발명에 따르면, 상기 0 정보의 독출은 상기 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 메모리 셀의 전하에서 행해지고, 상기 1 정보의 독출은 상기 더미 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 더미 셀의 전하에서 행해진다. 따라서, 메모리 셀로부터 1 정보를 독출하는 경우에 비해서 감지 증폭기를 빠르게 활성화할 수 있어, 사이클 타임이 짧아진다. 또한, 사이클 타임을 짧게 하지 않으면, 워드선의 활성화를 천천히 행하는 것, 즉 워드선을 길게 하는 것이 가능하게 된다.
제3항에 기재한 발명에 따르면, 상기 워드선을 활성화시키는 제1 단계와, 상기 메모리 셀의 0 정보를 상기 비트선에서 독출하는 제2 단계와, 상기 더미 워드선을 활성화시키는 제3 단계와, 상기 감지 증폭기를 활성화시키는 제4 단계를 구비하여, 상기 제4 단계를 상기 메모리 셀로부터 1 정보가 상기 비트선에 독출되기 전에 실행된다. 따라서, 메모리 셀로부터 1 정보를 독출하는 경우에 비해서 감지 증폭기를 빠르게 활성화할 수 있어, 사이클 타임이 짧아진다. 또한, 사이클 타임을 짧게하지 않으면, 워드선의 활성화를 천천히 행하는 것, 즉 워드선을 길게 하는 것이 가능하게 된다.
제4항에 기재한 발명에 따르면, 상기 메모리 셀의 셀 트랜지스터의 임계치 전압을 제1 전압으로 하고, 상기 프리차지 전압을 제2 전압으로 하며, 상기 제1 전압+상기 제2 전압을 제3 전압으로 하고, 상기 메모리 셀로의 1 정보의 기록 전압을 제4 전압으로 하며, 상기 제4 전압+상기 제1 전압을 제5 전압으로 하여 상기 워드선을 기준 전압에서 상기 제1 전압 이상, 상기 제3 전압 미만까지 활성화시키는 제1 단계와, 0 정보를 상기 비트선에서 독출하는 제2 단계와, 상기 더미 워드선을 활성화시키는 제3 단계와, 상기 감지 증폭기를 활성화시키는 제4 단계와, 상기 워드선을 상기 제5 전압 이상까지 활성화시키는 제5 단계를 구비하며, 상기 제4 단계를 상기 메모리 셀로부터 1 정보가 상기 비트선에 독출되기 전에 실행된다. 따라서, 메모리 셀로부터 1 정보가 독출되지 않는 상태에서 확실하게 감지 증폭기를 활성화할 수 있다.
(제1 실시예)
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 8에 따라서 설명한다.
또한, 설명의 편의상 종래 기술과 같은 구성에 관하여는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 1은 본 실시예의 SDRAM의 블록 회로도이며, 워드선 및 더미 워드선의 구동에 관한 부분을 도시한다.
SDRAM(10)에는 어드레스 신호(ADD), 외부 커맨드 신호(CMD)가 공급된다. 어드레스 신호(ADD)는 어드레스 버퍼(11)에 입력되고, 외부 커맨드 신호(CMD)는 내부 동작 판정 회로(12)에 입력된다.
외부 커맨드 신호(CMD)는 복수의 신호로 이루어지고, 내부 동작 판정 회로(12)는 복수 신호의 레벨 조합에 의해 지정되는 활성화 커맨드나 리드 커맨드 등의 각종 커맨드를 디코딩한다. 그리고, 내부 동작 판정 회로(12)는 로우 어드레스를 수신하기 위한 제어 신호(RCT)를 어드레스 버퍼(11)로 출력한다. 또한, 내부 동작 판정 회로(12)는 액티브 커맨드를 디코딩했을 때에 생성하는 활성화 신호(ACT)를 로우 어드레스 프리디코더(13), 로우 어드레스 메인 디코더(14)에 출력한다.
어드레스 버퍼(11)는 제어 신호(RCT)에 응답하여 동작하여 입력하는 어드레스 신호(ADD)를 버퍼한 로우 어드레스 신호(RA)를 로우 어드레스 프리디코더(13)에 출력한다. 로우 어드레스 프리디코더(13)는 액티브 신호(ACT)에 응답하여 로우 어드레스 신호(RA)를 디코딩한 프리디코드 신호(PD)를 내부 동작 판정 회로(12), 로우 어드레스 메인 디코더(14), 서브 워드 드라이버(15)에 출력한다. 또한, 로우 어드레스 프리디코더(13)는 로우 어드레스 신호(RA) 중의 하나인 어드레스 신호(RA0)를 더미 워드 드라이버(16)에 출력한다.
로우 어드레스 메인 디코더(14)는 복수 설치되고, 각 로우 어드레스 메인 디코더(14)에는 메인 워드선(MWL)이 각각 접속되어 있다. 로우 어드레스 메인 디코더(14)는 액티브 신호(ACT)에 응답하여 프리디코드 신호(PD)를 디코딩하고, 그 프리디코드 신호(PD)에 대응하는 로우 어드레스 메인 디코더(14)가 메인 워드선(MWL)을 활성화한다. 메인 워드선(MWL)에는 복수(도 1에서는 2개만 나타냄)의 제1 및 제2 서브 워드 디코더(17a, 17b)가 접속되고, 제1 및 제2 서브 워드 디코더(17a, 17b)에는 제1 및 제2 서브 워드선(단순히 워드선이라 함)(WL0, WL1)이 각각 접속되어 있다.
서브 워드 드라이버(15)는 서브 워드 디코더의 수에 대응하여 복수 설치되고, 각 서브 워드 드라이버(15)는 입력하는 프리디코드 신호(PD)에 응답하여 워드선(WL0, WL1)을 구동하는 구동 신호를 생성하여 제1 및 제2 서브 워드 디코더(17a, 17b)에 출력한다. 제1 및 제2 서브 워드 디코더(17a, 17b)는 메인 워드선(MWL)이 활성화되면, 서브 워드 드라이버(15)로부터 공급되는 구동 신호에 응답하여 제1 또는 제2 워드선(WL0, WL1)을 활성화한다.
제1 및 제2 워드선(WL0, WL1)과 그것과 직교하는 제1 및 제2 비트선(BL0, /BL0, BL1, /BL1)과의 교점에는 각각 메모리 셀(18a, 18b, 19a, 19b)이 접속되어 있다. 이들 메모리 셀(18a∼19b)은 도 21에 도시하는 메모리 셀(2a)과 같은 식으로 구성되어 있다. 그리고, 제1 및 제2 워드선(WL0, WL1), 제1 및 제2 비트선쌍(BL0, /BL0, BL1, /BL1), 메모리 셀(18a∼19b)로 메모리 블록이 구성된다.
각 비트선(BL0, /BL0, BL1, /BL1)의 전위는 활성화된 제1 및 제2 워드선(WL0, WL1)에 접속된 메모리 셀(18a∼19b)에 유지된 셀 정보에 따라서 변화된다. 예컨대, 제1 워드선(WL0)이 활성화될 경우, 그것에 접속된 메모리 셀(18a, 19a)의 셀 정보에 따라서 비트선(BL0, BL1)의 전위가 변화된다. 즉, 활성화된 워드선에 접속된 복수의 메모리 셀의 셀 정보가 복수의 비트선에서 각각 독출된다.
또한, 각 비트선(BL0∼/BL1)의 전위가 변화하는 타이밍은 각각에 접속된 메모리 셀(18a∼19b)의 셀 정보에 대응한다. 예컨대, 메모리 셀(18a)에 0 정보가 유지되고, 메모리 셀(19a)에 1 정보가 유지되어 있다고 하자. 이 경우, 우선, 제1 워드선(WL0)의 전위가 전원(Vss) 레벨에서 셀 트랜지스터(Tr) 의 임계치(Vthcell) 높은 전위까지 승압하면, 메모리 셀(18a)의 0 정보에 의해 비트선(BL0)의 전위가 하강한다. 다음에, 제1 워드선(WL0)의 전위가 프리차지 전압(Vpr)(=ViiC/2)에서 셀 트랜지스터(Tr)의 임계치(Vthcell)가 높은 전위까지 승압되면, 메모리 셀(19a)의 1 정보에 의해 비트선(BL1)의 전위가 승압한다. 즉, 제1 워드선(WL0)이 활성화된 경우, 워드선 전압이 셀 트랜지스터의 임계치 전압 이상으로 되면 0 정보가 메모리 셀에서 비트선(BL0, BL1)에서 독출되고, 다음에 워드선 전압이 프리차지 전압+셀 트랜지스터의 임계치 전압 이상이 되면 1 정보가 메모리 셀에서 비트선(BL0, BL1)에서 독출된다.
또, 0 정보를 독출하는 경우의 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)과, 1 정보를 독출하는 경우의 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)은 상세하게는 다른 전압이지만, 동작적으로는 동일하기 때문에, 동일한 부호를 붙여 설명하고 있다.
각 비트선쌍(BL0, /BL0, BL1, /BL1)의 일단은 스위치 회로(25a, 25b)에 접속되어 있다. 스위치 회로(25a, 25b)는 감지 증폭기(20a, 20b)가 접속된 각 비트선쌍의 일단측에 접속되고, 각 비트선쌍의 타단측에는 스위치 회로(22a, 22b)가 접속되어 있다. 각 스위치 회로(22a, 22b)에는 비트선쌍(BL3, /BL3, BL4, /BL4)이 접속되어 있다. 비트선(BL3, /BL3, BL4, /BL4)과 제3 및 제4 워드선(WL2, WL3)과의 교점에는 메모리 셀(부호 생략)이 접속되어 있다. 또한, 제3 및 제4 워드선(WL2, WL3), 비트선(BL3, /BL3, BL4, /BL4) 및 이들에 접속된 메모리 셀로 메모리 블록이 구성된다. 그리고, 제3 및 제4 워드선(WL2, WL3)은 제1 및 제2워드선(WL0, WL1)을 구동하는 회로와 같은 식의 회로(도시 생략)에 의해서 구동된다.
각 스위치 회로(25a, 25b)는 내부 동작 판정 회로(12)로부터의 블록 선택 신호(BSR)에 응답하여 온/오프하고, 각 스위치 회로(22a, 22b)는 내부 동작 판정 회로(12)로부터의 블록 선택 신호(BSL)에 응답하여 온/오프한다. 따라서, 감지 증폭기(20a, 20b)에는 온으로 된 스위치 회로(25a, 25b) 또는 스위치 회로(22a, 22b)를 통해 비트선쌍(BL0, /BL0, BL1, /BL1) 또는 비트선쌍(BL3, /BL3, BL4, /BL4)이 접속된다.
감지 증폭기(20a, 20b)는 감지 증폭기 구동기(21)로부터 공급되는 활성화 전압에 의해 동작하여 접속된 비트선쌍(BL0, /BL0, BL1, /BL1) 또는 비트선쌍(BL3, /BL3, BL4, /BL4)의 전위차를 증폭한다.
감지 증폭기(20a, 20b)의 근방에는 감지 증폭기(20a, 20b)가 접속된 비트선과, 이들과 직교하는 더미 워드선(DWL0, DWL1)과의 교점에 더미 셀(23a, 23b, 24a, 24b)이 각각 접속되어 있다.
각 더미 셀(23a∼24b)은 메모리 셀(18a∼19b)과 같이 트랜지스터와 캐패시터로 구성되어 있다(도 21 참조). 각 더미 셀(23a∼24b)의 트랜지스터는 각 메모리 셀(18a∼19b)의 셀 트랜지스터(Tr)와 동일한 전기적 특성을 갖도록 형성되어 있다. 더미 셀(23a∼24b)의 용량은 각 메모리 셀(18a∼19b)의 용량보다도 그 용량값이 작게 형성되어 본 실시예에서는 각 메모리 셀(18a∼19b)의 용량값의 반으로 설정되어 있다. 따라서, 각 더미 셀(23a∼24b)에는 각 메모리 셀(18a∼19b)의 1/2(2분의 1)의 전하가 축적된다.
더미 셀(23a, 23b, 24a, 24b)의 트랜지스터와 캐패시터 사이의 노드(축전 노드)에는 고전위측 전원(ViiC) 이하의 전압이 공급되고 있다.
제1 및 제2 더미 워드선(DWL0, DWL1)은 더미 워드 구동기(16)에 접속되어 있다. 그 더미 워드 구동기(16)에는 로우 어드레스 프리디코더(13)로부터 어드레스 신호(RA0)가 공급되고, 내부 동작 판정 회로(12)로부터 활성화 신호(DACT)가 공급된다. 더미 워드 구동기(16)는 활성화 신호(DACT)에 응답하여 활성화되면, 어드레스 신호(RA0)에 기초하여 제1 더미 워드선(DWL0) 또는 제2 더미 워드선(DWL1)을 활성화한다.
제1 더미 워드선(DWL0)이 활성화되면, 그것에 접속된 더미 셀(23a, 24a)의 전하에 의해 비트선(BL0, BL1)의 전위가 승압된다. 마찬가지로, 제2 더미 워드선(DWL1)이 활성화되면, 그것에 접속된 더미 셀(23b, 24b)의 전하에 의해 반전 비트선(/BL0, /BL1)의 전위가 승압된다.
더미 워드 드라이버(16)는 프리디코드 신호(PD)에 응답하여, 제1 및 제2 워드선(WL0, WL1)의 활성화에 의해 메모리 셀(18a∼19b)의 셀 정보가 독출된 비트선(BL0∼/BL1)의 전위를 승압하도록 구성되어 있다.
예컨대, 메모리 셀(18a)에 1 정보가 기억되어 있는 경우, 제1 워드선(WL0)이 활성화하더라도, 그 제1 워드선(WL0)의 전압이 비트선의 프리차지 전압+셀 트랜지스터의 임계치 전압 이하인 경우에는 비트선(BL0)의 전위는 변하지 않는다. 이 때, 더미 워드 드라이버(16)는 제1 더미 워드선(DWL0)을 활성화한다. 이 동작에 의해 더미 셀(23a)의 전하에 의해서 제1 비트선(BL0)의 전위를 승압한다. 이에 따라 제1 비트선(BL0)과 제1 반전 비트선(/BL)의 전위차가 감지 증폭기(20a)의 감도 이상이 된다.
한편, 메모리 셀(18a)에 0 정보가 기억되어 있는 경우, 제1 워드선(WL0)이 활성화하면 제1 비트선(BL0)의 전위는 약간 하강한다. 그리고, 마찬가지로, 더미 워드 드라이버(16)가 제1 더미 워드선(DWL0)을 활성화하면, 더미 셀(23a)의 전하에 의해 제1 비트선(BL0)의 전위가 승압된다.
이 승압된 제1 비트선(BL0)의 전위는 더미 셀(23a)이 메모리 셀(18a)의 1/2의 용량값을 갖기 때문에, 제1 비트선쌍(BL0, /BL0)의 프리차지 전위(셀 플레이트 전압과 같이, ViiC/2 레벨)와 0 정보에 의해 강하한 전위와의 대략 중간 전위가 된다. 또, 다른 더미 셀(23b∼24b)에 의한 비트선(BL0, /BL0, BL1, /BL1)의 전위 변화도 마찬가지이다.
내부 동작 판정 회로(12)는 디코딩한 커맨드가 활성화 커맨드일 때, 활성화 신호(ACT)를 출력한 후의 소정의 타이밍에 더미 워드 드라이버(16)와 감지 증폭기드라이버(21)를 활성화하는 활성화 신호(DACT, LE)를 각각 출력한다.
더미 워드 드라이버(16)를 활성화하는 신호(DACT)를 출력하는 제1 타이밍은 0 정보가 독출되는 타이밍과, 1 정보가 독출되는 타이밍과의 사이에 설정되어 있다.
감지 증폭기 드라이버(21)를 활성화하는 신호(LE)를 출력하는 제2 타이밍은 제1 타이밍과, 1 정보가 독출되는 타이밍과의 사이에 설정되어 있다.
도 2는 내부 동작 판정 회로(12)의 구성과, 주변 회로와의 접속을 도시하는 블록 회로도이다.
SDRAM(10)에는 상기한 외부 어드레스 신호(ADD) 및 외부 커맨드 신호(CMD)와 함께, 외부 클록 신호(CLK), 클록 인에이블 신호(CKE)가 입력된다. SDRAM(10)은 각 신호(ADD, CMD, CLK, CKE)를 버퍼링하는 입력 버퍼(11, 26, 27, 28)를 구비한다. 내부 동작 판정 회로(12)는 상기한 입력 버퍼(26)와, 커맨드 디코더(31), 감지 증폭기 활성화 신호 발생 회로(32), 블록 선택 회로(33)를 포함한다.
입력 버퍼(27)는 외부 클록 신호(CLK)를 버퍼한 내부 클록 신호를 각 입력 버퍼(11, 26, 28)에 출력하고, 각 입력 버퍼(11, 26, 28)는 내부 클록 신호에 의해 외부 입력 신호를 받아들여 커맨드 디코더에 출력한다.
입력 버퍼(28)는 클록 인에이블 신호(CKE)를 버퍼링한 입력 활성화 신호(IE)를 입력 버퍼(11, 26)에 출력하고, 인에이블 신호(EN)을 커맨드 디코더(31)로 출력한다. 입력 버퍼(11, 26)는 입력 활성화 신호(IE)에 응답하여 활성화되어 외부 어드레스 신호(ADD), 외부 커맨드 신호(CMD)를 버퍼링하여 출력한다.
외부 커맨드 신호(CMD)는 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE), 칩 선택 신호(/CS)의 신호 레벨로 이루어지고, 입력 버퍼(26)는 이들 신호(/RAS, /CAS, /WE, /CS)를 버퍼링하여 커맨드 디코더(31)로 출력한다.
커맨드 디코더(31)는 외부 커맨드 신호(CMD), 즉 각 신호(/RAS, /CAS, /WE, /CS)의 상태(H 레벨 또는 L 레벨)의 조합에 의하여 지정되는 각종 커맨드를 디코딩한다. 그리고, 커맨드 디코더(31)는 디코딩한 액티브 커맨드에 대응하는 액티브 신호(ACT)를 감지 증폭기 활성화 신호 발생 회로(32), 블록 선택 회로(33), 프리디코더(13), 메인 디코더(14)로 출력한다. 또한, 액티브 커맨드는 셀 정보의 독출(리드)/기록(라이트)를 행하는 메모리 셀이 포함되는 블록(또는 뱅크)을 활성화하기 위한 커맨드이다. 커맨드 디코더(31)는 메모리 셀로부터 셀 정보를 독출할 때에, 우선 액티브 커맨드를 발행(액티브 신호(ACT)를 출력)한다.
감지 증폭기 활성화 신호 발생 회로(32)는 액티브 신호(ACT)에 응답하여 생성한 감지 증폭기 활성화 신호(LE)를 감지 증폭기 전원 발생 회로(34)로 출력한다. 감지 증폭기 활성화 신호 발생 회로(32)는 지연 회로를 포함하며, 액티브 신호(ACT)를 지연시켜 상기한 제2 타이밍에 감지 증폭기 활성화 신호(LE)를 액티브로 한다.
감지 증폭기 전원 발생 회로(34)는 액티브로된 감지 증폭기 활성화 신호(LE)에 응답하여 소정 전압의 활성화 전압(SAP, SAN)을 생성하여 활성화 전원(SAP, SAN)을 감지 증폭기(20a)로 공급한다. 예컨대, 활성화 전압(SAP)은 셀 전원(ViiC)의 전압이며, 활성화 전압(SAN)은 저전위측 전압(Vss)이다. 감지 증폭기(20a)는 이들 활성화 전압(SAP, SAN)의 공급을 받아 활성화된다.
블록 선택 회로(33)는 액티브 신호(ACT)와 프리디코드 신호(PD)에 응답하여 제1 또는 제2 블록 선택 신호(BSR, BSL)를 활성화한다. 그리고, 블록 선택 회로(33)는 제1 및 제2 블록 선택 신호(BSR, BSL)를 스위치 회로(25a, 22a)에 출력한다.
스위치 회로(25a)는 비트선쌍(BL0, /BL0)에 각각 접속된 N채널 MOS 트랜지스터로 이루어지고, 이들 트랜지스터는 블록 선택 신호(BSR)에 응답하여 온/오프된다. 스위치 회로(22a)는 비트선쌍(BL3, /BL3)에 각각 접속된 N채널 MOS 트랜지스터로 이루어지고, 이들 트랜지스터는 블록 선택 신호(BSL)에 응답하여 온/오프된다. 그리고, 온이 된 트랜지스터에 따라 다른 블록의 비트선쌍(BL0, /BL0) 또는 비트선쌍(BL3, /BL3)이 감지 증폭기(20a)에 접속된다.
도 3은 감지 증폭기 전원 발생 회로(34)와 감지 증폭기(20a, 20b)의 회로도이다.
감지 증폭기 전원 발생 회로(34)는 인버터 회로(41), P채널 MOS 트랜지스터(Tp11), N채널 MOS 트랜지스터(Tn11∼Tn13)를 포함한다.
P채널 MOS 트랜지스터(Tp11) 및 N채널 MOS 트랜지스터(Tn11∼Tn13)는 셀 전원(ViiC)과 저전위측 전원(Vss) 사이에서 직렬로 접속되어 있다. 그리고 트랜지스터(Tp11)의 게이트에는 감지 증폭기 활성화 신호(LE)가 인버터 회로(41)를 통해 입력되고, 트랜지스터(Tn13)의 게이트에는 감지 증폭기 활성화 신호(LE)가 입력된다.또, 트랜지스터(Tn11, Tn12)의 게이트에는 이퀄라이즈 신호(EQ)가 입력된다.
그리고, 트랜지스터(Tp11, Tn11)의 드레인으로부터 감지 증폭기(20a, 20b)의 고전위측 전원(SAP)이 출력되고, 트랜지스터(Tn13)의 드레인으로부터 저전위측 전원(SAN)이 출력된다. 또한, 트랜지스터(Tn11, Tn12)의 접속점에서 비트선쌍(BL0, /BL0, BL1, /BL1)을 프리차지하는 프리차지 전압(Vpr)(=ViiC/2)이 출력된다.
이와 같이 구성된 감지 증폭기 전원 발생 회로(34)에서는 감지 증폭기 활성화 신호(LE)가 H 레벨로 되면, 트랜지스터(Tp11, Tn13)가 온이 된다. 이 때 이퀄라이저 신호(EQ)는 L 레벨로 유지된다. 그렇게 하면, SAP로서 셀 전원(ViiC)이 출력되고, SAN로서 저전위측 전원(Vss)이 출력되어, 감지 증폭기(20a, 20b)가 활성화된다.
한편, 감지 증폭기 활성화 신호(LE)가 L 레벨로 되면, 트랜지스터(Tp11, Tn13)가 오프된다. 이 때, 이퀄라이저 신호(EQ)는 H 레벨이 되어 트랜지스터(Tn11, Tn12)가 온이 된다. 그렇게 하면, 프리차지 전압(Vpr)으로서 전원(ViiC, Vss)의 중간 레벨(=ViiC/2)이 출력된다.
감지 증폭기(20a, 20b)는 P채널 MOS 트랜지스터(Tp12, Tp13)와 N채널 MOS 트랜지스터(Tn14, Tn15)로 구성된다. PMOS 트랜지스터(Tp12)와 NMOS 트랜지스터(Tn14), PMOS 트랜지스터(Tp13)와 NMOS 트랜지스터(Tn15)는 고전위측 전원(SAP)과 저전위측 전원(SAN) 사이에서 직렬로 접속되어 있다. 트랜지스터(Tp12, Tn14)의 게이트는 트랜지스터(Tp13, Tn15)의 드레인과 반전 비트선(/BL)에 접속되고, 트랜지스터(Tp13, Tn15)의 게이트는 트랜지스터(Tp12, Tn14)의 드레인과 비트선(BL)에 접속되어 있다.
감지 증폭기(20a)는 비트선쌍(BL0, /BL0)의 전위차를 공급되는 고전위측 전원(SAP)과 저전위측 전원(SAN)의 레벨차, 즉 셀 전원(ViiC)과 저전위측 전원(Vss)의 전위차로 증폭한다. 마찬가지로, 감지 증폭기(20b)는 비트선쌍(BL1, /BL1)의 전위차를 셀 전원(ViiC)과 저전위측 전원(Vss)의 전위차로 증폭한다.
도 4는 더미 워드 드라이버(16)의 회로도이다.
더미 워드 드라이버(16)는 인버터 회로(42∼44), NAND 회로(45, 46)로 구성된다. 제1 NAND 회로(45)에는 더미 워드 활성화 신호(DACT)와 어드레스 신호(RA0)가 입력되고, 제2 NAND 회로(46)에는 더미 워드 활성화 신호(DACT)와 어드레스 신호(RA0)를 제1 인버터 회로(42)에 의해 반전된 신호가 입력된다. 제1 및 제2 NAND 회로(45, 46)의 출력 단자는 제2 및 제3 인버터 회로(43, 44)의 입력 단자에 접속되고, 제2 및 제3 인버터 회로(43, 44)의 출력 단자에는 제1 및 제2 더미 워드선(DWL0, DLW1)이 접속되어 있다. 더미 워드 드라이버(16)에는 동작 전원으로서 고전위측 전원(Vii)과 저전위측 전원(Vss)이 입력된다.
이와 같이 구성된 더미 워드 드라이버(16)는 어드레스 신호(RA0)의 논리에 따라서, 셀 정보를 독출하는 메모리 셀이 접속된 비트선을 구동하도록 더미 셀이 접속된 제1 또는 제2 더미 워드선(DWL0, DWL1)을 선택한다. 그리고, 더미 워드 드라이버(16)는 더미 워드 활성화 신호(DACT)에 응답하여 활성화된면, 선택한 제1 또는 제2 더미 워드선(DWL0, DLW1)의 전위를 고전위측 전원(Vii) 레벨에서 저전위측 전원(Vss) 레벨로 강압한다.
예컨대, 도 1에 도시하는 메모리 셀(18a)의 셀 정보를 독출하는 경우, 더미 워드 드라이버(16)는 그 메모리 셀(18a)이 접속된 비트선(BL0)을 구동하도록 더미 셀(23a)이 접속된 제1 더미 워드선(DWL0)을 선택한다. 그리고, 더미 워드 활성화 신호(DACT)에 응답하여 활성화되면, 제1 더미 워드선(DWL0)의 전위를 저전위측 전원(Vss) 레벨에서 고전위측 전원(Vii) 레벨로 승압한다.
다음에, 상기한 바와 같이 구성된 SDRAM의 작용을 도 5∼도 8에 따라서 설명한다.
도 5는 SDRAM의 동작 파형도이다.
지금, 도 1의 메모리 셀(18a)에서 셀 정보를 독출하는 경우에 관해서 설명한다. 우선, 메모리 셀(18a)에 0 정보가 유지되어 있는 경우를, 도 5(a)에 따라서 설명한다. 이 경우, 메모리 셀(18a)의 셀 트랜지스터(Tr)와 캐패시터(C1)와의 사이의 축전 노드의 전위는 0 정보에 따라서 저전위 전원(Vss) 레벨로 되어 있다.
셀 정보의 독출 동작에 앞서서, 비트선(BL0, /BL0)은 도 3의 감지 증폭기 전원 발생 회로(34)에서 생성한 프리차지 전원(Vpr)에 의해 ViiC/2 레벨로 프리차지된다. 또한, 더미 워드선(DWL0, DWL1)은 전원(Vss) 레벨로 리셋된다.
이어서, 로우 어드레스 신호(RA)에 기초하여 선택된 워드선(WL0)의 전위가 승압된다(시각 t0). 그리고, 워드선(WL0)의 전위가 저전위측 전원(Vss)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전위(=Vss+Vthcell)(시각 t1)가 되면, 메모리 셀(18a)에서 비트선(BL0)에 0 정보가 독출되어, 그 비트선(BL0)의 전위가 ViiC/2로부터 하강한다.
이 상태에서, 더미 워드선(DWL0)이 선택되어, 그 더미 워드선(DWL0)이 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되면(시각 t2), 더미 셀(23a)의 전하에 의해 비트선(BL0)의 전위가 승압된다. 그 승압된 후의 전위는 감지 증폭기(20a)가 L 레벨로 인식할 수 있는 레벨이 되도록 더미 셀(23a)을 구성하는 캐패시터의 용량값이 설정되어 있다. 그리고, 감지 증폭기 활성화 신호(LE)에 의해 감지 증폭기(20a)가 활성화되면(시각 t3), 그 감지 증폭기(20a)에 의해 비트선(BL0, /BL0)의 전위차가 증폭되어 셀 정보로서 출력된다.
워드선(WL0)의 전위는 소정의 승압 전압(Vpp)까지 승압한다. 이 승압 전압(Vpp)의 전위에 의해서 1 정보를 리프레시한다(재기록한다).
또한, 워드선(WL0)의 전위를 승압할 때의 일시적 시간(transient time)(tT)(워드선 전압 천이 시간으로, 워드선 전압 진폭의 10 퍼센트에서 90 퍼센트까지 승압하는 데에 드는 시간)은 규정치인 로우 어드레스 스트로브 신호(/RAS)의 액티브 타임(tRAS) 기간 정도로 설정되고 있다.
다음에, 메모리 셀(18a)에 1 정보가 기억되어 있는 경우를 도 5(b)에 따라서 설명한다. 이 경우, 메모리 셀(18a)의 셀 트랜지스터(Tr)와 캐패시터(C1)와의 사이의 축전 노드의 전위는 1 정보에 따라서 고전위 전원(ViiC) 레벨로 되고 있다.
마찬가지로, 셀 정보의 독출 동작에 앞서서, 비트선(BL0, /BL0)은 프리차지 회로에 의해 ViiC/2 레벨로 프리차지된다. 또, 더미 워드선(DWL0, DWL1)은 전원(Vss) 레벨로 리셋된다.
이어서, 로우 어드레스 신호(RA)에 기초하여 선택된 워드선(WL0)의 전위가승압된다(시각 t0). 그리고, 워드선(WL0)의 전위가 저전위측 전원(Vss)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcel)만큼 높은 전위(=Vss+Vthcell)(시각 t1)보다 느린 제2 타이밍에 더미 워드선(DWL0)이 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되면(시각 t2), 더미 셀(23a)의 전하에 의해, 비트선(BL0)의 전위가 승압된다. 그 승압 후의 전위는 감지 증폭기(20a)가 H 레벨로 인식할 수 있는 레벨이 되도록 더미 셀(23a)을 구성하는 캐패시터의 의 용량값이 설정되어 있다. 그리고, 감지 증폭기 활성화 신호(LE)에 의해 감지 증폭기(20a)가 활성화되면(시각 t3), 그 감지 증폭기(20a)에 의해 비트선(BL0, /BL0)의 전위차가 증폭되어, 셀 정보로서 출력된다.
워드선(WL0)의 전위는 소정의 승압 전압(Vpp)까지 승압한다. 이 승압 전압(Vpp)의 전위에 의해서 1 정보를 리프레시한다(재기록한다).
이 더미 셀(23a)에 의해 전위가 승압되는 비트선(BL0)은 워드선(WL0)의 전위가 프리차지 전압(Vpr)(=ViiC/2)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전위(=ViiC/2+Vthcell)(시각 t4)가 되면 메모리 셀(18a)의 1 정보로써 상승되는 비트선이다. 따라서, 더미 워드선(DWL0)의 활성화에 의해서 비트선(BL0)의 전위를 승압하는 것은 메모리 셀(18a)에서 1 정보를 독출하는 것과 동등한 의미를 갖는다. 이에 따라, 워드선(WL0)의 상승(시각 t0)에서 감지 증폭기(20a)의 활성화(시각 t3)까지를 짧게 한다, 즉 독출 사이클 타임을 짧게 할 수 있다. 또, 같은 이유에 의해 데이터를 출력할 때까지의 액세스 시간(tRAC)을 빨리 할 수 있다.
또, 메모리 셀(18b)의 셀 정보를 독출하는 경우, 제2 더미 워드선(DWL1)의활성화 및 감지 증폭기(20a)의 활성화를 상기와 같은 타이밍에 행함으로써 동일한 효과를 얻을 수 있다. 또, 메모리 셀(19a, 19b)의 셀 정보를 독출하는 경우도 마찬가지이다.
이어서, 리프레시 간격에 관해서 설명한다.
도 6은 셀 축전 전압(Vst)과, 1 정보를 독출할 때에 더미 셀에 의해 승압된 비트선의 전압(Vb1)의 파형도이며, 도 6(a)은 종래 방식에 있어서의 파형도, 도 6(b)는 본 실시예에 있어서의 파형도를 도시한다. 횡축은 1 정보를 기록하고 나서의 경과 시간이다.
도 6(a)는 종래 방식에 의한 독출을 하는 SDRAM에 있어서의 셀 축전 전압(Vst)과, 1 정보를 독출할 때에 더미 셀에 의해 승압된 비트선의 전압(Vb1)의 파형도이다. 횡축은 1 정보를 기록하고 나서의 경과 시간이다.
종래 방식의 경우, 도 6(a)에 도시한 바와 같이, 셀 축전 전압(Vst)은 리프레시후에 시간 경과에 따라서 소정의 비율로 감소한다. 그에 따라, 더미 셀에 의해 승압된 비트선의 전압(Vb1)도 시간 경과에 따라 감소한다. 이 비트선 전압(Vb1)과 셀 정보가 독출되지 않는 비트선의 전압(프리차지 전압(Vpr)=ViiC/2)과의 차전압이 감지 증폭기의 감도 이하가 되면, 감지 증폭기는 비트선 전압을 증폭할 수 없다. 따라서, 1 정보를 기록하고 나서 이 차전압이 감지 증폭기의 감도 이하가 될 때까지의 시간이 셀 전하 유지 시간이 되고, 그 시간에 따라서 리프레시 간격(tREF)이 설정된다.
한편, 본 실시예의 경우, 도 6(b)에 도시한 바와 같이, 셀 축전 전압(Vst)은종래와 같이 감소한다. 그러나, 본 실시예의 경우, 비트선 전압(Vb1)은 셀 정보가 비트선에 독출되고 있지 않은 단계에서 더미 셀에 의해 승압되기 때문에, 셀 축전 전압(Vst)이 프리차지 전압(Vpr) 이하로 내려가더라도 감지 증폭기의 감도 이상으로 비트선쌍의 차전압이 유지되기 때문에, 리프레시 간격(tREF)을 종래보다도 길게 할 수 있다.
그런데, 셀 트랜지스터(Tr)는 N채널 MOS 트랜지스터로 이루어지기 때문에, 비트선에 접속된 노드에 대하여 축전 노드는 셀 축전 전압(Vst)이 프리차지 전압(Vpr)보다 높을 때에는 드레인으로서 기능한다. 그러나, 셀 축전 전압(Vst)이 프리차지 전압(Vpr)보다 낮을 때에는 소스로서 기능한다.
그리고, 셀 축전 전압(Vst)이, 워드선 전압(VWL)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 낮은 전압(=VWL-Vthcell)보다도 낮아지면, 셀 트랜지스터(Tr)가 온이 된다. 그리고, 그 때의 셀 축전 전압(Vst)이 비트선의 프리차지 전압(Vpr)(=ViiC/2)보다 낮으면, 온이 된 셀 트랜지스터(Tr)에 의해서 메모리 셀이 접속된 비트선의 전위를 강하시켜 버린다. 이 상태는 메모리 셀로부터 0 정보를 독출한 상태와 같다. 따라서, 리프레시 간격(tREF)은 1 정보를 기록하고 나서 셀 축전 전압(Vst)이 워드선 전압(VWL)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 낮은 전압(=VWL-Vthcell)보다도 낮게 될 때까지가 된다.
감지 증폭기를 활성화할 때의 워드선의 전압(VWL)은 최대한 낮을(천천히 기동할)수록 리프레시 간격(tREF)을 보다 연장시키는 것이 가능하다. 단, 너무 내리면 0 정보의 독출시에 비트선의 차전압이 붙는 것이 늦어져 버려 셀 정보의 독출이늦어진다. 따라서, 감지 증폭기를 활성화할 때의 워드선 전압(VWL)은 셀 정보의 독출 속도(워드선의 기동에서부터 앰프의 활성화까지의 시간)와, 리프레시 간격(tREF)에 기초하여 결정된다.
또한, 메모리 셀의 0 정보는 워드선 전압(VWL)이 저전위측 전원(Vss)보다 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전압(=Vss+Vthcell) 이상으로 되면 독출된다. 따라서, 기본적으로 리프레시 간격(tREF)을 연장시키는 데 유효한, 감지 증폭기 활성화시의 워드선 전압은 Vss+Vthcell 이상, ViiC/2+Vthcell 이하이다.
다음에, 워드선 전위의 파형과 칩 사이즈 삭감에 관해서 설명한다.
도 7은 워드선 전압(VWL)의 파형도이다.
워드선 전압(VWL)의 파형은 그 워드선의 시상수(기생 저항과 기생 캐패시턴스의 값)에 의해 결정된다. 워드선의 선 길이가 긴 경우, 그것이 짧은 경우에 비해서 워드선 전압(VWL)은 천천히 승압한다.
본 실시예의 SDRAM에서는 1 정보를 독출한 상태와 등가인 상태를 그보다도 빠른 워드선 전압(VWL)이 저전위측 전원(Vss)보다 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전압이 되는 타이밍에 기초하여 만들어 낼 수 있다. 이 타이밍의 워드선의 장단에 의한 어긋남(워드선이 짧을 때의 타이밍에 대한 워드선이 긴 경우의 타이밍의 지연)(Δt1)은 1 정보를 독출할 때의 어긋남(Δt2)보다도 작다. 따라서, 본 실시예의 독출 방법을 이용하는 경우, 워드선의 선 길이는 타이밍의 어긋남, 나아가서는 사이클 타임에 주는 영향이 적다. 즉, 워드선의 선 길이를 길게하더라도, 종래(워드선이 짧은 경우)와 거의 같은 타이밍에 독출한다. 즉 같은 사이클 타임으로 독출할 수 있다. 이에 따라, 서브 워드 디코더의 수를 적게 할 수 있다.
전술한 바와 같이, 워드선 전위의 승압, 즉 워드선 전위의 파형은 그 워드선의 시상수(저항치와 용량값)에 따라 결정된다. 워드선의 시상수가 클수록(저항치, 용량값이 클수록) 워드선 전위의 상승이 완만해진다. 따라서, 하나의 서브 워드 디코더로서 구동하는 워드선의 길이를 종래의 그것보다도 길게 할 수 있다.
즉, 도 8(b)에 도시하는 종래 실시예와 같이, 메인 워드 디코더(48)가 구동하는 메인 워드선에 접속된 각 서브 워드 디코더(49a∼49d)에서 구동하는 워드선의 길이를 각각 L1으로 한 경우, 도 8(a)에 도시한 바와 같이, 시상수에 의해서 그 2배의 길이 L2 (=L1×2)의 워드선을 구동할 수 있다고 한다면, 2개의 서브워드 디코더(17a, 17b)에 의해 이들을 구동할 수 있다. 따라서, 서브 워드 디코더에 필요한 면적을 종래의 1/2로 할 수 있어, 이로써 칩 사이즈의 축소를 도모할 수 있다.
또, 메인 워드 디코더(14)의 부하가 작아지기(메인 워드선(MWL)이 짧아지기) 때문에, 드라이버 사이즈의 축소와 소비 전류의 삭감을 도모할 수 있다.
이상 기술한 바와 같이, 본 실시예에 따르면, 다음의 효과를 발휘한다.
(1) 워드선(WL0, WL1)의 전압이 메모리 셀(18a∼19b)에서 0 정보를 독출하는 전압 이상이 되면 더미 워드선(DWL0, DWL1)을 활성화시키고, 그 더미 워드선(DWL0, DWL1)에 접속된 더미 셀(23a∼24b)에 의해 비트선(BL0, /BL0, BL1, /BL1)의 전위를 승압하도록 했다. 그 결과, 종래에 비해서 감지 증폭기(20a, 20b)를 빠르게 활성화할 수 있어, 사이클 타임을 짧게 할 수 있다.
(2) 더미 워드선(DWL0, DWL1)을 메모리 셀(18a∼19b)에서 1 정보가 독출되기 전에 활성화함으로써, 더미 셀(23a∼24b)에 의해 1 정보의 독출과 등가인 상태로 비트선(BL0, /BL0, BL1, /BL1)의 차전압을 만들어 낼 수 있다. 그 때의 워드선의 전압까지 승압하는 데에 드는 시간은 워드선(WL0, WL1)의 길이에 대한 시간의 지연이 메모리 셀(18a∼19b)에서 1 정보를 독출하는 전압의 시간의 지연에 비해서 적다. 그 결과, 워드선의 시상수를 크게 할 수 있고, 이에 따라 워드선을 구동하는 서브 워드 디코더의 수를 적게 하여 칩 사이즈를 삭감할 수 있다.
(3) 워드선(WL0, WL1)의 전압이 메모리 셀(18a∼19b)에서 0 정보를 독출하는 전압까지 승압하면 감지 증폭기(20a, 20b)를 활성화할 수 있다. 그 결과, 종래에 비해서 비트선이 빨리 증폭되기 때문에, 워드선(WL0, WL1)의 전압을 기동하고 나서 스위치 회로(22a, 22b)에 의해 비트선(BL0, /BL0, BL1, /BL1)을 데이터 버스선(DB, /DB)에 접속할 때까지의 시간을 빠르게 할 수 있다.
(4) 더미 셀(23a∼24b)에서 비트선(BL0, /BL0, BL1, /BL1)의 전압을 변화시켜 1 정보를 독출하고 있다. 따라서, 메모리 셀(18a∼19b)의 셀 축전 전압(Vst)이 비트선(BL0, /BL0, BL1, /BL1)의 프리차지 전압(Vpr)보다 낮아지더라도 비트선(BL0, /BL0, BL1, /BL1)의 전압을 감지 증폭기(20a, 20b)에서 정확하게 증폭할 수 있다. 그 결과, 리프레시 간격을 길게 할 수 있어, 소비 전력을 저감할 수 있다.
(제2 실시예)
이하, 본 발명을 구체화한 제2 실시예를 도 9∼도 11에 따라서 설명한다.
또, 설명의 편의상, 제1 실시예와 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 9는 본 실시예의 더미 워드 드라이버(50)의 회로도이다.
이 더미 워드 드라이버(50)는 도 1의 더미 워드 드라이버(16)와 치환하여 이용된다.
더미 워드 드라이버(50)는 인버터 회로(51∼55), NAND 회로(56, 57)로 구성된다. 제1 NAND 회로(56)에는 더미 워드 활성화 신호(DACT)와 어드레스 신호(RA0)를 제1 인버터 회로(51)에 의해 반전한 신호가 입력되고, 제2 NAND 회로(57)에는 더미 워드 활성화 신호(DACT)와 어드레스 신호(RA0)가 입력된다.
제1 NAND 회로(56)의 출력 단자는 직렬로 접속된 제2 및 제3 인버터 회로(52, 53)를 통해 제1 더미 워드선(DWL0)에 접속되어 있다. 제2 NAND 회로(57)의 출력 단자는 직렬로 접속된 제4 및 제5 인버터 회로(54, 55)를 통해 제2 더미 워드선(DLW1)에 접속되어 있다. 더미 워드 드라이버(50)에는 동작 전원으로서 고전위측 전원(Vii)과 저전위측 전원(Vss)이 입력된다.
이와 같이 구성된 더미 워드 드라이버(50)는 어드레스 신호(RA0)의 논리에 따라서, 셀 정보를 독출하는 메모리 셀이 접속된 비트선과 쌍이 되는 비트선을 구동하도록 더미 셀이 접속된 제1 또는 제2 더미 워드선(DWL0, DWL1)을 선택한다. 그리고, 더미 워드 드라이버(50)가 더미 워드 활성화 신호(DACT)에 응답하여 활성화되면, 선택한 제1 또는 제2 더미 워드선(DWL0, DLW1)의 전위를 고전위측 전원(Vii)레벨에서 저전위측 전원(Vss) 레벨로 강하한다.
예컨대, 도 10에 도시하는 메모리 셀(18a)의 셀 정보를 독출하는 경우, 더미 워드 드라이버(50)는 그 메모리 셀(18a)이 접속된 비트선(BL0)과 쌍이 되는 반전 비트선(/BL0)을 구동하도록 더미 셀(23b)이 접속된 제2 더미 워드선(DWL1)을 선택한다. 그리고, 더미 워드 활성화 신호(DACT)에 응답하여 활성화하면, 제2 더미 워드선(DWL0)의 전위를 고전위측 전원(Vii) 레벨에서 저전위측 전원(Vss) 레벨로 강하한다.
이어서, 전술한 바와 같이 구성된 SDRAM(더미 워드 드라이버(50))의 작용을 도 11에 따라서 설명한다.
본 실시예의 더미 워드 드라이버(50)는 프리디코드 신호(PD)에 응답하여, 제1 및 제2 워드선(WL0, WL1)의 활성화에 의해 메모리 셀(18a∼19b)(도 1 참조)의 셀 정보가 독출된 비트선(BL0∼/BL1)과 쌍이 되는 비트선의 전위를 강하한다.
예컨대, 메모리 셀(18a)에 1 정보가 기억되어 있는 경우, 제1 워드선(WL0)이 활성화하고, 그 워드선(WL0)의 전압이 프리차지 전압+셀 트랜지스터의 임계치 전압 이하에서는 비트선(BL0)의 전위는 변하지 않는다. 이 때, 더미 워드 드라이버(50)는 제2 더미 워드선(DWL1)을 활성화한다. 이 동작에 의해 더미 셀(23b)의 전하에 의해 제1 반전 비트선(/BL0)의 전위를 강하한다. 이에 따라 제1 비트선(BL0)과 제1 반전 비트선(/BL)의 전위차가 제1 실시예의 전위차와 동등하게 된다.
한편, 메모리 셀(18a)에 0 정보가 기억되어 있는 경우, 제1 워드선(WL0)이 활성화되면 제1 비트선(BL0)의 전위는 약간 하강한다. 그리고, 마찬가지로 더미 워드 드라이버(50)가 제2 더미 워드선(DWL1)을 활성화하면, 더미 셀(23b)의 전하에 의해 제1 반전 비트선(/BL0)의 전위가 강하된다.
이상 기술한 바와 같이 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 제1 및 제2 워드선(WL0, WL1)의 활성화에 의해 메모리 셀(18a∼19b)의 셀 정보가 독출되는 비트선과 쌍이 되는 비트선의 전위를 더미 워드선(DWL0, DWL1)의 활성화에 의해 더미 셀(23a∼24b)의 전하에 의해 강하되도록 했다. 그 결과, 비트선쌍(BL0, /BL0, BL1, /BL1)의 전위차를 메모리 셀(18a∼19b)에서 정보를 독출할 때와 같게 할 수 있다.
(제3 실시예)
이하, 본 발명을 구체화한 제3 실시예를 도 12, 도 13에 따라서 설명한다. 또한, 설명의 편의상, 제1 실시예와 같은 구성에 관하여는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 12는 본 실시예의 SDRAM의 블록 회로도이며, 워드선 및 더미 워드선의 구동에 관한 부분을 도시한다.
본 실시예의 SDRAM(60)는 제1 실시예의 감지 증폭기 드라이버(21)가 감지 증폭기 드라이버(61)로 대체되어 있다. 또, 본 실시예의 SDRAM(60)는 모니터 로우 어드레스 메인 디코더(62)와 모니터 서브 워드 디코더(63)와 워드선 전압 검출 회로(64)를 갖추고 있다.
모니터 로우 어드레스 메인 디코더(62)와 워드선 전압 검출 회로(64)에는 내부 동작 판정 회로(12)로부터 액티브 신호(ACT)가 입력된다.
모니터 로우 어드레스 메인 디코더(62)에는 모니터 메인 워드선(MMW)이 접속되어 있다. 모니터 로우 어드레스 메인 디코더(62)는 액티브 신호(ACT)에 응답하여 모니터 메인 워드선(MMW)을 활성화한다.
모니터 메인 워드선(MMW)에는 모니터 서브 워드 디코더(63)가 접속되고, 모니터 서브 워드 디코더(63)에는 모니터 서브 워드선(MSW)이 접속되어 있다. 모니터 서브 워드 디코더(63)는 모니터 메인 워드선(MMW)이 활성화되면, 모니터 서브 워드선(MSW)을 활성화한다.
모니터 서브 워드 디코더(63)는 각 서브 워드 디코더(17a, 17b)와 동일한 전기적 특성을 갖도록 형성되어 있다. 모니터 서브 워드선(MSW)은 메모리 셀이 접속된 통상의 워드선(WL0, WL1)과 동일한 전기적 특성(기생 저항, 기생 캐패시턴스)을 갖도록 형성되어 있다. 따라서, 모니터 서브 워드 디코더(63)에 의해 활성화하는 모니터 서브 워드선(MSW)의 전위는 각 워드선(WL0, WL1)의 전위와 같은 식으로 변화된다.
모니터 서브 워드선(MSW)에는 워드선 전압 검출 회로(64)가 접속되어 있다. 워드선 전압 검출 회로(64)는 모니터 서브 워드선(MSW)의 전압을 검출하여, 그 전압이 소정의 모니터 전압 이상으로 된 경우에 제2 감지 증폭기 활성화 신호(SACT)를 활성화한다. 모니터 전압은 감지 증폭기(20a)를 활성화하는 타이밍에 기초하여 결정되며, 본 실시예에서는 프리차지 전압(Vpr)(=ViiC/2)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전압으로 설정되어 있다. 워드선 전압 검출 회로(64)는 모니터 서브 워드선(MSW)의 전압이 모니터 전압보다도 낮을 때에는 L레벨의 제2 감지 증폭기 활성화 신호(SACT)를 출력하고, 모니터 서브 워드선(MSW)의 전압이 모니터 전압 이상이 되면 H 레벨의 제2 감지 증폭기 활성화 신호(SACT)를 출력한다.
감지 증폭기 드라이버(61)는 H 레벨의 감지 증폭기 활성화 신호(LE)와 H 레벨의 제2 감지 증폭기 활성화 신호(SACT)에 응답하여 생성한 소정 전압의 활성화 전압(SAP, SAN)을 감지 증폭기(20a)에 공급한다. 감지 증폭기(20a)는 공급되는 활성화 전압(SAP, SAN)에 기초하여 동작하여, 비트선쌍(BL0, /BL0)의 전위차를 증폭한다.
상기한 바와 같이, 모니터 서브 워드선(MSW)의 전위는 각 워드선(WL0, WL1)의 전위와 같이 변화된다. 따라서, 감지 증폭기(20a)는 각 워드선(WL0, WL1)의 전위가 모니터 전압 이상으로 되면 활성화된다.
워드선(WL0, WL1)의 전위의 변화는 전압 조건이나 온도 조건 등에 따라 변화된다. 따라서, 워드선(WL0, WL1)(실제로는 모니터 서브 워드선(MSW))의 전압 변화를 검출함으로써, 워드선(WL0, WL1)의 전압에 대하여 리프레시 특성이 적합한 타이밍에 감지 증폭기(20a)가 활성화된다.
도 13은 워드선 전압 검출 회로(64)의 회로도이다.
워드선 전압 검출 회로(64)는 차동 증폭 회로(65), 모니터 전압 생성 회로(66), NAND 회로(67), 인버터 회로(68)를 포함한다.
모니터 서브 워드선(MSW)은 차동 증폭 회로(65)에 접속되어 있다. 차동 증폭 회로(65)는 P채널 MOS 트랜지스터(Tp21, Tp22)와 N채널 MOS트랜지스터(Tn21∼Tn23)로 구성되어 있다. PMOS 트랜지스터(Tp21, Tp22)는 소스에 고전위측 전원(Vii)이 공급되고, 드레인이 NMOS 트랜지스터(Tn21, Tn22)의 드레인에 각각 접속되고, PMOS 트랜지스터(Tp21)의 게이트는 PMOS 트랜지스터(Tp21)의 게이트 및 드레인에 접속되어 있다.
NMOS 트랜지스터(Tn21)의 게이트에는 모니터 서브 워드선(MSW)이 접속되고, NMOS 트랜지스터(Tn22)의 게이트에는 모니터 전압 생성 회로(66)가 접속되어 있다. NMOS 트랜지스터(Tn21, Tn22)의 소스는 서로 접속되고, 그 접속점에는 NMOS 트랜지스터(Tn23)의 드레인이 접속되어 있다.
NMOS 트랜지스터(Tn23)는 게이트에 활성화 신호(EN2)가 공급되고, 소스는 저전위측 전원(Vss)이 공급되고 있다.
모니터 전압 생성 회로(66)는 저항(R1)과 모니터 트랜지스터로서의 N채널 MOS 트랜지스터(Tn24)로 구성되어 있다. 저항(R1)은 고전위측 전원(Vii)과 NMOS 트랜지스터(Tn24)의 드레인과의 사이에 접속되어 있다. NMOS 트랜지스터(Tn24)는 드레인이 그 트랜지스터(Tn24)의 게이트와 차동 증폭 회로(65)에 접속되고, 소스에는 프리차지 전압(Vpr)(=ViiC/2)이 공급되고 있다.
NMOS 트랜지스터(Tn24)는 메모리 셀(18a, 18b)(도 12 참조)을 구성하는 셀 트랜지스터(Tr)와 동일 형상으로 형성되어 동일한 전기적 특성을 갖는다. 따라서, NMOS 트랜지스터(Tn24)의 드레인 전압은 프리차지 전압(Vpr)(=ViiC/2)에서 임계치 전압(Vthcell)만큼 높은 전압이 된다. 이 전압이 모니터 전압(Vmon)으로서 차동 증폭 회로(65)에 공급된다.
차동 증폭 회로(65)의 NMOS 트랜지스터(Tn21)의 드레인은 NAND 회로(67)의 입력 단자에 접속되어 있다. 차동 증폭 회로(65)는 H 레벨의 활성화 신호에 응답하여 활성화하면, 모니터 서브 워드선(MSW)의 전압과 모니터 전압(Vmon)의 차전압을 증폭한 레벨을 갖는 검출 신호(S1)를 인버터 회로(69)를 통해 NAND 회로(67)로 출력한다. 이 검출 신호(S1)는 모니터 서브 워드선(MSW)의 전압이 모니터 전압(Vmon)보다 낮은 경우에는 H 레벨을 갖고, 모니터 서브 워드선(MSW)의 전압이 모니터 전압(Vmon) 이상인 경우에는 L 레벨을 갖는다.
NAND 회로(67)는 3입력 소자이며, 활성화 신호(EN2)와 워드선 활성화 신호(WACT)가 입력된다. NAND 회로(67)의 출력 단자는 인버터 회로(68)의 입력 단자에 접속되어, 그 인버터 회로(68)로부터 제2 감지 증폭기 활성화 신호(SACT)가 출력된다.
이와 같이 구성된 워드선 전압 검출 회로(64)는 활성화 신호(EN2)와 워드선 활성화 신호(WACT)가 H 레벨일 때에 모니터 서브 워드선(MSW)의 전압과 모니터 전압(Vmon)을 비교한 결과에 기초한 레벨을 갖는 제2 감지 증폭기 활성화 신호(SACT)를 출력한다.
이상 기술한 바와 같이, 본 실시예에 따르면 이하의 효과를 나타낸다.
(1) 본 실시예의 SDRAM(60)은 모니터 워드선(MSW)를 갖추어, 그 전압을 모니터 전압 검출 회로(64)에서 검출하여 감지 증폭기(20a)를 활성화하는 타이밍을 결정하도록 했다. 그 결과, 확실하게 워드선(WL0, WL1)의 전압이 Vss+Vthcell 정도에서 감지 증폭기(20a)를 활성화할 수 있다.
또한, 상기 제3 실시예는 이하의 형태로 변경하더라도 좋다.
·상기 제3 실시예에 있어서, 워드선 전압 검출 회로(64)는 워드선 활성화 신호(WACT)를 이용하지 않고서 감지 증폭기 활성화 신호(SACT)를 생성하도록 구성한다. 즉 도 13의 NAND 회로(67)를 2 입력 소자로 하여 실시하더라도 좋다. 이 구성으로 하여도 상기 실시예와 동일한 효과를 얻을 수 있다.
·상기 제3 실시예에 있어서, 활성화 신호(EN2)를 생략하고, NMOS 트랜지스터(Tn23)를 온으로 하도록 게이트에, 예컨대 고전위측 전원(Vii)을 공급하도록 하더라도 좋다. 이 경우, 차동 증폭 회로(65)가 항상 동작하지만, 감지 증폭기 활성화 신호(LE)를 생성하는 동작에는 지장이 없다.
(제4 실시예)
이하, 본 발명을 구체화한 제4 실시예를 도 14, 도 15에 따라서 설명한다. 또, 설명의 편의상, 제1 실시예와 같은 구성에 관하여는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 14는 본 실시예의 서브워드 드라이버(70)의 회로도이다.
서브워드 드라이버(70)에는 로우 어드레스 프리디코더(13)에서 디코딩된 프리디코드 신호(PD)에 포함되며, 이 드라이버(70)에 대응하는 어드레스 신호(AD0)가 공급된다. 또한, 서브 워드 드라이버(70)에는 전압 전환 신호(φ)가 입력되는 동시에, 인버터 회로(71)에 의해 전압 전환 신호(φ)를 반전한 반전 전환 신호(/φ)가 입력된다.
전압 전환 신호(φ)는 감지 증폭기 활성화 신호(LE), 또는 그 이후의 신호가이용된다. 감지 증폭기 활성화 신호(LE) 이후의 신호는 감지 증폭기 활성화 신호(LE)에 의해 감지 증폭기가 활성화하는 것보다 시간적으로 후에 변화되는 신호이며, 칼럼 선택 신호, 셀 프리차지 신호, 감지 증폭기 활성화 신호(LE)를 지연하여 생성한 신호 등을 포함한다. 본 실시예에서는 감지 증폭기 활성화 신호(LE)를 이용하기로 한다.
서브 워드 드라이버(70)는 P채널 MOS 트랜지스터(Tp31∼Tp35), N채널 MOS 트랜지스터(Tn31, Tn32)로 구성되어 있다.
제1 PMOS 트랜지스터(Tp31)는 소스에 승압 전압(Vpp)이 공급되고, 게이트에 반전 전환 신호(/φ)가 입력되며, 드레인은 제2 PMOS 트랜지스터(Tp32)의 소스에 접속되어 있다. 제2 PMOS 트랜지스터(Tp32)의 게이트에는 어드레스 신호(AD0)가 입력되고, 드레인은 제1 NMOS 트랜지스터(Tn31)의 드레인에 접속되어 있다. 제1 NMOS 트랜지스터(Tn31)는 게이트에 어드레스 신호(AD0)가 입력되고, 소스에 저전위측 전원(Vss)이 공급되고 있다.
제3 PMOS 트랜지스터(Tp33)는 소스에 고전위 전원(ViiC)이 공급되고, 게이트에 전압 전환 신호(φ)가 입력되며, 드레인은 제4 PMOS 트랜지스터(Tp34)의 소스에 접속되어 있다. 제4 PMOS 트랜지스터(Tp34)는 게이트에 어드레스 신호(AD0)가 입력되고, 드레인은 제2 PMOS 트랜지스터(Tp32)의 드레인과 제1 NMOS 트랜지스터(Tn31)의 드레인과의 접속점에 접속되어 있다. 또한, 그 접속점은 제5 PMOS 트랜지스터(Tp35)와 제2 NMOS 트랜지스터(Tn32)의 게이트에 접속되어 있다.
제5 PMOS 트랜지스터(Tp35)는 소스에 승압 전압(Vpp)이 공급되고, 드레인이제2 NMOS 트랜지스터(Tn32)의 드레인에 접속되고, 제2 NMOS 트랜지스터(Tn32)는 소스에 저전위측 전원(Vss)이 공급되고 있다.
그리고, 서브 워드 드라이버(70)는 제2 PMOS 트랜지스터(Tp32)와 제1 NMOS 트랜지스터(Tn31)의 드레인의 접속점에서 서브 워드 디코더(17a)에 구동 신호(S11)를 출력한다. 또, 서브 워드 드라이버(70)는 제5 PMOS 트랜지스터(Tp35)와 제2 NMOS 트랜지스터(Tn32)의 드레인의 접속점에서 서브 워드 디코더(17a)에 제어 신호(S12)를 출력한다.
승압 전압(Vpp)은 셀 전원(ViiC)을 승압한 전압이며, 그 셀 전원(ViiC)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전압이다. 셀 전원(ViiC)은 프리차지 전압(Vpr)(=ViiC/2)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전압보다 낮다.
전압 전환 신호(φ)가 L 레벨(반전 전환 신호(/φ)가 H 레벨)인 경우, 제1 PMOS 트랜지스터(Tp31)가 오프가 되고, 제3 PMOS 트랜지스터(Tp33)가 온이 된다. 온이 된 제3 트랜지스터(Tp33)를 통해 제4 PMOS 트랜지스터(Tp34)의 소스에 셀 전원(ViiC)이 공급된다. 따라서, 제4 PMOS 트랜지스터(Tp34)와 제1 NMOS 트랜지스터(Tn31)에 의해 구성되는 인버터 회로에 의해서 어드레스 신호(AD0)를 반전하여 셀 전원(ViiC) 레벨 또는 저전위측 전원(Vss) 레벨을 갖는 구동 신호(S11)를 서브 워드 디코더(17a)로 출력한다.
전압 전환 신호(φ)가 H 레벨(반전 전환 신호(/φ)가 L 레벨)인 경우, 제1 PMOS 트랜지스터(Tp31)가 온이 되고, 제3 PMOS 트랜지스터(Tp33)가 오프가 된다.온이 된 제1 트랜지스터(Tp31)를 통해 제2 PMOS 트랜지스터(Tp32)의 소스에 승압 전압(Vpp)이 공급된다. 따라서, 제2 PMOS 트랜지스터(Tp32)와 제1 NMOS 트랜지스터(Tn31)에 의해 구성되는 인버터 회로에 의해서 어드레스 신호(AD0)를 반전하여 승압 전압(Vpp) 레벨 또는 저전위측 전원(Vss) 레벨을 갖는 구동 신호(S11)를 서브 워드 디코더(17a)에 출력한다.
따라서, 서브 워드 드라이버(70)는 어드레스 신호(AD0)가 H 레벨인 경우, 저전위측 전원(Vss) 레벨을 갖는 구동 신호(S11)를 서브 워드 디코더(17a)로 출력한다. 그리고, 서브 워드 드라이버(70)는 어드레스 신호(AD0)가 L 레벨인 경우, 전압 전환 신호(φ)(반전 전환 신호(/φ))에 기초하여 셀 전원(ViiC) 레벨 또는 승압 전압(Vpp) 레벨을 갖는 구동 신호(S11)를 서브 워드 디코더(17a)로 출력한다.
또, 서브 워드 드라이버(70)는 어드레스 신호(AD0)가 H 레벨인 경우에는 승압 전압(Vpp) 레벨을 갖는 제어 신호(S12)를, 그리고 어드레스 신호(AD0)가 L 레벨인 경우에는 저전위측 전원(Vss) 레벨을 갖는 제어 신호(S12)를 서브 워드 디코더(17a)에 출력한다.
서브 워드 디코더(17a)는 P채널 MOS 트랜지스터(Tp36)와 N채널 MOS 트랜지스터(Tn33, Tn34)로 구성되어 있다. PMOS 트랜지스터(Tp36)는 소스에 구동 신호(S11)가 공급되고, 드레인이 제1 NMOS 트랜지스터(Tn33)의 드레인에 접속되고, 제1 NMOS 트랜지스터(Tn33)는 소스에 저전위측 전원(Vss)이 공급되고 있다. PMOS 트랜지스터(Tp36)와 NMOS 트랜지스터(Tn33)의 게이트는 서로 접속되는 동시에 메인 워드선(MWL)에 접속되어 있다.
PMOS 트랜지스터(Tp36)와 NMOS 트랜지스터(Tn33)의 드레인 사이의 접속점은 워드선(WL0)에 접속되어 있다. 그 워드선(WL0)에는 제2 NMOS 트랜지스터(Tn34)의 드레인이 접속되어 있다. 제2 NMOS 트랜지스터(Tn34)는 게이트에 제어 신호(S12)가 공급되고, 소스는 저전위측 전원(Vss)이 공급되고 있다.
메인 워드선(MWL)이 H 레벨인 경우, PMOS 트랜지스터(Tp36)는 오프가 되고, 제1 NMOS 트랜지스터(Tn33)는 온이 된다. 이 온이 된 제1 NMOS 트랜지스터(Tn33)는 워드선(WL0)을 저전위측 전원(Vss)에 접속한다. 또한, 어드레스 신호(AD0)가 H 레벨인 경우, 그 어드레스 신호(AD0)에 응답하여 온이 된 제2 NMOS 트랜지스터(Tn34)가 워드선(WL0)을 저전위측 전원(Vss)에 접속한다. 따라서, 서브 워드 디코더(17a)는 메인 워드선(MWL)이 H 레벨, 또는 어드레스 신호(AD0)가 H 레벨인 경우에 워드선(WL0)의 전위를 저전위측 전원(Vss) 레벨로 한다.
한편, 메인 워드선(MWL)이 L 레벨, 또한 어드레스 신호(AD0)가 L 레벨인 경우, PMOS 트랜지스터(Tp36)는 온이 되고, 제1 및 제2 NMOS 트랜지스터(Tn33, Tn34)가 함께 오프가 된다. 이때, 메인 워드선(MWL)에는 온이 된 PMOS 트랜지스터(Tp36)를 통해 구동 신호(S11)가 공급된다. 따라서, 서브 워드 디코더(17a)는 메인 워드선(MWL)이 L 레벨, 또한 어드레스 신호(AD0)가 L 레벨인 경우, 구동 신호(S11)에 기초하여 워드선(WL0)의 전위를 셀 전원(ViiC) 레벨 또는 승압 전압(Vpp) 레벨로 한다.
전압 전환 신호(φ), 즉 감지 증폭기 활성화 신호(LE)는 감지 증폭기(20a)(도 1 참조)를 활성화할 때까지 L 레벨이다. 따라서, 워드선(WL0)은 감지증폭기(20a)가 활성화할 때까지 셀 전원(ViiC) 레벨로 유지된다. 감지 증폭기 활성화 신호(LE)가 H 레벨이 되면, 감지 증폭기(20a)가 활성화한다. 따라서, 워드선(WL0)은 감지 증폭기(20a)의 활성화 후에 승압 전압(Vpp)까지 승압한다.
즉, 서브 워드 드라이버(70)는 워드선(WL0)의 전위를 2단계에서 승압시키도록 구동 신호(S11)를 서브 워드 디코더(17a)에 공급한다. 그리고, 감지 증폭기(20a)는 워드선(WL0)의 전압이 비트선쌍에 0 정보가 독출되고, 1 정보가 독출되지 않는 전압으로 활성화한다.
이어서, 상기한 바와 같이 구성된 SDRAM의 작용을 도 15에 따라서 설명한다. 지금, 도 1의 메모리 셀(18a)에서 셀 정보를 독출하는 경우에 관해서 설명한다. 우선, 메모리 셀(18a)에 0 정보가 유지되어 있는 경우를 도 15(a)에 따라서 설명한다. 이 경우, 메모리 셀(18a)의 셀 트랜지스터(Tr)와 캐패시터(C1)와의 사이의 축전 노드의 전위는 0 정보에 따라서 저전위측 전원(Vss) 레벨로 되어 있다.
셀 정보의 독출 동작에 앞서서, 비트선(BL0, /BL0)(도 1 참조)은 프리차지 전원(Vpr)에 의해 ViiC/2 레벨로 프리차지된다. 또한, 더미 워드선(DWL0, DWL1)은 전원(Vss) 레벨로 리셋된다.
이어서, 로우 어드레스 신호(RA)에 기초하여 선택된 워드선(WL0)의 전위가 셀 전원(ViiC) 레벨까지 승압된다. 이 때, 워드선(WL0)의 전위가 저전위측 전원(Vss)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전위(=Vss+Vthcell)보다 높아지면, 메모리 셀(18a)에서 비트선(BL0)에 0 정보가 독출된다. 그 독출된 셀 정보에 의해 비트선(BL0)의 전위가 ViiC/2에서 하강한다.
이 상태에서, 더미 워드선(DWL0)이 선택되고, 그 더미 워드선(DWL0)이 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되면, 더미 셀(23a)의 전하에 의해, 비트선(BL0)의 전위가 승압된다. 그 승압 후의 전위는 감지 증폭기(20a)가 L 레벨로 인식할 수 있는 레벨이 되도록, 더미 셀(23a)을 구성하는 캐패시터의 용량값이 설정되어 있다. 그리고, 감지 증폭기 활성화 신호(LE)에 의해 감지 증폭기(20a)가 활성화되면, 그 감지 증폭기(20a)에 의해 비트선(BL0, /BL0)의 전위차가 증폭되어 셀 정보로서 출력된다.
워드선(WL0)의 전위는 감지 증폭기(20a)가 활성화할 때까지 셀 전원(ViiC) 레벨로 유지되고, 그 후, 승압 전압(Vpp) 레벨까지 승압한다. 이 승압 전압(Vpp)의 전위에 의해서, 다른 메모리 셀의 1 정보를 리프레시한다(재기록한다).
이어서, 메모리 셀(18a)에 1 정보가 기억되어 있는 경우를 도 15(b)에 따라서 설명한다. 이 경우, 메모리 셀(18a)의 셀 트랜지스터(Tr)와 캐패시터(C1)와의 사이의 축전 노드의 전위는 1 정보에 따라서 고전위 전원(ViiC) 레벨로 되고 있다.
마찬가지로, 셀 정보의 독출 동작에 앞서서, 비트선(BL0, /BL0)은 ViiC/2 레벨로 프리차지된다. 또, 더미 워드선(DWL0, DWL1)은 전원(Vss) 레벨로 리셋된다.
이어서, 로우 어드레스 신호(RA)에 기초하여 선택된 워드선(WL0)의 전위가 셀 전원(ViiC) 레벨까지 승압된다. 이 때, 워드선(WL0)의 전위가 저전위측 전원(Vss)에서 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전위(=Vss+Vthcell)보다 높아진 타이밍보다 느린 제2 타이밍에 더미 워드선(DWL0)이 전원(Vss) 레벨에서 전원(Vii) 레벨로 승압되면, 더미 셀(23a)의 전하에 의해비트선(BL0)의 전위가 승압된다. 그 승압 후의 전위는 감지 증폭기(20a)가 H 레벨로 인식할 수 있는 레벨이 되도록, 더미 셀(23a)을 구성하는 캐패시터의 용량값이 설정되어 있다. 그리고, 감지 증폭기 활성화 신호(LE)에 의해 감지 증폭기(20a)가 활성화되면, 그 감지 증폭기(20a)에 의해 비트선(BL0, /BL0)의 전위차가 증폭되어 셀 정보로서 출력된다.
워드선(WL0)의 전위는 감지 증폭기(20a)가 활성화할 때까지 셀 전원(ViiC) 레벨로 유지되고, 그 후, 승압 전압(Vpp)까지 승압한다. 이 승압 전압(Vpp)의 전위에 의해서 메모리 셀(18a)의 1 정보를 리프레시한다(재기록한다).
상기한 바와 같이, 본 실시예의 서브 워드 드라이버(70)는 워드선(WL0)의 전압을 2단계로 승압시킨다. 저전위측 전원(Vss)에서 단숨에 승압 전압(Vpp) 레벨까지 승압시키는 경우에 비해서, 서브 워드 드라이버(70)의 구동 능력이 작아도 되어, 소비 전류가 적어진다.
이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 워드선(WL0, WL1)의 전위를 우선 비트선(BL0, /BL0, BL1, /BL1)에 메모리 셀(18a∼19b)에서 0 정보가 독출되고 1 정보가 독출되지 않는 전압까지 승압시켜 감지 증폭기(20a)를 활성화하도록 했다. 그 결과, 감지 증폭기(20a)의 활성화 타이밍을 비트선(BL0, /BL0, BL1, /BL1)에 0 정보가 독출되고 나서 1 정보가 독출되기 전에 확실하게 행할 수 있다.
(2) 워드선(WL0)의 전위를 일단 셀 전원(ViiC) 레벨까지 승압한 후 승압 전압(Vpp)까지 승압시키도록 했다. 그 결과, 저전위측 전원(Vss)에서 단숨에 승압 전압(Vpp) 레벨까지 승압시키는 경우에 비해서, 서브 워드 드라이버(70)의 구동 능력이 작아도 되어 소비 전류를 적게 할 수 있다.
또한, 상기 각 실시예는 이하의 형태로 변경하더라도 좋다.
·상기 제4 실시예에서는 제1 단계째의 워드선(WL0)의 전압(VWL)을 셀 전원(ViiC) 레벨로 했지만, 워드선(WL0)의 전위는 프리차지 전압(Vpr)(=ViiC/2) 이상, 프리차지 전압(Vpr)보다 셀 트랜지스터(Tr)의 임계치 전압(Vthcell)만큼 높은 전압 이하(ViiC/2≤VWL≤ViiC/2+Vthcell)를 만족하는 전압으로 적절하게 변경하여 실시하ㅇ더라도 좋다.
·상기 제1 및 제2 실시예에서는 내부 동작 판정 회로(12)는 활성화 신호(DACT)를 출력하는 제1 타이밍이 0 정보가 독출되는 타이밍보다 후에 설정했지만, 그 제1 타이밍을 워드선을 활성화하면서 동시에, 또는 워드선을 활성화보다 전에 설정하더라도 좋다. 이와 같이 하여도, 상기 각 실시예와 동일한 효과를 얻을 수 있다.
·상기 각 실시예에서는 감지 증폭기 활성화 신호 발생 회로(32)는 액티브 신호(ACT)를 지연시켜 제2 타이밍에 감지 증폭기 활성화 신호(LE)를 액티브로 했다. 이것을, 프리디코드 신호(PD) 및 블록 선택 신호(BS)의 적어도 한쪽과 액티브 신호(ACT)를 논리 합성하여 감지 증폭기 활성화 신호(LE)를 액티브로 하도록 발생 회로(32)를 구성하더라도 좋다. 이와 같이 하면, 액티브 신호(ACT)만으로 감지 증폭기 활성화 신호(LE)를 액티브로 하는 경우에 비해서, 주변 회로나 배선 지연 등의 요인에 기초한 타이밍 어긋남을 적게 할 수 있다.
·상기 각 실시예를, 비트선과 감지 증폭기의 접속 형태를 적절하게 변경한 SDRAM에 적용하더라도 좋다.
예컨대, 도 16에 도시한 바와 같이, 오픈 비트선 방식의 SDRAM(81)에 적용한다.
또, 도 17에 도시한 바와 같이, 공유(shared) 감지 증폭기 방식의 SDRAM(82)에 적용한다. 또한, 이 경우, 감지 증폭기(83)는 메모리 셀 영역의 비트선(BL1, /BL1, BL2, /BL2)과 비트선 분리 트랜지스터로 이루어지는 스위치 회로(84a, 84b)에서 분리된 비트선(BLa, /BLa) 사이에 접속되어 있다. 그리고, 더미 셀(23a, 23b)을 이 분리 비트선(BLa, /BLa)에 접속한다. 이와 같이 구성하면, 2조의 비트선쌍(BL1, /BL1, BL2, /BL2)에 대하여 더미 셀(23a, 23b) 및 더미 워드선(DWL0, DLW1)을 설치하는 것만으로 되어 칩 사이즈를 축소할 수 있다.
또, 공유 감지 증폭기 방식 이외의 SDRAM에 있어서, 메모리 셀이 접속된 비트선과 감지 증폭기가 접속된 비트선을 스위치 회로(비트선 분리 트랜지스터)에 의해 분리한다. 그리고, 더미 셀을 감지 증폭기가 접속된 비트선에 접속하더라도 좋다.
또한, 도 18의 (a), (b)에 도시한 바와 같이, 계층 구조의 비트선을 갖는 SDRAM(90a, 90b)에 적용한다. 도 18(a)에 도시하는 SDRAM(90a)는 비트선쌍(BL, /BL)에 스위치 회로(91a, 91b)를 통해 접속된 복수(도면에서는 1쌍만 나타냄) 서브 비트선쌍(SBL, /SBL)을 갖추고, 이 서브 비트선(SBL)과 더미 워드선(DWL0)과의 교점에 더미 셀(92)이 접속되어 있다. 도 18(b)에 도시하는 SDRAM(90b)은비트선쌍(BL, /BL)에 스위치 회로(91a, 91b)를 통해 접속된 복수(도면에서는 1쌍만 나타냄)의 서브 비트선쌍(SBL, /SBL)을 갖추고, 비트선(BL)과 더미 워드선(DWL0)과의 교점에 더미 셀(92)이 접속되어 있다. 이들의 경우, SDRAM(90a)에 비해서 SDRAM(90b) 쪽이 더미 셀(92)과 더미 워드선(DWL0)의 수가 적고, 칩 사이즈가 작은 이점을 갖는다.
·상기 실시예에서는 메인 워드선과 서브 워드선을 갖는 SDRAM으로 구체화했지만, 워드선의 시상수를 적게 하도록 구성한 SDRAM에 적용하더라도 좋다. 예컨대, 평행한 복수의 워드선을 칩의 수직 방향으로 형성하여 이들을 적당한 간격으로 접속하는 컨택트를 형성함으로써, 저항치와 기생 캐패시턴스를 적게 한 SDRAM이 있다. 이 SDRAM에 상기 각 실시예를 적용한 경우, 컨택트의 수를 적게 할 수 있어, 이에 따라 칩 사이즈를 축소할 수 있다.
·상기 각 실시예에서는 더미 셀의 용량을 메모리 셀의 용량의 반으로 했지만, 이것을 동일한 용량으로 하여 스토리지 전극에 공급하는 전압을 3/4·ViiC이나 1/4·ViiC 등과 같이 하더라도 좋다.
·상기 각 실시예의 더미 셀(23a∼24b)의 구조를 적절하게 변경하여 실시하더라도 좋다. 도 19(a)는 메모리 셀(18a)의 구성도이며, 도 19(b)는 더미 셀(23a)의 구성도이다. 이 더미 셀을 도 19(c)에 도시한 바와 같이 고정 커패시터로 이루어지는 더미 셀을 이용하여 실시하더라도 좋다. 이 캐패시터의 전하에 의해 비트선 전압을 승압 또는 강압시킨다. 용량값은 비트선 전압의 변화량이 감지 증폭기의 감도 이상, 셀 정보의 독출에 의해 비트선쌍에 나타나는 차전압 이하가 되도록 설정한다. 또한 더미 워드선의 진폭을 조정하여 설정하더라도 좋다.
또, 도 19의 (d), (e)에 도시한 바와 같이 N채널 MOS 트랜지스터를 이용하여 실시하더라도 좋다. 이 경우, 도 19(d)에 도시한 바와 같이 트랜지스터의 게이트를 더미 워드선(DWL)에 접속하고, 소스 및 드레인을 비트선(BL)(또는 반전 비트선(/BL))에 접속한다. 또한, 도 19(e)에 도시한 바와 같이 트랜지스터의 게이트를 비트선(BL)(또는 반전 비트선(/BL))에 접속하고, 소스 및 드레인을 더미 워드선(DWL)에 접속한다. 어느 쪽이라도 좋다.
또한, 도 19의 (f), (g)에 도시한 바와 같이 P채널 MOS 트랜지스터를 이용하여 실시하더라도 좋다. 이 경우도 마찬가지로, 도 19(f) 트랜지스터의 게이트를 더미 워드선(DWL)에 접속하고, 소스 및 드레인을 비트선(BL)(또는 반전 비트선(/BL))에 접속한다. 또한, 도 19(g)에 도시한 바와 같이, 트랜지스터의 게이트를 비트선(BL)(또는 반전 비트선(/BL))에 접속하고, 소스 및 드레인을 더미 워드선(DWL)에 접속한다. 어느 쪽이라도 좋다.
·상기 각 실시예에서는 SDRAM(10, 60)으로 구체화했지만, FCRAM 등 기타 각종 RAM이나, ROM, EEPROM 등의 반도체 기억 장치로 구체화하더라도 좋다. 예컨대, 도 20은 메모리 셀로서 전류 구동형 셀을 이용한 플래시 메모리(95)를 도시한다. 이 경우, 더미 셀(96)은 메모리 셀(97)의 전류의 반의 전류를 흘리도록 설정되어 있다.
·상기 각 실시예의 감지 증폭기에, 차동형 감지 증폭기 등, 다른 형식의 감지 증폭기를 이용하여 실시하더라도 좋다.
이상의 여러 가지 실시예를 정리하면, 다음과 같이 된다.
(부기 1)
워드선에 접속된 메모리 셀의 0 정보 또는 1 정보를 상기 메모리 셀이 접속된 된 비트선에 독출하고, 상기 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써, 상기 더미 셀에서 상기 비트선에 전달한 전하에 의해 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하여, 상기 비트선의 전위를 감지 증폭기에 의해 증폭하는 반도체 기억 장치에 있어서,
상기 0 정보의 독출은 상기 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 메모리 셀의 전하에서 행해지고, 상기 1 정보의 독출은 상기 더미 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 더미 셀의 전하에서 행해지는 것을 특징으로 하는 반도체 기억 장치. (1)
(부기 2)
워드선에 접속된 복수의 메모리 셀의 0 정보 또는 1 정보를 상기 복수의 메모리 셀이 접속된 복수의 비트선에서 각각 독출하고, 상기 복수의 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써 상기 복수의 더미 셀에서 각 비트선에 전달한 전하에 의해 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하여 상기 비트선의 전위를 감지 증폭기에 의해 증폭하는 반도체 기억 장치에 있어서,
상기 0 정보의 독출은 상기 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 메모리 셀의 전하에서 행해지고, 상기 1 정보의 독출은 상기 더미 워드선의활성화에 의해 상기 비트선에 전달되는 상기 더미 셀의 전하에서 행해지는 것을 특징으로 하는 반도체 기억 장치. (2)
(부기 3)
상기 더미 셀의 전하가 전달된 상기 비트선의 전압 변화는 상기 감지 증폭기의 감도 이상인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 기억 장치.
(부기 4)
상기 1 정보의 독출을 보완하는 상기 더미 셀은 상기 정보를 독출하는 상기 메모리 셀이 접속된 비트선과 쌍을 이루는 반전 비트선에 접속되어 있는 것을 특징으로 하는 부기 1 내지 부기 3 중의 어느 하나에 기재한 반도체 기억 장치.
(부기 5)
워드선에 접속된 복수의 메모리 셀의 0 정보 또는 1 정보를 상기 복수의 메모리 셀이 접속된 복수의 비트선에서 각각 독출하고, 상기 복수의 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써, 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하여 상기 비트선의 전위를 감지 증폭기에 의해 증폭하는 반도체 기억 장치에 있어서,
상기 워드선을 활성화시키는 제1 단계와,
상기 메모리 셀의 0 정보를 상기 비트선에서 독출하는 제2 단계와,
상기 더미 워드선을 활성화시키는 제3 단계와,
상기 감지 증폭기를 활성화시키는 제4 단계를 구비하며,
상기 제4단계를 상기 메모리 셀에서 1 정보가 상기 비트선에 독출되기 전에실행하는 것을 특징으로 하는 반도체 기억 장치의 정보 독출 방법. (3)
(부기 6)
복수의 비트선을 프리차지 전압으로 한 후, 워드선에 접속된 복수의 메모리 셀의 0 정보 또는 1 정보를 상기 복수의 메모리 셀이 접속된 상기 복수의 비트선에서 각각 독출하고, 상기 복수의 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써, 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하여, 상기 비트선의 전위를 감지 증폭기에 의해 증폭하는 반도체 기억 장치에 있어서,
상기 메모리 셀의 셀 트랜지스터의 임계치 전압을 제1 전압으로 하고, 상기 프리차지 전압을 제2 전압으로 하고, 상기 제1 전압+상기 제2 전압을 제3 전압으로 하고, 상기 메모리 셀에의 1 정보의 기록 전압을 제4 전압으로 하고, 상기 제4 전압+상기 제1 전압을 제5 전압으로 하여,
상기 워드선을 기준 전압에서 상기 제1 전압 이상, 상기 제3 전압 미만까지 활성화시키는 제1 단계와,
0 정보를 상기 비트선에 독출하는 제2 단계와,
상기 더미 워드선을 활성화시키는 제3 단계와,
상기 감지 증폭기를 활성화시키는 제4 단계와,
상기 워드선을 상기 제5 전압 이상까지 활성화시키는 제5 단계를 구비하고,
상기 제4 단계를 상기 메모리 셀에서 1 정보가 상기 비트선에 독출되기 전에 실행하는 것을 특징으로 하는 반도체 기억 장치의 정보 독출 방법. (4)
(부기 7)
상기 제3 단계를 상기 제1 단계와 동시에 실행하는 것을 특징으로 하는 부기5 또는 6에 기재한 반도체 기억 장치의 정보 독출 방법. (5)
(부기 8)
상기 제3 단계를 상기 제1 단계 전에 실행하는 것을 특징으로 하는 부기 5 또는 6 기재한 반도체 기억 장치의 정보 독출 방법. (6)
(부기 9)
상기 워드선의 활성화시에 있어서의 상기 워드선 전압의 천이 시간을 규정치인 로우 어드레스 스트로브 신호의 액티브 시간 정도로 설정한 것을 특징으로 하는 부기 5 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (7)
(부기 10)
상기 제4 단계를, 상기 메모리 셀에서 1 정보가 비트선에 전달되기 전에 실행하는 것을 특징으로 하는 부기 5∼8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (8)
(부기 11)
상기 제3 단계에는 상기 더미 워드선과 상기 비트선 사이에 접속되어, 상기 메모리 셀의 전하량 미만을 공급하는 커패시터의 활성화를 포함하는 것을 특징으로 하는 부기 5 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (9)
(부기 12)
상기 비트선은 상기 메모리 셀이 접속된 제1 노드와 상기 감지 증폭기가 접속된 제2 노드로 스위치 회로에 의해 분리되고,
상기 더미 셀은 상기 제2 노드에 접속되어 있는 것을 특징으로 하는 부기 11 기재한 반도체 기억 장치의 정보 독출 방법. (10)
(부기 13)
상기 감지 증폭기는 한쌍의 비트선 사이에 접속되고,
상기 제3 단계에 있어서, 상기 더미 셀은 상기 메모리 셀의 1 정보의 전위와 같은 방향의 전위차를 상기 비트선에 부여하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 정보 독출 방법. (11)
(부기 14)
상기 감지 증폭기는 한쌍의 비트선 사이에 접속되고,
상기 메모리 셀과 상기 더미 셀은 동일한 비트선에 접속되어,
상기 더미 워드선의 활성화시에 상기 더미 워드선의 전위를 승압하는 것을 특징으로 하는 부기 13에 기재한 반도체 기억 장치의 정보 독출 방법. (12)
(부기 15)
상기 감지 증폭기는 한쌍의 비트선 사이에 접속되고,
상기 메모리 셀과 상기 더미 셀은 동일 감지 증폭기에 접속된 다른 비트선에 접속되어,
상기 더미 워드선의 활성화시에 상기 더미 워드선의 전위를 강하하는 것을특징으로 하는 부기 13에 기재한 반도체 기억 장치의 정보 독출 방법. (13)
(부기 16)
상기 제1 단계를 워드선 활성화 제어 신호에 기초하여 실행하고, 상기 제5 단계를 감지 증폭기 활성화 신호에 기초하여 실행하는 것을 특징으로 하는 부기 6 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (14)
(부기 17)
상기 제1 단계에 있어서, 상기 워드선의 전압을 감지 증폭기 전원의 중간 전압까지 활성화시키는 것을 특징으로 하는 부기 6 내지 부기 8 중 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (15)
(부기 18)
상기 제1 단계에 있어서, 상기 워드선의 전압을 감지 증폭기 전원까지 활성화시키는 것을 특징으로 하는 부기 6 내지 부기 8 중 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (16)
(부기 19)
상기 제1 단계에 있어서, 상기 워드선의 전압을 감지 증폭기 전원보다 셀 트랜지스터의 임계치 전압만큼 낮은 전압까지 활성화시키는 것을 특징으로 하는 부기 6 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (17)
(부기 20)
상기 감지 증폭기를 상기 워드선의 전압을 검출하는 회로에 의해 생성한 검출 신호에 기초하여 활성화시키는 것을 특징으로 하는 부기 5 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (18)
(부기 21)
상기 감지 증폭기를 상기 워드선의 전압을 검출하는 회로에 의해 생성한 검출 신호와, 액티브 신호에 기초하여 활성화시키는 것을 특징으로 하는 부기 5 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법.
(부기 22)
상기 워드선 전압 검출 회로는 프리차지 전압+셀 트랜지스터의 임계치 전압을 검출 전압으로 하여 상기 워드선의 전압과 상기 검출 전압을 비교하여 상기 검출 신호를 생성하고,
상기 감지 증폭기를 상기 워드선의 전압이 상기 검출 전압 이상이 되었을 때에 활성화시키는 것을 특징으로 하는 부기 21 또는 22에 기재한 반도체 기억 장치의 정보 독출 방법. (19)
(부기 23)
상기 감지 증폭기를 활성화할 때의 상기 워드선의 전압(VWL)은 프리차지 전압(Vpr)과 셀 트랜지스터의 임계치 전압(Vthcell)에 대하여,
VWL≤Vpr+Vthcell
을 만족시키는 것을 특징으로 하는 부기 5 내지 부기 8 중의 어느 하나에 기재한 반도체 기억 장치의 정보 독출 방법. (20)
이상 상술한 바와 같이, 본 발명에 따르면, 메모리 셀에서 1 정보를 독출하는 경우에 비해서 감지 증폭기를 빠르게 활성화할 수 있어, 사이클 타임을 짧게 할 수 있다.
또, 사이클 타임을 짧게 하지 않으면, 워드선의 활성화를 천천히 행하는, 즉 워드선을 길게 하는 것이 가능하게 되어, 워드선의 구동 회로의 수를 적게 하여 칩 사이즈를 줄일 수 있다.
또, 리프레시 시간도 길게 할 수 있어, 셀프 리프레시 전류를 삭감할 수 있다.

Claims (4)

  1. 워드선에 접속된 메모리 셀의 0 정보 또는 1 정보를 상기 메모리 셀이 접속된 비트선에서 독출하고, 상기 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써 상기 더미 셀에서 상기 비트선으로 전달한 전하에 의해 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하고, 상기 비트선의 전위를 감지 증폭기에서 증폭하는 반도체 기억 장치에 있어서,
    상기 0 정보의 독출은 상기 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 메모리 셀의 전하로써 행해지고, 상기 1 정보의 독출은 상기 더미 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 더미 셀의 전하로써 행해지는 것을 특징으로 하는 반도체 기억 장치.
  2. 워드선에 접속된 복수의 메모리 셀의 0 정보 또는 1 정보를 상기 복수의 메모리 셀이 접속된 복수의 비트선에서 각각 독출하고, 상기 복수의 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써, 상기 복수의 더미 셀에서 각 비트선으로 전달한 전하에 의해 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하고, 상기 비트선의 전위를 감지 증폭기에서 증폭하는 반도체 기억 장치에 있어서,
    상기 0 정보의 독출은 상기 워드선의 활성화에 의해 상기 비트선에 전달되는 상기 메모리 셀의 전하로써 행해지고, 상기 1 정보의 독출은 상기 더미 워드선의활성화에 의해 상기 비트선에 전달되는 상기 더미 셀의 전하로써 행해지는 것을 특징으로 하는 반도체 기억 장치.
  3. 워드선에 접속된 복수의 메모리 셀의 0 정보 또는 1 정보를 상기 복수의 메모리 셀이 접속된 복수의 비트선에서 각각 독출하고, 상기 복수의 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써, 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하고, 상기 비트선의 전위를 감지 증폭기 증폭에서 증폭하는 반도체 기억 장치에 있어서,
    상기 워드선을 활성화시키는 제1 단계와,
    상기 메모리 셀의 0 정보를 상기 비트선에서 독출하는 제2 단계와,
    상기 더미 워드선을 활성화시키는 제3 단계와,
    상기 감지 증폭기를 활성화시키는 제4 단계를 구비하고,
    상기 제4 단계를 상기 메모리 셀에서 1 정보가 상기 비트선에 독출되기 전에 실행하는 것을 특징으로 하는 반도체 기억 장치의 정보 독출 방법.
  4. 복수의 비트선을 프리차지 전압으로 한 후, 워드선에 접속된 복수의 메모리 셀의 0 정보 또는 1 정보를 상기 복수의 메모리 셀이 접속된 상기 복수의 비트선에서 각각 독출하고, 상기 복수의 비트선에는 더미 셀을 통해 더미 워드선을 접속하여 상기 더미 워드선의 전위를 제어함으로써, 상기 메모리 셀 정보에 기초한 비트선의 전위를 보완하고, 상기 비트선의 전위를 감지 증폭기에서 증폭하는 반도체 기억 장치에 있어서,
    상기 메모리 셀의 셀 트랜지스터의 임계치 전압을 제1 전압으로 하고, 상기 프리차지 전압을 제2 전압으로 하고, 상기 제1 전압+상기 제2 전압을 제3 전압으로 하고, 상기 메모리 셀에의 1 정보의 기록 전압을 제4 전압으로 하고, 상기 제4 전압+상기 제1 전압을 제5 전압으로 하여,
    상기 워드선을 기준 전압에서 상기 제1 전압 이상, 상기 제3 전압 미만까지 활성화시키는 제1 단계와,
    0 정보를 상기 비트선에서 독출하는 제2 단계와,
    상기 더미 워드선을 활성화시키는 제3 단계와,
    상기 감지 증폭기를 활성화시키는 제4 단계와,
    상기 워드선을 상기 제5 전압 이상까지 활성화시키는 제5 단계를 구비하고,
    상기 제4 단계를 상기 메모리 셀로부터 1 정보가 상기 비트선에 독출되기 전에 실행하는 것을 특징으로 하는 반도체 기억 장치의 정보 독출 방법.
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