JP2007250604A - Emi対策を施した半導体集積回路 - Google Patents
Emi対策を施した半導体集積回路 Download PDFInfo
- Publication number
- JP2007250604A JP2007250604A JP2006068535A JP2006068535A JP2007250604A JP 2007250604 A JP2007250604 A JP 2007250604A JP 2006068535 A JP2006068535 A JP 2006068535A JP 2006068535 A JP2006068535 A JP 2006068535A JP 2007250604 A JP2007250604 A JP 2007250604A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- circuit
- power supply
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】回路基板に搭載したときに、電源ノイズを抑制する程度を切り替え可能な半導体集積回路を提供する。
【解決手段】半導体集積回路10に、静電容量の異なる複数のコンデンサ11〜13と、コンデンサ11〜13の中から選択されたコンデンサを電源配線3とグランド配線4の間に挿入するためのスイッチ回路14とを設ける。これにより、半導体集積回路の内部で、複数のコンデンサの中から選択したコンデンサをバイパスコンデンサとして挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。
【選択図】図1
【解決手段】半導体集積回路10に、静電容量の異なる複数のコンデンサ11〜13と、コンデンサ11〜13の中から選択されたコンデンサを電源配線3とグランド配線4の間に挿入するためのスイッチ回路14とを設ける。これにより、半導体集積回路の内部で、複数のコンデンサの中から選択したコンデンサをバイパスコンデンサとして挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特にEMI対策を施した半導体集積回路に関する。
電子機器は、動作中に電磁波を放射し、他の電子機器の動作に悪影響を及ぼす可能性がある。このような現象の発生を防止するため、日本や欧米などでは、電子機器の種類に応じてEMI(Electro Magnetic Interference :電磁干渉)規格が定められており、EMI規格を満たさない電子機器の輸入や販売は禁止されている。したがって、電子機器を設計するときに適切なEMI対策を施すことは、必須の要件とされている。
EMI対策の1つとして、電子機器に内蔵される回路基板にバイパスコンデンサを設ける方法が知られている。バイパスコンデンサは、回路基板上に、2つの電極が回路基板上の電源配線とグランド配線に接続するように実装される。バイパスコンデンサは、電源配線とグランド配線の間の高周波信号に対するインピーダンスを下げ、電源ノイズを抑制する役割を有する。
ところで、複数の国や地域に向けて同じ電子機器を製造するときには、国や地域ごとに異なる回路基板を使用するのではなく、共通の回路基板を使用することが望ましい。一方、EMI規格は国や地域ごとに定められており、EMI規格の内容も国や地域ごとに異なる。したがって、ある国または地域に向けた電子機器を製造、販売するためには、当該国あるいは当該地域が要求するレベルに応じたEMI対策を電子機器に施す必要がある。
そこで、EMI対策としてバイパスコンデンサを設ける場合には、図6に示すように、半導体集積回路90の近傍にバイパスコンデンサの実装スペース96を有する回路基板95が使用される。ある国または地域に向けた電子機器を製造するときには、当該国あるいは当該地域のEMI規格を満たすように、所定の静電容量を有するコンデンサが回路基板95に実装される。
例えば、A国向けの電子機器を製造するときには、回路基板95には静電容量C1、C1、C2、C2のバイパスコンデンサが実装され(図7(a)を参照)、B国向けの電子機器を製造するときには、回路基板95には静電容量C1、C3、C2、C3のバイパスコンデンサが実装される(図7(b)を参照)。これにより、A国向けの電子機器とB国向けの電子機器を共通の回路基板を用いて製造することができる。
なお、本願発明に関連する技術として、特許文献1には、源発振周波数に応じて除去できるノイズのパルス幅を調整するために、複数の抵抗のうちから1以上の抵抗を選択する発振装置のノイズ除去回路が開示されている。また、特許文献2には、積層型コンデンサの層数を変えることにより、パッケージ内に2種類以上の静電容量の異なるコンデンサを形成した半導体装置が開示されている。
特開平6−196982号公報
特開平7−202072号公報
しかしながら、上述したように、国や地域ごとに異なる静電容量を有するバイパスコンデンサを回路基板に実装する方法を用いると、共通の回路基板を使用するメリット(製造工程の簡略化、製造コストの低減など)が損なわれる。例えば、上記の例では、電子機器の製造工程において、図7(a)に示す回路基板95aと図7(b)に示す回路基板95bとを別々に製作し、管理する必要がある。電子機器の出荷先の国数が増えるほど、この問題はさらに深刻となる。
それ故に、本発明は、回路基板に搭載したときに、電源ノイズを抑制する程度を切り替え可能な半導体集積回路を提供することを目的とする。
第1の発明は、EMI対策を施した半導体集積回路であって、
複数のコンデンサを含むコンデンサ群と、
前記コンデンサ群の中から選択された1個以上のコンデンサを電源配線とグランド配線との間に挿入するためのスイッチ回路とを備える。
複数のコンデンサを含むコンデンサ群と、
前記コンデンサ群の中から選択された1個以上のコンデンサを電源配線とグランド配線との間に挿入するためのスイッチ回路とを備える。
第2の発明は、第1の発明において、
前記コンデンサ群に含まれるコンデンサの静電容量が互いに異なることを特徴とする。
前記コンデンサ群に含まれるコンデンサの静電容量が互いに異なることを特徴とする。
第3の発明は、第1の発明において、
前記スイッチ回路は、前記コンデンサ群の中から選択された1個のコンデンサを前記電源配線と前記グランド配線との間に挿入することを特徴とする。
前記スイッチ回路は、前記コンデンサ群の中から選択された1個のコンデンサを前記電源配線と前記グランド配線との間に挿入することを特徴とする。
第4の発明は、第1の発明において、
前記スイッチ回路は、前記コンデンサ群の中から選択された任意個のコンデンサを前記電源配線と前記グランド配線との間に挿入することを特徴とする。
前記スイッチ回路は、前記コンデンサ群の中から選択された任意個のコンデンサを前記電源配線と前記グランド配線との間に挿入することを特徴とする。
第5の発明は、第1の発明において、
前記コンデンサ群に含まれるコンデンサの一方の電極は前記電源配線および前記グランド配線のうちの一方に接続されており、他方の電極は前記スイッチ回路を介して前記電源配線および前記グランド配線のうちの他方に接続されていること特徴とする。
前記コンデンサ群に含まれるコンデンサの一方の電極は前記電源配線および前記グランド配線のうちの一方に接続されており、他方の電極は前記スイッチ回路を介して前記電源配線および前記グランド配線のうちの他方に接続されていること特徴とする。
第6の発明は、第1の発明において、
外部端子経由で直列に入力された信号に基づき、前記コンデンサ群の中から選択すべきコンデンサを示す選択制御信号を生成し、前記スイッチ回路に供給するシリアルインターフェイス回路をさらに備える。
外部端子経由で直列に入力された信号に基づき、前記コンデンサ群の中から選択すべきコンデンサを示す選択制御信号を生成し、前記スイッチ回路に供給するシリアルインターフェイス回路をさらに備える。
第7の発明は、第1の発明において、
データを不揮発的に記憶する記憶回路と、
前記記憶回路に記憶されたデータに基づき、前記コンデンサ群の中から選択すべきコンデンサを示す選択制御信号を生成し、前記スイッチ回路に供給する選択制御回路とをさらに備える。
データを不揮発的に記憶する記憶回路と、
前記記憶回路に記憶されたデータに基づき、前記コンデンサ群の中から選択すべきコンデンサを示す選択制御信号を生成し、前記スイッチ回路に供給する選択制御回路とをさらに備える。
第8の発明は、第7の発明において、
前記記憶回路は、記憶したデータを電気的に書き換え可能であることを特徴とする。
前記記憶回路は、記憶したデータを電気的に書き換え可能であることを特徴とする。
第9の発明は、第1〜第8のいずれかの発明に係る半導体集積回路を搭載した回路基板である。
上記第1の発明によれば、半導体集積回路の内部で、予め設けられた複数のコンデンサの中から1個以上のコンデンサを選択し、選択したコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。したがって、共通の回路基板を用いて、国や地域ごとに定められたEMI規格を満たす電子機器を製造することができる。
上記第2の発明によれば、半導体集積回路の内部で、異なる静電容量のコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。
上記第3の発明によれば、簡単なスイッチ回路を用いて、電源ノイズを抑制する程度を切り替え可能な半導体集積回路を得ることができる。
上記第4の発明によれば、予め設けられた複数のコンデンサの中から任意個のコンデンサを選択できるので、電源ノイズを抑制する程度を多くの段階に切り替え可能な半導体集積回路を得ることができる。
上記第5の発明によれば、コンデンサ群の中から選択された1個以上のコンデンサを電源配線とグランド配線の間に挿入するスイッチ回路を備えた半導体集積回路を得ることができる。
上記第6の発明によれば、予め設けられた複数のコンデンサの中からいずれのコンデンサを選択するかを半導体集積回路の外部から指定することができる。
上記第7の発明によれば、予め設けられた複数のコンデンサの中からいずれのコンデンサを選択するかを半導体集積回路の内部で指定することができる。
上記第8の発明によれば、記憶回路に記憶されたデータを電気的に書き換えることにより、回路基板に変更を加えることなく、予め設けられた複数のコンデンサの中からいずれのコンデンサを選択するかを変更することができる。
上記第9の発明によれば、半導体集積回路の内部で、予め設けられた複数のコンデンサの中から1個以上のコンデンサを選択し、選択したコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を搭載した回路基板によれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。したがって、共通の回路基板を用いて、国や地域ごとに定められたEMI規格を満たす電子機器を製造することができる。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示す図である。図1に示す半導体集積回路10は、電源配線3とグランド配線4に接続された内部回路1を内蔵している。電源配線3とグランド配線4はそれぞれVcc端子とGND端子に接続され、これら2つの端子には半導体集積回路10の外部からそれぞれ電源電圧Vccと接地電圧(0V)が印加される。このように内部回路1に対する電源電圧の供給は、電源配線3とグランド配線4を用いて行われる。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成を示す図である。図1に示す半導体集積回路10は、電源配線3とグランド配線4に接続された内部回路1を内蔵している。電源配線3とグランド配線4はそれぞれVcc端子とGND端子に接続され、これら2つの端子には半導体集積回路10の外部からそれぞれ電源電圧Vccと接地電圧(0V)が印加される。このように内部回路1に対する電源電圧の供給は、電源配線3とグランド配線4を用いて行われる。
電源配線3とグランド配線4に対応して、複数のコンデンサとスイッチ回路14が設けられる。半導体集積回路10では、複数のコンデンサとして、互いに異なる静電容量C1〜C3を有する3個のコンデンサ11〜13が設けられる。スイッチ回路14は、4つの入出力端子(以下、a1〜a3端子およびb端子という)と制御端子を有し、制御端子に与えられた信号に従い、b端子をa1端子に接続するか、a2端子に接続するか、a3端子に接続するか、あるいは、いずれの端子にも接続しないかを切り替える。
コンデンサ11〜13の一方の電極は、いずれもグランド配線4に接続される。コンデンサ11〜13の他方の電極は、それぞれ、スイッチ回路14のa1〜a3端子に接続される。スイッチ回路14のb端子は、電源配線3に接続される。
内部回路1は、シリアルインターフェイス回路2を含んでいる。シリアルインターフェイス回路2は、CLKやDATAなどの外部端子を有し、外部端子経由で直列に入力された信号に基づき、スイッチ回路14の制御端子に与えるべき選択制御信号Xを生成する。シリアルインターフェイス回路2には、例えば、I2 C(Inter Integrated Circuit)バスインターフェイス回路などが使用される。
選択制御信号Xは、第1〜第4の値を取る。選択制御信号Xが第1の値を取るとき、スイッチ回路14のb端子はa1端子に接続され、電源配線3とグランド配線4の間には静電容量C1のコンデンサ11が挿入される。選択制御信号Xが第2の値を取るとき、スイッチ回路14のb端子はa2端子に接続され、電源配線3とグランド配線4の間には静電容量C2のコンデンサ12が挿入される。選択制御信号Xが第3の値を取るとき、スイッチ回路14のb端子はa3端子に接続され、電源配線3とグランド配線4の間には静電容量C3のコンデンサ13が挿入される。選択制御信号Xが第4の値を取るとき、スイッチ回路14のb端子はいずれの端子にも接続されず、電源配線3とグランド配線4の間にはいずれのコンデンサも挿入されない。
このようにスイッチ回路14は、コンデンサ11〜13の中から選択された1個のコンデンサを電源配線3とグランド配線4の間に挿入する。スイッチ回路14によって挿入されたコンデンサは、バイパスコンデンサとして機能し、電源配線3とグランド配線4の間の高周波信号に対するインピーダンスを下げ、電源ノイズを抑制する。
なお、半導体集積回路10は、コンデンサ11〜13とスイッチ回路14を設けた電源配線3およびグランド配線4を1組だけ備えていてもよく、あるいは、複数組備えていてもよい。コンデンサ11〜13とスイッチ回路14は、任意のVcc端子に接続された電源配線と、任意のGND端子に接続されたグランド配線との間に設けられる。
図2は、半導体集積回路10を搭載した回路基板を示す図である。図2に示す回路基板15には、半導体集積回路10に加えて、選択制御回路16が搭載されている。選択制御回路16は、半導体集積回路10に含まれるシリアルインターフェイス回路2に対応したシリアルインターフェイス回路(以下、送信側シリアルインターフェイス回路という)を含んでいる。選択制御回路16は、送信側シリアルインターフェイス回路を用いて、半導体集積回路10において選択制御信号Xが取るべき値を送信する。
選択制御回路16は、例えば、CPUを用いて実現される。この場合CPUは、CPUに内蔵されたフラッシュメモリや回路基板15に搭載されたフラッシュメモリやROMなどから、選択制御信号Xが取るべき値を読み出す。読み出され値は、送信側シリアルインターフェイス回路からシリアルインターフェイス回路2に送信される。
図2に示す例では、半導体集積回路10は4個のVcc端子(斜線を付した端子)と4個のGND端子(クロスハッチを付した端子)とを備え、Vcc端子に接続された電源配線とGND端子に接続されたグランド配線の間には、静電容量C1〜C3のコンデンサとスイッチ回路が設けられているとする。
半導体集積回路10をある国または地域(以下、A国とする)向けの電子機器に使用する場合には、選択制御回路16は、シリアルインターフェイス回路2に対して、選択制御信号Xが取るべき値として、第1の値、第1の値、第2の値、および、第2の値を順に出力する。シリアルインターフェイス回路2は、これらの値に基づき、各スイッチ回路に対する選択制御信号Xを生成して出力する。これにより、図2(a)に示すように、内部回路1の上側および右側に書かれた電源配線とグランド配線の間には静電容量C1のコンデンサが挿入され、内部回路1の下側および左側に書かれた電源配線とグランド配線の間には静電容量C2のコンデンサが挿入される。したがって、EMI対策として静電容量C1、C1、C2、C2のバイパスコンデンサを搭載した回路基板15を得ることができる。
一方、半導体集積回路10を別の国または地域(以下、B国とする)向けの電子機器に使用する場合には、選択制御回路16は、シリアルインターフェイス回路2に対して、選択制御信号Xの値として、第1の値、第3の値、第2の値、および、第3の値を順に出力する。シリアルインターフェイス回路2は、これらの値に基づき、各スイッチ回路に対する選択制御信号Xを生成して出力する。これにより、図2(b)に示すように、内部回路1の上側に書かれた電源配線とグランド配線の間には静電容量C1のコンデンサが挿入され、内部回路1の下側に書かれた電源配線とグランド配線の間には静電容量C2のコンデンサが挿入され、内部回路1の右側および左側に書かれた電源配線とグランド配線の間には静電容量C3のコンデンサが挿入される。したがって、EMIレベル対策として静電容量C1、C3、C2、C3のバイパスコンデンサを搭載した回路基板15を得ることができる。
以上に示すように、本実施形態に係る半導体集積回路によれば、半導体集積回路の内部で、予め設けられた複数のコンデンサの中から1個のコンデンサを選択し、選択したコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。
特に、コンデンサの静電容量が互いに異なっているので、異なる静電容量のコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。
また、スイッチ回路は、予め設けられた複数のコンデンサの中から選択された1個のコンデンサを電源配線とグランド配線の間に挿入するので、スイッチ回路を簡単な回路で構成することができる。
また、半導体集積回路は外部端子経由で直列に入力された信号に基づき選択制御信号を生成するシリアルインターフェイス回路を備えているので、予め設けられた複数のコンデンサの中からいずれのコンデンサを選択するかを半導体集積回路の外部から指定することができる。
なお、図1に示す例では、電源配線3とグランド配線4に対応して3個のコンデンサ11〜13が設けられているが、電源配線3とグランド配線4に対応して設けられるコンデンサの個数は2個以上であれば何個でもよい。コンデンサの個数の具体的な値は、電源ノイズを抑制する程度の数に応じて決定すればよい。
また、図1に示す例では、コンデンサ11〜13はグランド配線4とスイッチ回路14との間に設けられているが、コンデンサ11〜13を電源配線3とスイッチ回路14の間に設けてもよい。以上の2点は、以下に示す実施形態についても同様である。
(第2の実施形態)
図3は、本発明の第2の実施形態に係る半導体集積回路の構成を示す図である。図3に示す半導体集積回路20は、第1の実施形態に係る半導体集積回路10(図1)において、スイッチ回路14をスイッチ回路群24に置換したものである。本実施形態の構成要素のうち第1の実施形態と同じものについては、同一の参照符号を付して説明を省略する。
図3は、本発明の第2の実施形態に係る半導体集積回路の構成を示す図である。図3に示す半導体集積回路20は、第1の実施形態に係る半導体集積回路10(図1)において、スイッチ回路14をスイッチ回路群24に置換したものである。本実施形態の構成要素のうち第1の実施形態と同じものについては、同一の参照符号を付して説明を省略する。
スイッチ回路群24は、独立して動作するスイッチ回路21〜23を含んでいる。スイッチ回路21〜23は、制御端子に与えられた信号に従い、導通状態となるか、非導通状態となるかを切り替える。コンデンサ11〜13の一方の電極は、いずれもグランド配線4に接続される。コンデンサ11〜13の他方の電極は、それぞれ、スイッチ回路21〜23の一方の端子に接続される。スイッチ回路21〜23の他方の端子は、いずれも電源配線3に接続される。
本実施形態ではシリアルインターフェイス回路2は、外部端子経由で直列に入力された信号に基づき、スイッチ回路21〜23の制御端子に与えるべき選択制御信号X1〜X3を生成する。選択制御信号X1〜X3は、いずれも、第1および第2の値を取る。選択制御信号X1が第1の値を取るとき、スイッチ回路21は導通状態となり、電源配線3とグランド配線4の間にはコンデンサ11が挿入される。選択制御信号X1が第2の値を取るとき、スイッチ回路21は非導通状態となり、電源配線3とグランド配線4の間にコンデンサ11は挿入されない。スイッチ回路22、23は、スイッチ回路21と同様に動作する。
このようにスイッチ回路21〜23は、コンデンサ11〜13の中から選択された任意個のコンデンサを電源配線3とグランド配線4の間に挿入する。コンデンサ11〜13の中から複数個のコンデンサが選択されたとき、選択されたコンデンサは電源配線3とグランド配線4の間に並列に挿入される。スイッチ回路21〜23によって挿入されたコンデンサは、第1の実施形態と同様に、バイパスコンデンサとして機能する。
以上に示すように、本実施形態に係る半導体集積回路によれば、半導体集積回路の内部で、予め設けられた複数のコンデンサの中から任意個のコンデンサを選択し、選択したコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。
特に、スイッチ回路は、予め設けられた複数のコンデンサの中から選択された任意個のコンデンサを電源配線とグランド配線の間に挿入するので、このような半導体集積回路を用いれば、電源ノイズを抑制する程度をより多くの段階に(図3に示す例では8とおりに)切り替えることができる。
なお、第1の実施形態では、複数のコンデンサの静電容量は互いに異なることとしたが、第2の実施形態では、複数のコンデンサの静電容量の一部または全部が同じであってもよい。
(第3の実施形態)
図4は、本発明の第3の実施形態に係る半導体集積回路の構成を示す図である。図4に示す半導体集積回路30は、第1の実施形態に係る半導体集積回路10(図1)において、シリアルインターフェイス回路2を含む内部回路1を、フラッシュメモリ6と選択制御回路7を含む内部回路8に置換したものである。以下、第1の実施形態との相違点を説明する。
図4は、本発明の第3の実施形態に係る半導体集積回路の構成を示す図である。図4に示す半導体集積回路30は、第1の実施形態に係る半導体集積回路10(図1)において、シリアルインターフェイス回路2を含む内部回路1を、フラッシュメモリ6と選択制御回路7を含む内部回路8に置換したものである。以下、第1の実施形態との相違点を説明する。
フラッシュメモリ6は、選択制御回路7で必要とされる選択制御データを不揮発的に記憶している。選択制御データには、例えば、選択すべきコンデンサを示すデータ、あるいは、選択すべきコンデンサを決定する際に参照される国や地域を示すコードデータなどが使用される。選択制御回路7は、フラッシュメモリ6に記憶された選択制御データを読み出し、読み出した選択制御データに基づき、スイッチ回路14の制御端子に与えるべき選択制御信号Xを生成する。
半導体集積回路30をA国向けの電子機器に使用する場合には、フラッシュメモリ6には選択制御データとして、A国向けの電子機器で選択すべきコンデンサを示すデータ、あるいは、A国を示すコードデータなどが書き込まれる。この半導体集積回路30を用いれば、A国向けのEMI対策を施した回路基板を得ることができる。
一方、半導体集積回路30をB国向けの電子機器に使用する場合には、フラッシュメモリ6には選択制御データとして、B国向けの電子機器で選択すべきコンデンサを示すデータ、あるいは、B国を示すコードデータなどが書き込まれる。この半導体集積回路30を用いれば、B国向けのEMI対策を施した回路基板を得ることができる。
以上に示すように、本実施形態に係る半導体集積回路によれば、第1の実施形態と同様に、半導体集積回路の内部で、予め設けられた複数のコンデンサの中から1個のコンデンサを選択し、選択したコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。
特に、半導体集積回路は、データを不揮発的に記憶するフラッシュメモリと、フラッシュメモリに記憶されたデータに基づき選択制御信号を生成する選択制御回路を備えているので、予め設けられた複数のコンデンサの中からいずれのコンデンサを選択するかを半導体集積回路の内部で指定することができる。
また、フラッシュメモリは、記憶したデータを電気的に書き換え可能という特性を有するので、フラッシュメモリに記憶されたデータを電気的に書き換えることにより、回路基板に変更を加えることなく、予め設けられた複数のコンデンサの中からいずれのコンデンサを選択するかを変更することができる。
(第4の実施形態)
図5は、本発明の第4の実施形態に係る半導体集積回路の構成を示す図である。図5に示す半導体集積回路40は、第2の実施形態に係る半導体集積回路20(図3)において、シリアルインターフェイス回路2を含む内部回路1を、フラッシュメモリ6と選択制御回路7を含む内部回路8に置換したものである。半導体集積回路40の動作および効果は、第1〜第3の実施形態の説明から明らかであるので、ここでは説明を省略する。
図5は、本発明の第4の実施形態に係る半導体集積回路の構成を示す図である。図5に示す半導体集積回路40は、第2の実施形態に係る半導体集積回路20(図3)において、シリアルインターフェイス回路2を含む内部回路1を、フラッシュメモリ6と選択制御回路7を含む内部回路8に置換したものである。半導体集積回路40の動作および効果は、第1〜第3の実施形態の説明から明らかであるので、ここでは説明を省略する。
以上に示すように、本発明の第1〜第4の実施形態に係る半導体集積回路は、複数のコンデンサを含むコンデンサ群と、電源配線とグランド配線の間にコンデンサ群の中から選択された1個以上のコンデンサを挿入するためのスイッチ回路とを備えている。このため、半導体集積回路の内部で、予め設けられた複数のコンデンサの中から1個以上のコンデンサを選択し、選択したコンデンサをバイパスコンデンサとして電源配線とグランド配線の間に挿入することができる。このような半導体集積回路を用いれば、回路基板に変更を加えることなく、電源ノイズを抑制する程度を切り替えることができる。したがって、共通の回路基板を用いて、国や地域ごとに定められたEMI規格を満たす電子機器を製造することができる。
1、8…内部回路
2…シリアルインターフェイス回路
3…電源配線
4…グランド配線
6…フラッシュメモリ
7…選択制御回路
10、20、30、40…半導体集積回路
11、12、13…コンデンサ
14、21、22、23…スイッチ回路
15…回路基板
16…選択制御回路
24…スイッチ回路群
X、X1〜X3…選択制御信号
2…シリアルインターフェイス回路
3…電源配線
4…グランド配線
6…フラッシュメモリ
7…選択制御回路
10、20、30、40…半導体集積回路
11、12、13…コンデンサ
14、21、22、23…スイッチ回路
15…回路基板
16…選択制御回路
24…スイッチ回路群
X、X1〜X3…選択制御信号
Claims (9)
- EMI対策を施した半導体集積回路であって、
複数のコンデンサを含むコンデンサ群と、
前記コンデンサ群の中から選択された1個以上のコンデンサを電源配線とグランド配線との間に挿入するためのスイッチ回路とを備えた、半導体集積回路。 - 前記コンデンサ群に含まれるコンデンサの静電容量が互いに異なることを特徴とする、請求項1に記載の半導体集積回路。
- 前記スイッチ回路は、前記コンデンサ群の中から選択された1個のコンデンサを前記電源配線と前記グランド配線との間に挿入することを特徴とする、請求項1に記載の半導体集積回路。
- 前記スイッチ回路は、前記コンデンサ群の中から選択された任意個のコンデンサを前記電源配線と前記グランド配線との間に挿入することを特徴とする、請求項1に記載の半導体集積回路。
- 前記コンデンサ群に含まれるコンデンサの一方の電極は前記電源配線および前記グランド配線のうちの一方に接続されており、他方の電極は前記スイッチ回路を介して前記電源配線および前記グランド配線のうちの他方に接続されていること特徴とする、請求項1に記載の半導体集積回路。
- 外部端子経由で直列に入力された信号に基づき、前記コンデンサ群の中から選択すべきコンデンサを示す選択制御信号を生成し、前記スイッチ回路に供給するシリアルインターフェイス回路をさらに備えた、請求項1に記載の半導体集積回路。
- データを不揮発的に記憶する記憶回路と、
前記記憶回路に記憶されたデータに基づき、前記コンデンサ群の中から選択すべきコンデンサを示す選択制御信号を生成し、前記スイッチ回路に供給する選択制御回路とをさらに備えた、請求項1に記載の半導体集積回路。 - 前記記憶回路は、記憶したデータを電気的に書き換え可能であることを特徴とする、請求項7に記載の半導体集積回路。
- 請求項1〜8のいずれかに記載の半導体集積回路を搭載した、回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006068535A JP2007250604A (ja) | 2006-03-14 | 2006-03-14 | Emi対策を施した半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006068535A JP2007250604A (ja) | 2006-03-14 | 2006-03-14 | Emi対策を施した半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007250604A true JP2007250604A (ja) | 2007-09-27 |
Family
ID=38594614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006068535A Pending JP2007250604A (ja) | 2006-03-14 | 2006-03-14 | Emi対策を施した半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007250604A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009076020A1 (en) * | 2007-12-12 | 2009-06-18 | Synopsys, Inc. | Variable-impedance gated decoupling cell |
US9035695B2 (en) | 2012-09-14 | 2015-05-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit and electronic circuit |
JP2016162925A (ja) * | 2015-03-03 | 2016-09-05 | 力晶科技股▲ふん▼有限公司 | Momキャパシタ回路及び半導体装置 |
JP2017195306A (ja) * | 2016-04-21 | 2017-10-26 | 株式会社リコー | 半導体集積回路とその制御方法及び多層回路基板 |
-
2006
- 2006-03-14 JP JP2006068535A patent/JP2007250604A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009076020A1 (en) * | 2007-12-12 | 2009-06-18 | Synopsys, Inc. | Variable-impedance gated decoupling cell |
US9035695B2 (en) | 2012-09-14 | 2015-05-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit and electronic circuit |
JP2016162925A (ja) * | 2015-03-03 | 2016-09-05 | 力晶科技股▲ふん▼有限公司 | Momキャパシタ回路及び半導体装置 |
CN105938828A (zh) * | 2015-03-03 | 2016-09-14 | 力晶科技股份有限公司 | 金属氧化物金属电容器电路及其半导体装置 |
CN105938828B (zh) * | 2015-03-03 | 2019-03-08 | 力晶科技股份有限公司 | 金属氧化物金属电容器电路及其半导体装置 |
JP2017195306A (ja) * | 2016-04-21 | 2017-10-26 | 株式会社リコー | 半導体集積回路とその制御方法及び多層回路基板 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7602593B2 (en) | Semiconductor device | |
JP5579369B2 (ja) | 半導体装置 | |
US8208338B2 (en) | Semiconductor device | |
JP2007250604A (ja) | Emi対策を施した半導体集積回路 | |
KR100913711B1 (ko) | 인쇄 회로 보드 | |
KR100702034B1 (ko) | 반도체 장치, 이 장치의 전원 노이즈 감소 방법 및 인쇄회로 기판 | |
JP2002131333A (ja) | プローブカード | |
CN115831029A (zh) | 驱动芯片、显示装置及驱动芯片的调试方法 | |
US20100202123A1 (en) | Circuit board | |
JP2006121377A (ja) | 入力回路及び半導体装置 | |
CN112272043A (zh) | 减小干扰的无线通信电路 | |
JP2011146517A (ja) | バイパスコンデンサ実装構造 | |
US8378449B2 (en) | Circuit arrangement for the power supply of an integrated circuit | |
JP2006310463A (ja) | プリント基板 | |
JP6885837B2 (ja) | 半導体装置および半導体記憶装置 | |
JP2006270598A (ja) | 電気回路およびノイズ抑制方法 | |
US8953406B2 (en) | Semiconductor module includes semiconductor chip initialized by reset signal | |
CN213661615U (zh) | 一种减少干扰的无线通信电路 | |
US20060139123A1 (en) | Resistive capacitor structure for anti-resonance reduction | |
CN201181469Y (zh) | 视讯模块 | |
JP2002050825A (ja) | 半導体レーザ装置の保護回路 | |
JP2002083920A (ja) | 電源変動低減回路基板 | |
JPH11150343A (ja) | ノイズ抑制回路とそのプリント配線板 | |
Carter | The PCB is a component of op amp design | |
JP2008251792A (ja) | コンデンサの実装方法及びプリント基板 |