CN105938828A - 金属氧化物金属电容器电路及其半导体装置 - Google Patents

金属氧化物金属电容器电路及其半导体装置 Download PDF

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Abstract

本发明涉及一种使用形成于基板上的金属电极通过多个电容器形成的电容器电路，以使得与现有技术相比可以更精确地调整电容器的电容。MOM电容器包含分别通过透过基板上的绝缘薄膜面向彼此的多对金属电极形成的多个MOM(金属氧化物金属)电容器。MOM电容器电路是以MOM电容器的金属电极对中的每一者经由连接导体连接至第一端子及第二端子的方式并通过至少一个电容器组件形成；以及至少一个开关组件，其连接至所述多个金属电极以及第一端子及第二端子中的至少一者，其中所述MOM电容器电路的电容是通过接通/断开所述开关组件而进行调整。

Description

金属氧化物金属电容器电路及其半导体装置
技术领域
本发明涉及一种MOM电容器电路及其半导体装置，例如，闪存(诸如可擦除可程序化非挥发性半导体内存装置(electrically rewritable non-volatile semiconductormemory device；EEPROM))。
背景技术
传统上，多个内存胞元晶体管(下文中，简称为内存胞元)是串联连接于位线与源极线之间以构成反及(NAND)串，并可达到所属领域中公知的高度整合NAND型非挥发性半导体内存装置(例如，专利文献1)。
图1为根据现有技术的NAND型快闪EEPROM的整体组态方块示意图。图2为图1的内存胞元阵列10及其周边电路的电路图。
在图1中，公知NAND型快闪EEPROM包括内存胞元阵列10、用于操作控制的控制电路11、行译码器12、高电压产生电路13、包含数据重写及读取电路的页缓冲器电路14、列译码器15、命令缓存器17、地址缓存器18、操作逻辑控制器19、数据输入/输出缓冲器50以及数据输入/输出端子51。
如图2中所示，内存胞元阵列10可(例如)由NAND胞元单元NU(NU0、NU1、…)组成，其中的每一者具有串联连接的堆栈栅极结构的16个可擦除可程序化的非挥发性内存胞元MC0至MC15。在每一NAND胞元单元NU中，漏极侧经由选择栅极晶体管SG1连接至位线BL，且源极侧经由选择栅极晶体管SG2连接至共同源极线CELSRC。在行方向上配置的内存胞元MC的控制栅极共同地连接至字线WL，且选择栅极晶体管SG1、SG2的栅电极连接至与字线WL并列配置的选择栅极线SGD、SGS。通过一个字线WL选择的内存胞元的范围为一页，所述一页为用于读取及写入的单位。一页内的多个NAND胞元单元NU的范围或其整数倍的范围是定义为一个区块，亦即，用于抹除数据的单位。页缓冲器电路14用于以页为单位执行数据写入及读取，且包含经提供用于每一位线的感测放大器电路(sense amplifier circuit；SA)及锁存器电路(latch circuit；DL)。
图2中所展示的内存胞元阵列10具有简化结构，其中多个位线可共享页缓冲器。在此状况下，于数据写入或读取操作期间选择性地连接至页缓冲器的位线的数目将呈现一页的单位。此外，图2展示其中数据输入及输出是以一个数据输入/输出端子51执行的胞元阵列的范围。为了执行内存胞元阵列10的字线WL及位线BL的选择，可提供行译码器12及列译码器15。控制电路11用以执行用于数据写入、抹除以及读取的序列控制。通过控制电路11控制的高电压产生电路13将产生用于数据重写、抹除以及读取的升压高电压及中间电压。
数据输入/输出缓冲器50用以输入并输出数据以及用以输入地址信号。亦即，经由数据输入/输出缓冲器50及数据信号线52，数据转移是在数据输入/输出端子51与页缓冲器电路14之间执行。从数据输入/输出端子51输入的地址信号将维持于地址缓存器18中，且信号被发送至用于解码的行译码器12及列译码器15。用于操作控制的命令亦是从数据输入/输出端子51输入。输入的命令被译码并维持在命令缓存器17中，且进一步用于控制控制电路11。外部控制信号(诸如芯片启用信号CEB、命令锁存启用CLE、地址锁存启用信号ALE、写入启用信号WEB以及读取启用信号REB等)将写入操作逻辑控制器19中，其中内部控制信号是根据操作模式而产生。内部控制信号用以控制数据锁存、数据输入/输出缓冲器50中的数据转移，且内部控制信号将进一步发送至执行操作控制的控制电路11中。
页缓冲器电路14包含两个锁存器电路14a及14b，且能够在多值操作功能与快取功能之间切换。亦即，当一个内存胞元用以储存1位二进制数据时，其可提供快取功能；当一个内存胞元用以储存2位四值数据(执行快取功能,或受地址限制)时，则快取功能可能受影响。
图3A为根据公知实例形成于大尺寸半导体集成电路(large-scalesemiconductor integrated circuit；LSI)中的MOM(金属氧化物金属)电容器的平面示意图。图3B为沿图3A中所示的剖线A-A'的垂直横截面示意图。在图3A及图3B中，在于半导体基板20上形成如氧化硅薄膜的氧化薄膜21之后，第N金属层MLN的金属电极31至34是形成于氧化薄膜21上。此外，在形成氧化薄膜22之后，第N+1金属层MLN+1的金属电极35至38是形成于氧化薄膜22上。另外，在形成氧化薄膜23之后，第N+2金属层MLN+2的金属电极39至42是形成于氧化薄膜23上。以上文所描述方式，电容器C101是通过其中氧化薄膜23包夹在其间的金属电极36及40的电极对所形成，且电容器102是通过其中氧化薄膜23包夹在其间的金属电极36及37的电极对所形成。另外，具有此多个MOM电容器的电容器电路亦形成于有如NAND型闪存的非挥发性内存装置中。
专利文献：
专利文献1：日本特许公开公开案第H09-147582号。
专利文献2：日本特许公开公开案第2011-228396号。
专利文献3：日本特许公开公开案第2014-107415号。
专利文献3：美国专利申请案公开案第2014/0266408号。
专利文献4：美国专利申请案公开案第2006/0087004号。
发明内容
上述MOM电容器的优势为电容是固定的，意谓电容不根据偏压电压而改变。此外，串联连接多个MOM电容器是容易的，且电压耐久性亦可容易地增加。对比而言，对于MOS(金属氧化物硅)电容器，由于电极中的一者形成于半导体基板或井上，因此串联连接电容器将相对困难。另外，高压MOS电容器具有相对低电容，因此将具有电容随偏压电压而改变的问题。
接下来，下文将描述调整半导体装置中的电容器的电容的必要性。
图4A为根据公知实例的RC延迟电路的电路图。在图4A中，RC延迟电路包含反相器101及102、电阻器R101以及电容器C101。举例而言，延迟量是通过改变电容器C101的电容而进行调整。
图4B为根据公知实例的电压分压电容器电路的电路图。在图4B中，电压分压电容器电路包含电容器C111至C113、C121至C123以及转移栅极TG101至TG103。通过接通/断开电容器C121至C123(分别连接至转移栅极TG 101至103)与输入至端子T1的输入电压之间的连接，自端子T2输出的输出电压可不同。
图4C为根据公知实例的电荷转移型DA转换器电路的电路图。在图4C中，电荷转移型DA转换器电路包含差动放大器A1、电容器C131至C134以及分别通过控制信号φ0至φ4控制以接通/断开的开关SW0至SW4。自端子T2输出的输出电压可根据输入数据通过接通/断开开关SW1至SW4而进行改变。
如上文所描述，在许多应用中，电容器的电容经改变或调整可获得预定修正物理量。在根据现有技术的方法中，例如通过使用MOS电容器或MIM(金属绝缘体金属)电容器时，尽管可建构N个单元电容器，然而，精确调整每一电容器的电容归因于制程变化而仍为困难问题。
本发明的目标为提供MOM电容器电路及半导体装置。对于此种电容器电路，形成于半导体装置的基板上的金属电极是用以形成多个电容器，且与现有技术相比，可以更精确地调整电容器的电容。
对于本发明的第一实施例中的MOM电容器，MOM电容器包括：分别通过透过基板上的绝缘薄膜面向彼此的多对金属电极形成的多个MOM(金属氧化物金属)电容器，其中MOM电容器电路通过至少一个电容器组件以多个MOM电容器的多对金属电极中的每一者经由连接导体连接至第一端子及第二端子的方式形成；以及一或多个开关组件，连接至多个金属电极以及第一端子及第二端子中的至少一者，其中MOM电容器电路的电容是通过接通或断开开关组件而进行调整。
对于本发明的实施例中的MOM电容器电路，多个金属电极在基板上的多个层的横截面中是以栅格形状配置。
对于本发明的实施例中的MOM电容器电路，MOM电容器电路包含具有可变电容的调整电容部分，其中调整电容部分具有多个第一金属电极，且多个第一金属电极的至少一部分经由开关组件中的每一者连接至第一端子或第二端子。
对于本发明的实施例中的MOM电容器电路，MOM电容器电路包含具有固定电容的固定电容部分，其中固定电容部分具有多个第二金属电极，且多个第二金属电极连接至第一端子或第二端子。
对于本发明的实施例中的MOM电容器电路，调整电容部分的多个第一金属电极的至少一部分经由开关组件中的每一者连接至第一端子。
对于本发明的实施例中的MOM电容器电路，当开关组件中的每一者断开时，连接至开关组件中的每一者的金属电极是在浮动状态中。
对于本发明的实施例中的MOM电容器电路，调整电容部分的多个第一金属电极的至少一部分经由第一开关组件连接至第一端子并经由第二开关组件连接至第二端子。
对于本发明的实施例中的MOM电容器电路，当第一开关组件及第二开关组件两者断开时，连接至第一开关组件及第二开关组件的金属电极是在浮动状态中。
对于本发明的实施例中的MOM电容器电路，调整电容部分的多个第一金属电极的至少一部分经由第一开关组件连接至第一端子；且除调整电容部分的多个第一金属电极的至少一部分以外的至少另一部分经由第二开关组件连接至第二端子。
对于本发明的实施例中的MOM电容器电路，当第一开关组件或第二开关组件断开时，连接至第一开关组件或第二开关组件的金属电极是在浮动状态中。
对于本发明的实施例中的MOM电容器电路，调整电容部分包含粗略调整电容部分，其中属于调整电容部分的多个第一金属电极的至少一部分的多个金属电极彼此连接，且经由第一开关组件连接至第一端子并经由第二开关组件连接至第二端子；且包含精细调整电容部分，其中除调整电容部分的多个第一金属电极的至少一部分以外的金属电极分别经由第三开关组件连接至第一端子并经由第四开关组件连接至第二端子。
对于本发明的实施例中的MOM电容器电路，当第一开关组件及第二开关组件两者断开时，连接至第一开关组件及第二开关组件的金属电极是在浮动状态中。
在本发明的实施例中的半导体装置包含如上文所描述的MOM电容器电路。
根据本发明的半导体装置中的电容器电路，形成于半导体装置的基板上的多个金属电极用以形成多个电容器。因此，与先前技术相比，可以更精确地调整电容器的电容。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为根据现有技术的NAND型快闪EEPROM的整体组态的方块示意图。
图2为图1的内存胞元阵列10及其周边电路的电路图。
图3A为根据公知实例的MOM(金属氧化物金属)电容器的平面示意图。
图3B为沿图3A中所示的剖线A-A'的垂直横截面示意图。
图4A为根据公知实例的RC延迟电路的电路图。
图4B为根据公知实例的电压分压电容器电路的电路图。
图4C为根据公知实例的电荷转移型DA转换器的电路图。
图5A为用于制造根据本发明的第一实施例的MOM电容器电路的方法的第一制程的垂直横截面示意图。
图5B为用于制造根据本发明的第一实施例的MOM电容器电路的方法的第二制程的垂直横截面示意图。
图5C为用于制造根据本发明的第一实施例的MOM电容器电路的方法的第三制程的垂直横截面示意图。
图5D为用于制造根据本发明的第一实施例的MOM电容器电路的方法的第四制程的垂直横截面示意图。
图6A为根据本发明的第二实施例的MOM电容器的垂直横截面示意图。
图6B为图6A中所展示的MOM电容器电路的等效电路图。
图7A至图7D为展示根据本发明的第三实施例的MOM电容器电路的平面图，图7A为金属层M4的平面图，图7B为金属层M3的平面图，图7C为金属层M2的平面图，图7D为金属层M1及MOS晶体管Q1至Q5的平面示意图。
图8A为根据本发明的第四实施例的MOM电容器电路的垂直横截面示意图。
图8B为图8A中所展示的MOM电容器电路的等效电路图。
图9为根据本发明的第五实施例的MOM电容器电路的垂直横截面示意图。
图10为根据本发明的第六实施例的MOM电容器电路的垂直横截面示意图。
【符号说明】
10：内存胞元阵列
11：控制电路
12：行译码器
13：高电压产生电路
14：页缓冲器电路
14a：锁存器电路
14b：锁存器电路
15：列译码器
17：命令缓存器
18：地址缓存器
19：操作逻辑控制器
20：半导体基板
21：氧化薄膜
22：氧化薄膜
23：氧化薄膜
31：金属电极
32：金属电极
33：金属电极
34：金属电极
35：金属电极
36：金属电极
37：金属电极
38：金属电极
39：金属电极
40：金属电极
41：金属电极
42：金属电极
50：数据输入/输出缓冲器
51：数据输入/输出端子
52：数据信号线
60：固定电容部分
61：调整电容部分
62：调整电容部分
63：调整电容部分
64：粗略调整电容部分
65：精细调整电容部分
101：反相器
102：反相器
A1：差动放大器
A-A'：剖线
BL：位线
C1：电容器
C10：电容器
C101：电容器
C102：电容器
C11：电容器
C111：电容器
C112：电容器
C113：电容器
C121：电容器
C122：电容器
C123：电容器
C131：电容器
C132：电容器
C133：电容器
C134：电容器
C15：电容器
C2：电容器
C3：电容器
C4：电容器
C5：电容器
CELSRC：共同源极线
F23：浮动电极
F24：浮动电极
F25：浮动电极
F33：浮动电极
F34：浮动电极
F35：浮动电极
F43：浮动电极
F44：浮动电极
F45：浮动电极
INV1：反相器
INV5：反相器
L1：连接导体
L2：连接导体
L3：连接导体
L4：连接导体
L5：连接导体
L6：连接导体
L7：连接导体
L8：连接导体
L9：连接导体
L10：连接导体
L11：连接导体
L12：连接导体
L13：连接导体
LW：线长度
M1V1：金属电极
M1V2：金属电极
M1V3：金属电极
M1V4：金属电极
M1V5：金属电极
M1V6：金属电极
M1V7：金属电极
M1V8：金属电极
M21：金属电极
M22：金属电极
M23：金属电极
M24：金属电极
M25：金属电极
M26：金属电极
M27：金属电极
M28：金属电极
M2C：金属电极
M2V2：金属电极
M2V3：金属电极
M2V4：金属电极
M31：金属电极
M32：金属电极
M33：金属电极
M34：金属电极
M35：金属电极
M36：金属电极
M37：金属电极
M38：金属电极
M3C：金属电极
M3V2：金属电极
M3V4：金属电极
M41：金属电极
M42：金属电极
M43：金属电极
M44：金属电极
M45：金属电极
M46：金属电极
M47：金属电极
M48：金属电极
M4C：金属电极
MC0：电可重写非挥发性内存胞元
MC1：电可重写非挥发性内存胞元
MC15：电可重写非挥发性内存胞元
ML1：金属层
ML2：金属层
ML3：金属层
ML4：金属层
MLN：第N金属层
MLN+1：第N+1金属层
MLN+2：第N+2金属层
NU0：NAND胞元单元
NU1：NAND胞元单元
NU2：NAND胞元单元
P1：电路部分
P2：电路部分
P3：电路部分
Q1：MOS晶体管
Q2：MOS晶体管
Q3：MOS晶体管
Q4：MOS晶体管
Q5：MOS晶体管
R101：电阻器
SC1：控制信号
SC5：控制信号
SG1：选择栅极晶体管
SG2：选择栅极晶体管
SGD：选择栅极线
SGS：选择栅极线
SW0：开关
SW1：开关
SW2：开关
SW3：开关
SW4：开关
T1：端子
T2：端子
TG1：转移栅极
TG101：转移栅极
TG102：转移栅极
TG103：转移栅极
TG11：转移栅极
TG12：转移栅极
TG13：转移栅极
TG14：转移栅极
TG15：转移栅极
TG16：转移栅极
TG17：转移栅极
TG2：转移栅极
TG21：转移栅极
TG22：转移栅极
TG23：转移栅极
TG24：转移栅极
TG3：转移栅极
TG4：转移栅极
TG5：转移栅极
TG6：转移栅极
TG7：转移栅极
TN：负电极端子
TP：正电极端子
V2：接触孔
V3：接触孔
V4：接触孔
WL：字线
具体实施方式
现将详细参考本发明所呈现的实施例，其实例说明于随附图式中。在任何有可能之处，在图式及描述内容中使用相同标号将用于表示相同或类似部分。
第一实施例
本发明实施例说明用于调整MOM电容器的电容的基本方法。图5A至图5D为用于制造根据本发明第一实施例的MOM电容器电路的方法的第一至第四制程的垂直横截面的示意图。图5A至图5D展示经由半导体基板上的氧化薄膜形成于金属层ML2至ML4的多个金属电极M21至M45。半导体基板及氧化薄膜将审略绘示，且上述适用于下文所描述的「垂直横截面的示意图」。特定制造方法将类似于图3A及图3B中所展示的制造方法，且N表示金属电极的形成位置的行数目。参考图5A至图5D，以下将解释用于减少电容器电路的总电容的制造方法。
在展示电容器电路的基本结构的图5A中，金属电极M21至M25形成于金属层ML2中，金属电极M31至M35形成于金属层ML3中，且金属电极M41至M45形成于金属层ML4中。关于水平方向上的电容器，电容器C1中的每一者形成于金属层ML2的金属电极M21至M25当中每一相邻的一对金属电极之间；电容器C3中的每一者形成于金属层ML3的金属电极M31至M35当中每一相邻的一对金属电极之间；电容器C5中的每一者形成于金属层ML4的金属电极M41至M45当中每一相邻的一对金属电极之间。对于在垂直方向中的电容器，多个电容器形成如下。另外，多个金属电极M21至M45设置于半导体基板上的多个层的横截面中所展示的栅格形状(矩阵形状)的位置中。
(1)在行N＝1中，电容器C2是通过一对金属电极M21及M31所形成，且电容器C4是通过一对金属电极M31及M41所形成。
(2)在行N＝2中，电容器C2是通过一对金属电极M22及M32所形成，且电容器C4是通过一对金属电极M32及M42所形成。
(3)在行N＝3中，电容器C2是通过一对金属电极M23及M33所形成，且电容器C4是通过一对金属电极M33及M43所形成。
(4)在行N＝4中，电容器C2是通过一对金属电极M24及M34所形成，且电容器C4是通过一对金属电极M34及M44所形成。
(5)在行N＝5中，电容器C2是通过一对金属电极M25及M35所形成，且电容器C4是通过一对金属电极M35及M45所形成。
如上文所描述的电容器电路的基本组态中，在包含金属电极M45及其周围电容器C4及C5的电路部分P1中，如图5B中所示，金属电极M45形成为未连接至电极中的任一者的浮动电极F45，例如与闪存的浮动栅电极相同。此处，浮动电极F45在氧化薄膜中为浮动状态中，因而能够移除电路部分P1中的电容器C4及C5。因此，与图5A中所展示的组态相比，总电容可减少8.7％。另外，在图5B中，可形成多个充当浮动电极的金属电极。举例而言，F26、F36以及F46可形成为用于维持电极M21至M44及F45的形状的虚设电极。
接下来，如图5C中所示，在包含金属电极M25及其周围电容器C1及C2的电路部分P2中，金属电极M25形成为未连接至电极中的任一者的浮动电极F25，例如与闪存的浮动栅电极相同等等。此处，浮动电极F25在氧化薄膜中为浮动状态中。依据此方式，可移除电路部分P2的电容器C1及C2，且类似地，与图5B相比，总电容可减少8.7％。在图5C中，可变为浮动电极的多个金属电极亦可形成于多个层面中。
此外，自图5B的组态，且如图5D中所示，在包含金属电极M34及其周围电容器C2、C3、C3以及C4的电路部分P3中，金属电极M34形成为未连接至电极中的任一者的浮动电极F34，例如与闪存的浮动栅电极相同等等。此处，浮动电极F34在氧化薄膜中为浮动状态中。依据此方式，可移除电路部分P3的电容器C2、C3、C3以及C4。通过移除图5D电容器电路中的电容器，与图5C中所展示的组态相比，总电容可减少8.7％。
同样地，在图5D中，可变为浮动电极的多个金属电极亦可形成于多个层面中。
如上文所描述，本实施例的制造过程与公知闪存的制造过程相同，然而与现有技术相比较，可容易地减少形成于半导体基板上的多个电容器的电容。图5A至图5D中所展示的设定中的每一者已分别减少8.7％的电容，且此减少率可进一步通过增加层面数或每一层中的金属电极的数目而减少，且可通过与电极长度的组合来满足减少率及总电容两者之设计。
如果要改变第一实施例中所示的MOM电容器电路的电容，则需要修改用于金属电极的图案形成屏蔽，且在制造过程完成之后不可执行此修改。明显地，此方法并不实际。以下实施例为在完成制造过程之后调整电容的方法。
实施例2
图6A为根据本发明的第二实施例的MOM电容器的横截面示意图。图6B为图6A中所展示的MOM电容器电路的等效电路图。在图6A中，MOM电容器电路包含具有固定电容的固定电容部分60，以及具有可调整电容的调整电容部分61。在图6A中，金属电极M21至M25是形成于金属层ML2。此处，金属电极M21经由内部金属线连接至正电极端子TP，且金属电极M22及M24经由内部金属线连接至负电极端子TN。另外，金属电极M23经由转移栅极TG2连接至正电极端子TP，且金属电极M25经由转移栅极TG5连接至正电极端子TP。
金属电极M31至M35是形成于金属层ML3中。此处，金属电极M31、M33以及M35经由内部金属线连接至负电极端子TN，且金属电极M32经由内部金属线连接至正电极端子TP。另外，金属电极M34经由转移栅极TG3连接至正电极端子TP。
金属电极M41至M45是形成于金属层ML4中。此处，金属电极M41经由内部金属线连接至正电极端子TP，且金属电极M42及M44经由内部金属线连接至负电极端子TN。此外，金属电极M43经由转移栅极TG1连接至正电极端子TP，且金属电极M45经由转移栅极TG4连接至正电极端子TP。
另外，转移栅极TG1至TG5中的每一者例如与P信道MOS晶体管及N信道MOS晶体管并列连接(并联)，且可分别做为开关组件并通过控制信号接通或断开。
在展示图6A的MOM电容器电路的等效电路图的图6B中，电容器C10在正电极端子TP与负电极端子TN之间连接，且电容器C11亦经由转移栅极TG1而连接。类似地，电容器C1n经由转移栅极TGn(n＝2、3、4、5)在正电极端子TP与负电极端子TN之间连接。另外，控制信号SC1输入至转移栅极TG1的反相输入端子，且经由反相器INV1输入至转移栅极TG1的非反相输入端子。类似地，控制信号SCn(n＝2、3、4、5)输入至转移栅极TGn的反相输入端子，且经由反相器INVn(n＝2、3、4、5)输入至转移栅极TGn的非反相输入端子。
在如上文所描述组态的MOM电容器电路中，其具有调整电容部分61。因此，可如下调整MOM电容器的电容。
(1)当转移栅极TG1通过控制信号SC1而断开时，金属电极M43变为浮动电极F43，其中浮动电极F43周边的电容减少。
(2)当转移栅极TG2通过控制信号SC2断开时，金属电极M23变为浮动电极F23，其中浮动电极F23周边的电容减少。
(3)当转移栅极TG3通过控制信号SC3断开时，金属电极M34变为浮动电极F34，其中浮动电极F34周边的电容减少。
(4)当转移栅极TG4通过控制信号SC4断开时，金属电极M45变为浮动电极F45，其中浮动电极F45周边的电容减少。
(5)当转移栅极TG5通过控制信号SC5断开时，金属电极M25变为浮动电极F25，其中浮动电极F25周边的电容减少。
在所描述的MOM电容器电路中，每一电容器是通过一对相邻金属电极形成，且所述相邻的一对金属电极分别连接至正电极端子TP及负电极端子TN。为了调整MOM电容器电路的全部电容器的电容，可提供转移栅极TG1至TG5(亦即，开关组件)，且在本发明实施例中，转移栅极TG1至TG5连接至正电极端子以用于调整电容。在调整MOM电容器电路中的全部电容器的电容之后，转移栅极TG1至TG5中的每一者的接通或断开状态的组合是固定的。因此，MOM电容器电路的全部电容器的电容可被固定。
在用于电容器的电容调整测试中，难以量测每一电容器的电容。因此，在实际测试中，当改变端子TP与TN之间的电容时，是量测包含MOM电容器电路的电路输出(亦即，电压、频率或信号时序)。
如上文所描述，根据本实施例，在通过多个电容器使用形成于半导体基板20上的金属电极形成的电容器电路中，可提供调整电容部分61，且通过接通或断开转移栅极TG1至TG5时(亦即，开关组件)，与现有技术相比，可以更精确地调整电容器的电容。
第三实施例
图7A至图7D为根据本发明的第三实施例的MOM电容器电路的平面示意图，图7A为金属层ML4的平面示意图，图7B为金属层ML3的平面示意图，图7C为金属层ML2的平面示意图，且图7D为金属层ML1及MOS晶体管Q1至Q5的平面示意图。
在图7A中，金属电极M41至M45及M4C是形成于金属层ML4中。此处，金属电极M41、M43以及M45具有具预定宽度的条带形状，且金属电极M42、M44以及M4C连接在一起以具有梳形形状。另外，具有线长度LW的电容器是分别通过一对金属电极M41及M42、一对金属电极M42及M43、一对金属电极M43及M44以及一对金属电极M44及M45形成。
在图7B中，金属电极M31至M35及M3C、M3V2、M3V4是形成于金属层ML3中。此处，金属电极M32、M34具有具预定宽度的条带形状，且金属电极M31、M33、M35以及M3C连接在一起以具有梳形形状。另外，具有线长度LW的电容器是分别通过一对金属电极M31及M32、一对金属电极M32及M33、一对金属电极M33及M34以及一对金属电极M34及M35形成。此外，以相同方式，具有线长度LW的电容器分别通过一对金属电极M31及M41、一对金属电极M32及M42、一对金属电极M33及M43以及一对金属电极M34及M44形成。
金属电极M21至M25及M2C、M2V2至M2V4是形成于金属层ML2中。此处，金属电极M21、M23以及M25具有具预定宽度的条带形状，且金属电极M22、M24以及M2C连接在一起以具有梳形形状。另外，具有线长度LW的电容器是分别通过一对金属电极M21及M22、一对金属电极M22及M23、一对金属电极M23及M24以及一对金属电极M24及M25形成。此外，以相同方式，具有线长度LW的电容器是分别通过一对金属电极M21及M31、一对金属电极M22及M32、一对金属电极M23及M33、一对金属电极M24及M34以及一对金属电极M25及M35形成。
另外，每一电容器的线长度LW为例如数十微米至数百微米。再者，金属电极M3V2、M3V4、M2V2、M2V3以及M2V4经提供可用于连接至上部层及下部层的金属电极的接触孔V2、V3以及V4。
在图7D的金属层ML1及MOS晶体管Q1至Q5中，可形成具有矩形形状的金属电极M1V1至M1V8、连接导体L1至L13以及MOS晶体管Q1至Q5(亦即，开关组件)。
此处，(1)金属电极M1V1经由连接导体L1、MOS晶体管Q1的漏极以及连接导体L11连接至正电极端子TP。
(2)金属电极M1V2经由连接导体L2连接至MOS晶体管Q1的源极。
(3)金属电极M1V3经由连接导体L3连接至MOS晶体管Q3的源极。
(4)金属电极M1V4经由连接导体L4连接至MOS晶体管Q5的源极。
(5)金属电极M1V7经由连接导体L5连接至MOS晶体管Q2的源极。
(6)金属电极M1V8经由连接导体L6连接至MOS晶体管Q4的源极。
(7)MOS晶体管Q2的漏极经由连接导体L7及L11连接至正电极端子TP。
(8)MOS晶体管Q3的漏极经由连接导体L8及L11连接至正电极端子TP。
(9)MOS晶体管Q4的漏极经由连接导体L9及L11连接至正电极端子TP。
(10)MOS晶体管Q5的漏极经由连接导体L10及L11连接至正电极端子TP。
(11)金属电极M1V5经由连接导体L12连接至负电极端子TN，且金属电极M1V6经由连接导体L13连接至负电极端子TN。
金属电极M1V1、M21、M32以及M41经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。金属电极M1V2、M2V2、M3V2以及M43经由形成于沿厚度方向通过的通孔中的通孔导体彼此连接。金属电极M1V3、M2V3以及M34经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。金属电极M1V4、M2V4、M3V4以及M45经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。金属电极M4C、M3C、M2C以及M1V5经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。金属电极M4C、M3C、M2C以及M1V6经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。金属电极M23以及M1V7经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。金属电极M25以及M1V8经由形成于沿厚度方向通过的通孔中的通孔导体而彼此连接。
如上文所描述的MOM电容器电路是对应于第二实施例的MOM电容器电路。在此MOM电容器电路中，MOS晶体管Q1至Q5(亦即，开关组件(对应于其它实施例中的转移栅极的MOS晶体管中的一者))形成于半导体基板上。MOS晶体管Q1至Q5分别回应于施加至其栅极的控制信号而接通及断开。因此，MOM电容器电路中的多个电容器的连接可被接通或断开，因而可调整整个MOM电容器电路的电容。
第四实施例
图8A为根据本发明的第四实施例的MOM电容器电路的垂直横截面示意图。图8B为图8A中所展示的MOM电容器电路的等效电路图。根据图8A的第四实施例的MOM电容器电路与根据图6A的第二实施例的MOM电容器电路的不同之处如下文所叙述。
(1)提供调整电容部分62以替换调整电容部分61。
(2)调整电容部分62经建构如下。
(2-1)金属电极M43经由转移栅极TG11进一步连接至负电极端子TN。
(2-2)金属电极M23经由转移栅极TG12进一步连接至负电极端子TN。
(2-3)金属电极M34经由转移栅极TG13进一步连接至负电极端子TN。
(2-4)金属电极M45经由转移栅极TG14进一步连接至负电极端子TN。
(2-5)金属电极M25经由转移栅极TG15进一步连接至负电极端子TN。
此外，图8B的等效电路图与图6B的等效电路图相比，其转移栅极TG11至15是分别进一步包括反相器INV11至INV15。
在图8A的调整电容部分62中，当转移栅极TG1接通时，则转移栅极TG11会断开，且当转移栅极TG1断开时，则转移栅极TG11会接通。因此，所述对转移栅极TG1及TG11彼此互补地接通或断开。在上述的情形中，连接至转移栅极TG1的电容器C11是在正端子电极TP与负电极端子TN之间连接，以便增大调整电容部分62的电容。然而，在后者的情形中，连接至转移栅极TG1的电容器C11的两个末端短接，以便减少电容。
类似地，一对转移栅极TG2及TG12、一对转移栅极TG3及TG13、一对转移栅极TG4及TG14以及一对转移栅极TG5及TG15彼此互补地接通或断开。另外，相应连接的电容器C12至C15是在正电极端子TP与负电极端子TN之间连接以增大调整电容部分62的电容，或通过对应电容器C12至C15的两个末端经短接以减少电容。
在如上述的MOM电容器电路的调整电容部分62中，每一对转移栅极互补地接通及断开，使得金属电极M43、M45、M34、M23、M25不在浮动状态中。因此，整个MOM电容器电路的电容可增加或减少，且能够以高精度进行调整。
另外，亦可同时断开每一对转移栅极，而使得金属电极M43、M45、M34、M23以及M25在浮动状态中。严格来说，由于在电容器的两个端子短接至负电极端子TN时的整个电容将不同于在一个端子在浮动状态中时的电容，因此亦可利用此种效应。在上述两者的情形中，可观测到相邻层面之间相邻对角的金属电极之间的电容组件，且在浮动状态中或当在连接至负电极TN的状态中时的等效电容之间存在差异。在浮动状态中串联而变得可见的电容组件将具有稍微较小的等效电容。
第五实施例
图9为根据本发明的第五实施例的MOM电容器电路的垂直横截面示意图。根据图9的第五实施例的MOM电容器电路与根据图6A的第二实施例的MOM电容器电路具有以下的不同之处。
(1)提供调整电容部分63以替换调整电容部分61。
(2)调整电容部分63经建构如下。
(2-1)金属电极33并不直接连接至负电极端子TN，而是经由转移栅极TG21连接至负电极端子TN。
(2-2)金属电极44并不直接连接至负电极端子TN，而是经由转移栅极TG22连接至负电极端子TN。
(2-3)金属电极24并不直接连接至负电极端子TN，而是经由转移栅极TG23连接至负电极端子TN。
(2-4)金属电极35并不直接连接至负电极端子TN，而是经由转移栅极TG24连接至负电极端子TN。
此处，于调整电容部分63中，是利用与第二实施例相同之转移栅极TG1至TG5的操作而对MOM电容器电路的电容进行调整。
(1)当转移栅极TG21接通时，金属电极M33变为负电极，而当传输栅极TG21断开时，金属电极M33变为浮动电极。
(2)当转移栅极TG22接通时，金属电极M44变为负电极，且当转移栅极TG22断开时，金属电极M44变为浮动电极。
(3)当转移栅极TG23接通时，金属电极M24变为负电极，且当转移栅极TG23断开时，金属电极M24变为浮动电极。
(4)当转移栅极TG24接通时，金属电极M35变为负电极，且当转移栅极TG24断开时，金属电极M35变为浮动电极。
当金属电极M33、M44、M24以及M35中的每一者变为负电极时，正电极与所述金属电极之间的面积增加，因此MOM电容器电路的电容会增加。另一方面，当金属电极M33、M44、M24以及M35中的每一者变为浮动时，正电极与所述金属电极之间的面积减少，因此MOM电容器电路的电容会减少。如上文所描述，由于电容在浮动状态中及在固定电压状态中改变，因此可更精确地调整电容。
根据上述组态的调整电容部分63，基于是否断开转移栅极TG1至TG5而能否使金属电极M43、M45、M34、M23以及M25在浮动状态中，且基于是否断开转移栅极TG21至TG25而能否使金属电极M33、M44、M24以及M35在浮动状态中，则可增大或减少整个MOM电容器电路的电容，且整个MOM电容器电路的电容可以更精确地进行调整。
第六实施例
图10为根据本发明的第六实施例的MOM电容器电路的垂直横截面示意图。在图10中，第六实施例的MOM电容器电路经组态以包含固定电容部分60、粗略调整电容部分64以及精细调整电容部分65。
在固定调整电容部分60中，金属电极M41、M32以及M21连接至正电极端子TP，金属电极M42、M31以及M22连接至负电极端子TN，且固定电容部分60的整个电容具有预定固定电容。
在粗略调整电容部分64中，金属电极M44、M33、M35以及M24连接至负电极端子TN。金属电极M43、M23经由转移栅极TG1连接至正电极端子TP，且经由转移栅极TG11连接至负电极端子TN。另外，金属电极M34经由转移栅极TG2连接至正电极端子TP，且经由转移栅极TG12连接至负电极端子TN。此外，金属电极M45、M25经由转移栅极TG3连接至正电极端子TP，且经由转移栅极TG13连接至负电极端子TN。因此，通过接通转移栅极TG1至TG3中的一者、两者或三者，连接至正电极端子TP的金属电极可经设定成正电极以产生预定电容。另一方面，通过接通转移栅极TG11至TG13中的一者、两者或三者，连接至负电极端子TN的金属电极可经设定成负电极以产生预定电容。
在精细调整电容部分65中，金属电极M46、M48、M37、M26以及M28连接至负电极端子TN。金属电极M36经由转移栅极TG4连接至正电极端子TP，且经由转移栅极TG14连接至负电极端子TN。金属电极M47经由转移栅极TG5连接至正电极端子TP，且经由转移栅极TG15连接至负电极端子TN。金属电极M27经由转移栅极TG6连接至正电极端子TP，且经由转移栅极TG16连接至负电极端子TN。金属电极M38经由转移栅极TG7连接至正电极端子TP，且经由转移栅极TG17连接至负电极端子TN。因此，通过接通转移栅极TG4至TG7中的一者、两者、三者或四者，连接至正电极端子TP的金属电极可经设定成正电极以产生预定电容。另一方面，通过接通转移栅极TG14至TG17中的一者、两者、三者或四者，连接至负电极端子TN的金属电极可经设定成负电极以产生预定电容。
比较粗略调整电容部分64与精细调整电容部分65的组态，在粗略调整电容部分64中，连接至转移栅极TG1至TG3或TG11至TG13中的每一者的金属电极构成在同一列中在纵向方向延伸的正电极。另一方面，在精细调整电容部分65中，连接至转移栅极TG4至TG7或TG14至TG17中的每一者的金属电极的数目分别为一。因此，关于在每一转移栅极经控制以接通或断开时MOM电容器电路的总电容的改变中，粗略调整电容部分64与精细调整电容部分65相比，将具有较大改变。因此，粗略调整部分64可粗略地调整总电容，而精细调整电容部分可精细地调整总电容。
另外，在粗略调整电容部分64中，连接至转移栅极中的每一者的金属电极的数目为二，然而，在本发明中不限于此，且可为三或大于三。举例而言，当使用4层或大于4层的金属导线层时，亦存在用于金属层的侧向方向中而非在垂直方向中共同地连接金属电极的方法，或混合上述方法之组合亦为可能。
修改的实施例
在上述实施例中，提供具有多个MOM(金属氧化物金属)电容器的MOM电容器电路，其中每一MOM电容器是通过透过基板上的绝缘薄膜面向彼此的一对金属电极形成，其中MOM电容器电路是以MOM电容器中的每一者的多对金属电极经由连接导体连接至第一端子及第二端子的方式通过至少一个电容器组件形成。然而，本发明不限于此。举例而言，亦有可能形成包括多个电容器组件的MOM电容器电路。
在上述实施例中，金属电极是形成于半导体基板20上以形成多个电容器。然而，本发明不限于此，例如，金属电极可形成于如介电质基板等的其它基板上。另外，金属电极之间的绝缘材料于上述描述为氧化薄膜，但本发明不限于此。举例而言，可形成如氮化物薄膜等或介电材料等其它绝缘材料。此外，用于金属层之间的绝缘薄膜的材料与用于在侧向方向中的金属层之间的绝缘薄膜的材料可不同。
在上述实施例中，形成于半导体基板20上的三个金属层可用以形成电容器。然而，本发明不限于此。举例而言，电容器可通过金属层中的两者或大于两者形成。
在上述实施例中，对于调整电容部分61至63、粗略调整电容部分64及精细调整电容部分65，属于每一部分的所有金属电极经由转移栅极连接至正电极端子TP或负电极端子TN。然而，本发明不限于此。举例而言，属于调整电容部分61至63、粗略调整电容部分64以及精细调整电容部分65的金属电极的至少一部分经由转移栅极连接至正电极端子TP或负电极端子TN。
在上述实施例中，包括提供固定电容部分60。然而，本发明不限于此，且可为不具有此固定电容部分60的组态。
如上文所描述，根据本发明中的半导体装置的电容器电路，在通过使用形成于半导体装置的基板上的金属电极形成多个电容器的电容器电路中，与现有技术相比，可以更精确地调整电容器的电容。本发明的半导体装置的电容器电路不仅可用于如平板计算机或智能电话的电子装置，而且可广泛应用于如CPU、内存装置等各种半导体装置。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (19)

1.一种MOM电容器电路，其包括：
多个MOM(金属氧化物金属)电容器，其分别通过透过基板上的绝缘薄膜面向彼此的多对金属电极形成，其中所述MOM电容器电路是以所述多个MOM电容器的所述多对金属电极中的每一者经由连接导体连接至第一端子及第二端子的方式并通过至少一个电容器组件形成；以及
一或多个开关组件，其连接至所述多个金属电极以及所述第一端子及所述第二端子中的至少一者，
其中所述MOM电容器电路的电容是通过接通或断开所述开关组件而进行调整。
2.如权利要求1所述的MOM电容器电路，其中所述多个金属电极在所述基板上的多个层的横截面中是以栅格形状配置。
3.如权利要求1所述的MOM电容器电路，更包括：具有可变电容的调整电容部分，其中所述调整电容部分具有多个第一金属电极，且所述多个第一金属电极的至少一部分经由所述开关元件中的每一者连接至所述第一端子或所述第二端子。
4.如权利要求3所述的MOM电容器电路，更包括：具有固定电容的固定电容部分，其中所述固定电容部分具有多个第二金属电极，且所述多个第二金属电极分别连接至所述第一端子或所述第二端子。
5.如权利要求3所述的MOM电容器电路，其中所述调整电容部分的所述多个第一金属电极的至少一部分经由所述开关元件中的每一者连接至所述第一端子。
6.如权利要求5所述的MOM电容器电路，其中当所述开关元件中的每一者断开时，连接至所述开关元件中的每一者的金属电极是在浮动状态中。
7.如权利要求3所述的MOM电容器电路，其中所述调整电容部分的所述多个第一金属电极的至少一部分经由第一开关元件连接至所述第一端子并经由第二开关元件连接至所述第二端子。
8.如权利要求7所述的MOM电容器电路，其中当所述第一开关元件及所述第二开关元件两者断开时，连接至所述第一开关元件及所述第二开关元件的金属电极是在浮动状态中。
9.如权利要求3所述的MOM电容器电路，其中所述调整电容部分的所述多个第一金属电极的至少一部分经由第一开关元件连接至所述第一端子；且
除所述调整电容部分的所述多个第一金属电极的所述至少一部分以外的至少另一部分经由第二开关组件连接至所述第二端子。
10.如权利要求9所述的MOM电容器电路，其中当所述第一开关元件或所述第二开关元件断开时，连接至所述第一开关元件或所述第二开关元件的金属电极是在浮动状态中。
11.如权利要求3所述的MOM电容器电路，其中所述调整电容部分包括：
粗略调整电容部分，其中属于所述调整电容部分的所述多个第一金属电极的所述至少一部分的多个金属电极彼此连接，且经由第一开关组件连接至所述第一端子并经由第二开关组件连接至所述第二端子；以及
精细调整电容部分，其中除所述调整电容部分的所述多个第一金属电极的所述至少一部分以外的金属电极分别经由第三开关组件连接至所述第一端子并经由第四开关组件连接至所述第二端子。
12.如权利要求11所述的MOM电容器电路，其中当所述第一开关元件及所述第二开关元件两者断开时，连接至所述第一开关元件及所述第二开关元件的金属电极是在浮动状态中。
13.一种半导体装置，其包括：
MOM电容器电路，其包括：
多个MOM(金属氧化物金属)电容器，其分别通过透过基板上的绝缘薄膜面向彼此的多对金属电极形成，其中所述MOM电容器电路是以所述多个MOM电容器的所述多对金属电极中的每一者经由连接导体连接至第一端子及第二端子的方式并通过至少一个电容器组件形成；以及
一或多个开关组件，其连接至所述多个金属电极以及所述第一端子及所述第二端子中的至少一者，
其中所述MOM电容器电路的电容是通过接通或断开所述开关组件而进行调整，且
其中所述多个金属电极在所述基板上的多个层的横截面中是以栅格形状配置。
14.如权利要求13所述的半导体装置，更包括：具有可变电容的调整电容部分，其中所述调整电容部分具有多个第一金属电极，且所述多个第一金属电极的至少一部分经由所述开关元件中的每一者连接至所述第一端子或所述第二端子。
15.如权利要求14所述的半导体装置，更包括：具有固定电容的固定电容部分，其中所述固定电容部分具有多个第二金属电极，且所述多个第二金属电极分別连接至所述第一端子或所述第二端子。
16.如权利要求14所述的半导体装置，其中所述调整电容部分的所述多个第一金属电极的至少一部分经由所述开关元件中的每一者连接至所述第一端子。
17.如权利要求14所述的半导体装置，其中所述调整电容部分的所述多个第一金属电极的至少一部分经由第一开关组件连接至所述第一端子并经由第二开关组件连接至所述第二端子。
18.如权利要求14所述的半导体装置，其中所述调整电容部分的所述多个第一金属电极的至少一部分经由第一开关元件连接至所述第一端子；且
除所述调整电容部分的所述多个第一金属电极的所述至少一部分以外的至少另一部分经由第二开关组件连接至所述第二端子。
19.如权利要求14所述的半导体装置，其中所述调整电容部分包括：
粗略调整电容部分，其中属于所述调整电容部分的所述多个第一金属电极的所述至少一部分的多个金属电极彼此连接，且经由第一开关组件连接至所述第一端子并经由第二开关组件连接至所述第二端子；以及
精细调整电容部分，其中除所述调整电容部分的所述多个第一金属电极的所述至少一部分以外的金属电极分别经由第三开关组件连接至所述第一端子并经由第四开关组件连接至所述第二端子。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887257B2 (en) * 2015-12-01 2018-02-06 Altera Corporation Scalable fixed-footprint capacitor structure
US10629590B2 (en) 2018-08-28 2020-04-21 Qualcomm Incorporated Stacked resistor-capacitor delay cell
TWI675478B (zh) 2018-10-30 2019-10-21 力晶積成電子製造股份有限公司 金屬-氧化物-金屬電容結構
JP7151510B2 (ja) * 2019-01-25 2022-10-12 株式会社デンソー 容量ばらつき検出装置
EP4007001A1 (en) 2020-11-30 2022-06-01 NXP USA, Inc. Integrated capacitors in an integrated circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277691A (ja) * 1999-03-23 2000-10-06 Toshiba Corp 集積回路装置
US6741114B2 (en) * 2001-05-10 2004-05-25 Hynix Semiconductor Inc. Apparatus for adjusting input capacitance of semiconductor device and fabricating method
JP2006229175A (ja) * 2005-02-21 2006-08-31 Eudyna Devices Inc 半導体装置、デコーダ及びその製造方法
JP2007250604A (ja) * 2006-03-14 2007-09-27 Sharp Corp Ｅｍｉ対策を施した半導体集積回路
JP2009025043A (ja) * 2007-07-17 2009-02-05 Toshiba Corp 半導体集積装置およびその検査方法
US8614472B1 (en) * 2011-08-19 2013-12-24 Integrated Device Technology, Inc. Systems and methods for adjusting ultra-small metal-oxide-metal capacitors
JP2014120615A (ja) * 2012-12-17 2014-06-30 Fujitsu Semiconductor Ltd 容量素子、容量アレイおよびａ／ｄ変換器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JP4014432B2 (ja) * 2002-03-28 2007-11-28 ユーディナデバイス株式会社 インタディジタルキャパシタ及びその容量調整方法
TWI226125B (en) * 2002-07-08 2005-01-01 Infineon Technologies Ag Set of integrated capacitor arrangements, in particular integrated grid capacitors
JP4615962B2 (ja) 2004-10-22 2011-01-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5732742B2 (ja) 2010-04-16 2015-06-10 富士通セミコンダクター株式会社 半導体集積回路装置およびその製造方法
US8916919B2 (en) * 2011-06-23 2014-12-23 International Business Machines Corporation Interdigitated vertical native capacitor
JP5963549B2 (ja) * 2012-06-05 2016-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6161267B2 (ja) 2012-11-28 2017-07-12 ルネサスエレクトロニクス株式会社 コンデンサ、およびチャージポンプ回路
US8952748B2 (en) 2013-03-13 2015-02-10 Futurewei Technologies, Inc. Circuit and method for a multi-mode filter

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277691A (ja) * 1999-03-23 2000-10-06 Toshiba Corp 集積回路装置
US6741114B2 (en) * 2001-05-10 2004-05-25 Hynix Semiconductor Inc. Apparatus for adjusting input capacitance of semiconductor device and fabricating method
JP2006229175A (ja) * 2005-02-21 2006-08-31 Eudyna Devices Inc 半導体装置、デコーダ及びその製造方法
JP2007250604A (ja) * 2006-03-14 2007-09-27 Sharp Corp Ｅｍｉ対策を施した半導体集積回路
JP2009025043A (ja) * 2007-07-17 2009-02-05 Toshiba Corp 半導体集積装置およびその検査方法
US8614472B1 (en) * 2011-08-19 2013-12-24 Integrated Device Technology, Inc. Systems and methods for adjusting ultra-small metal-oxide-metal capacitors
JP2014120615A (ja) * 2012-12-17 2014-06-30 Fujitsu Semiconductor Ltd 容量素子、容量アレイおよびａ／ｄ変換器

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