TWI593075B - 金屬氧化物金屬電容器電路及其半導體裝置 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 242
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 341
- 239000002184 metal Substances 0.000 claims description 341
- 239000004020 conductor Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 23
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 238000012546 transfer Methods 0.000 description 108
- 238000010586 diagram Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 101100069385 Toxoplasma gondii GRA6 gene Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
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Description
本發明是關於一種MOM電容器電路及其半導體裝置，例如，快閃記憶體（諸如可擦除可程式化非揮發性半導體記憶體裝置（electrically rewritable non-volatile semiconductor memory device；EEPROM））。
傳統上，多個記憶體胞元電晶體（下文中，簡稱為記憶體胞元）是串聯連接於位元線與源極線之間以構成反及（NAND）串，並可達到所屬領域中習知的高度整合NAND型非揮發性半導體記憶體裝置（例如，專利文獻1）。
圖1為根據習知技術的NAND型快閃EEPROM的整體組態方塊示意圖。圖2為圖1的記憶體胞元陣列10及其周邊電路的電路圖。
在圖1中，習知NAND型快閃EEPROM包括記憶體胞元陣列10、用於操作控制的控制電路11、行解碼器12、高電壓產生電路13、包含資料重寫及讀取電路的頁緩衝器電路14、列解碼器15、命令暫存器17、位址暫存器18、操作邏輯控制器19、資料輸入/輸出緩衝器50以及資料輸入/輸出端子51。
如圖2中所示，記憶體胞元陣列10可（例如）由NAND胞元單元NU（NU0、NU1、…）組成，其中的每一者具有串聯連接的堆疊閘極結構的16個可擦除可程式化的非揮發性記憶體胞元MC0至MC15。在每一NAND胞元單元NU中，汲極側經由選擇閘極電晶體SG1連接至位元線BL，且源極側經由選擇閘極電晶體SG2連接至共同源極線CELSRC。在行方向上配置的記憶體胞元MC的控制閘極共同地連接至字線WL，且選擇閘極電晶體SG1、SG2的閘電極連接至與字線WL並列配置的選擇閘極線SGD、SGS。藉由一個字線WL選擇的記憶體胞元的範圍為一頁，所述一頁為用於讀取及寫入的單位。一頁內的多個NAND胞元單元NU的範圍或其整數倍的範圍是定義為一個區塊，亦即，用於抹除資料的單位。頁緩衝器電路14用於以頁為單位執行資料寫入及讀取，且包含經提供用於每一位元線的感測放大器電路（sense amplifier circuit；SA）及鎖存器電路（latch circuit；DL）。
圖2中所展示的記憶體胞元陣列10具有簡化結構，其中多個位元線可共用頁緩衝器。在此狀況下，於資料寫入或讀取操作期間選擇性地連接至頁緩衝器的位元線的數目將呈現一頁的單位。此外，圖2展示其中資料輸入及輸出是以一個資料輸入/輸出端子51執行的胞元陣列的範圍。為了執行記憶體胞元陣列10的字線WL及位元線BL的選擇，可提供行解碼器12及列解碼器15。控制電路11用以執行用於資料寫入、抹除以及讀取的序列控制。藉由控制電路11控制的高電壓產生電路13將產生用於資料重寫、抹除以及讀取的升壓高電壓及中間電壓。
資料輸入/輸出緩衝器50用以輸入並輸出資料以及用以輸入位址信號。亦即，經由資料輸入/輸出緩衝器50及資料信號線52，資料轉移是在資料輸入/輸出端子51與頁緩衝器電路14之間執行。從資料輸入/輸出端子51輸入的位址信號將維持於位址暫存器18中，且信號被發送至用於解碼的行解碼器12及列解碼器15。用於操作控制的命令亦是從資料輸入/輸出端子51輸入。輸入的命令被解碼並維持在命令暫存器17中，且進一步用於控制控制電路11。外部控制信號（諸如晶片啟用信號CEB、命令鎖存啟用CLE、位址鎖存啟用信號ALE、寫入啟用信號WEB以及讀取啟用信號REB等）將寫入操作邏輯控制器19中，其中內部控制信號是根據操作模式而產生。內部控制信號用以控制資料鎖存、資料輸入/輸出緩衝器50中的資料轉移，且內部控制信號將進一步發送至執行操作控制的控制電路11中。
頁緩衝器電路14包含兩個鎖存器電路14a及14b，且能夠在多值操作功能與快取功能之間切換。亦即，當一個記憶體胞元用以儲存1位元二進位資料時，其可提供快取功能；當一個記憶體胞元用以儲存2位元四值資料（執行快取功能,或受位址限制）時，則快取功能可能受影響。
圖3A為根據習知實例形成於大尺寸半導體積體電路（large-scale semiconductor integrated circuit；LSI）中的MOM（金屬氧化物金屬）電容器的平面示意圖。圖3B為沿圖3A中所示的剖線A-A'的垂直橫截面示意圖。在圖3A及圖3B中，在於半導體基板20上形成如氧化矽薄膜的氧化薄膜21之後，第N金屬層MLN的金屬電極31至34是形成於氧化薄膜21上。此外，在形成氧化薄膜22之後，第N+1金屬層MLN+1的金屬電極35至38是形成於氧化薄膜22上。另外，在形成氧化薄膜23之後，第N+2金屬層MLN+2的金屬電極39至42是形成於氧化薄膜23上。以上文所描述方式，電容器C101是藉由其中氧化薄膜23包夾在其間的金屬電極36及40的電極對所形成，且電容器102是藉由其中氧化薄膜23包夾在其間的金屬電極36及37的電極對所形成。另外，具有此多個MOM電容器的電容器電路亦形成於有如NAND型快閃記憶體的非揮發性記憶體裝置中。
專利文獻： 專利文獻1：日本特許公開公開案第H09-147582號。 專利文獻2：日本特許公開公開案第2011-228396號。 專利文獻3：日本特許公開公開案第2014-107415號。 專利文獻3：美國專利申請案公開案第2014/0266408號。 專利文獻4：美國專利申請案公開案第2006/0087004號。
上述MOM電容器的優勢為電容是固定的，意謂電容不根據偏壓電壓而改變。此外，串聯連接多個MOM電容器是容易的，且電壓耐久性亦可容易地增加。對比而言，對於MOS（金屬氧化物矽）電容器，由於電極中的一者形成於半導體基板或井上，因此串聯連接電容器將相對困難。另外，高壓MOS電容器具有相對低電容，因此將具有電容隨偏壓電壓而改變的問題。
接下來，下文將描述調整半導體裝置中的電容器的電容的必要性。
圖4A為根據習知實例的RC延遲電路的電路圖。在圖4A中，RC延遲電路包含反相器101及102、電阻器R101以及電容器C101。舉例而言，延遲量是藉由改變電容器C101的電容而進行調整。
圖4B為根據習知實例的電壓分壓電容器電路的電路圖。在圖4B中，電壓分壓電容器電路包含電容器C111至C113、C121至C123以及轉移閘極TG101至TG103。藉由接通/斷開電容器C121至C123（分別連接至轉移閘極TG 101至103）與輸入至端子T1的輸入電壓之間的連接，自端子T2輸出的輸出電壓可不同。
圖4C為根據習知實例的電荷轉移型DA轉換器電路的電路圖。在圖4C中，電荷轉移型DA轉換器電路包含差動放大器A1、電容器C131至C134以及分別藉由控制信號f0至f4控制以接通/斷開的開關SW0至SW4。自端子T2輸出的輸出電壓可根據輸入資料藉由接通/斷開開關SW1至SW4而進行改變。
如上文所描述，在許多應用中，電容器的電容經改變或調整可獲得預定修正物理量。在根據習知技術的方法中，例如藉由使用MOS電容器或MIM（金屬絕緣體金屬）電容器時，儘管可建構N個單元電容器，然而，精確調整每一電容器的電容歸因於製程變化而仍為困難問題。
本發明的目標為提供MOM電容器電路及半導體裝置。對於此種電容器電路，形成於半導體裝置的基板上的金屬電極是用以形成多個電容器，且與習知技術相比，可以更精確地調整電容器的電容。
對於本發明的第一實施例中的MOM電容器，MOM電容器包括：分別藉由透過基板上的絕緣薄膜面向彼此的多對金屬電極形成的多個MOM（金屬氧化物金屬）電容器，其中MOM電容器電路藉由至少一個電容器元件以多個MOM電容器的多對金屬電極中的每一者經由連接導體連接至第一端子及第二端子的方式而形成；以及一或多個開關元件，連接至多個金屬電極以及第一端子及第二端子中的至少一者，其中MOM電容器電路的電容是藉由接通或斷開開關元件而進行調整。
對於本發明的實施例中的MOM電容器電路，多個金屬電極在基板上的多個層的橫截面中是以柵格形狀配置。
對於本發明的實施例中的MOM電容器電路，MOM電容器電路包含具有可變電容的調整電容部分，其中調整電容部分具有多個第一金屬電極，且多個第一金屬電極的至少一部分經由開關元件中的每一者連接至第一端子或第二端子。
對於本發明的實施例中的MOM電容器電路，MOM電容器電路包含具有固定電容的固定電容部分，其中固定電容部分具有多個第二金屬電極，且多個第二金屬電極連接至第一端子或第二端子。
對於本發明的實施例中的MOM電容器電路，調整電容部分的多個第一金屬電極的至少一部分經由開關元件中的每一者連接至第一端子。
對於本發明的實施例中的MOM電容器電路，當開關元件中的每一者斷開時，連接至開關元件中的每一者的金屬電極是在浮動狀態中。
對於本發明的實施例中的MOM電容器電路，調整電容部分的多個第一金屬電極的至少一部分經由第一開關元件連接至第一端子並經由第二開關元件連接至第二端子。
對於本發明的實施例中的MOM電容器電路，當第一開關元件及第二開關元件兩者斷開時，連接至第一開關元件及第二開關元件的金屬電極是在浮動狀態中。
對於本發明的實施例中的MOM電容器電路，調整電容部分的多個第一金屬電極的至少一部分經由第一開關元件連接至第一端子；且除調整電容部分的多個第一金屬電極的至少一部分以外的至少另一部分經由第二開關元件連接至第二端子。
對於本發明的實施例中的MOM電容器電路，當第一開關元件或第二開關元件斷開時，連接至第一開關元件或第二開關元件的金屬電極是在浮動狀態中。
對於本發明的實施例中的MOM電容器電路，調整電容部分包含粗略調整電容部分，其中屬於調整電容部分的多個第一金屬電極的至少一部分的多個金屬電極彼此連接，且經由第一開關元件連接至第一端子並經由第二開關元件連接至第二端子；且包含精細調整電容部分，其中除調整電容部分的多個第一金屬電極的至少一部分以外的金屬電極分別經由第三開關元件連接至第一端子並經由第四開關元件連接至第二端子。
對於本發明的實施例中的MOM電容器電路，當第一開關元件及第二開關元件兩者斷開時，連接至第一開關元件及第二開關元件的金屬電極是在浮動狀態中。
在本發明的實施例中的半導體裝置包含如上文所描述的MOM電容器電路。
根據本發明的半導體裝置中的電容器電路，形成於半導體裝置的基板上的多個金屬電極用以形成多個電容器。因此，與先前技術相比，可以更精確地調整電容器的電容。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將詳細參考本發明所呈現的實施例，其實例說明於隨附圖式中。在任何有可能之處，在圖式及描述內容中使用相同標號將用於表示相同或類似部分。
本發明實施例說明用於調整MOM電容器的電容的基本方法。圖5A至圖5D為用於製造根據本發明第一實施例的MOM電容器電路的方法的第一至第四製程的垂直橫截面的示意圖。圖5A至圖5D展示經由半導體基板上的氧化薄膜形成於金屬層ML2至ML4的多個金屬電極M21至M45。半導體基板及氧化薄膜將審略繪示，且上述適用於下文所描述的「垂直橫截面的示意圖」。特定製造方法將類似於圖3A及圖3B中所展示的製造方法，且N表示金屬電極的形成位置的行數目。參考圖5A至圖5D，以下將解釋用於減少電容器電路的總電容的製造方法。
在展示電容器電路的基本結構的圖5A中，金屬電極M21至M25形成於金屬層ML2中，金屬電極M31至M35形成於金屬層ML3中，且金屬電極M41至M45形成於金屬層ML4中。關於水平方向上的電容器，電容器C1中的每一者形成於金屬層ML2的金屬電極M21至M25當中每一相鄰的一對金屬電極之間；電容器C3中的每一者形成於金屬層ML3的金屬電極M31至M35當中每一相鄰的一對金屬電極之間；電容器C5中的每一者形成於金屬層ML4的金屬電極M41至M45當中每一相鄰的一對金屬電極之間。對於在垂直方向中的電容器，多個電容器形成如下。另外，多個金屬電極M21至M45設置於半導體基板上的多個層的橫截面中所展示的柵格形狀(矩陣形狀)的位置中。
(1)在行N=1中，電容器C2是藉由一對金屬電極M21及M31所形成，且電容器C4是藉由一對金屬電極M31及M41所形成。
(2)在行N=2中，電容器C2是藉由一對金屬電極M22及M32所形成，且電容器C4是藉由一對金屬電極M32及M42所形成。
(3)在行N=3中，電容器C2是藉由一對金屬電極M23及M33所形成，且電容器C4是藉由一對金屬電極M33及M43所形成。
(4)在行N=4中，電容器C2是藉由一對金屬電極M24及M34所形成，且電容器C4是藉由一對金屬電極M34及M44所形成。
(5)在行N=5中，電容器C2是藉由一對金屬電極M25及M35所形成，且電容器C4是藉由一對金屬電極M35及M45所形成。
如上文所描述的電容器電路的基本組態中，在包含金屬電極M45及其周圍電容器C4及C5的電路部分P1中，如圖5B中所示，金屬電極M45形成為未連接至電極中的任一者的浮動電極F45，例如與快閃記憶體的浮動閘電極相同。此處，浮動電極F45在氧化薄膜中為浮動狀態中，因而能夠移除電路部分P1中的電容器C4及C5。因此，與圖5A中所展示的組態相比，總電容可減少8.7%。另外，在圖5B中，可形成多個充當浮動電極的金屬電極。
接下來，如圖5C中所示，在包含金屬電極M25及其周圍電容器C1及C2的電路部分P2中，金屬電極M25形成為未連接至電極中的任一者的浮動電極F25，例如與快閃記憶體的浮動閘電極相同等等。此處，浮動電極F25在氧化薄膜中為浮動狀態中。
依據此方式，可移除電路部分P2的電容器C1及C2，且類似地，與圖5B相比，總電容可減少8.7%。在圖5C中，可變為浮動電極的多個金屬電極亦可形成於多個層面中。
此外，自圖5B的組態，且如圖5D中所示，在包含金屬電極M34及其周圍電容器C2、C3、C3以及C4的電路部分P3中，金屬電極M34形成為未連接至電極中的任一者的浮動電極F34，例如與快閃記憶體的浮動閘電極相同等等。此處，浮動電極F34在氧化薄膜中為浮動狀態中。依據此方式，可移除電路部分P3的電容器C2、C3、C3以及C4。藉由移除圖5D電容器電路中的電容器，與圖5C中所展示的組態相比，總電容可減少8.7%。
同樣地，在圖5D中，可變為浮動電極的多個金屬電極亦可形成於多個層面中。
如上文所描述，本實施例的製造過程與習知快閃記憶體的製造過程相同，然而與習知技術相比較，可容易地減少形成於半導體基板上的多個電容器的電容。圖5A至圖5D中所展示的設定中的每一者已分別減少8.7%的電容，且此減少率可進一步藉由增加層面數或每一層中的金屬電極的數目而減少，且可藉由與電極長度的組合來滿足減少率及總電容兩者之設計。
如果要改變第一實施例中所示的MOM電容器電路的電容，則需要修改用於金屬電極的圖案形成遮罩，且在製造過程完成之後不可執行此修改。明顯地，此方法並不實際。以下實施例為在完成製造過程之後調整電容的方法。
圖6A為根據本發明的第二實施例的MOM電容器的橫截面示意圖。圖6B為圖6A中所展示的MOM電容器電路的等效電路圖。在圖6A中，MOM電容器電路包含具有固定電容的固定電容部分60，以及具有可調整電容的調整電容部分61。在圖6A中，金屬電極M21至M25是形成於金屬層ML2。此處，金屬電極M21經由內部金屬線連接至正電極端子TP，且金屬電極M22及M24經由內部金屬線連接至負電極端子TN。另外，金屬電極M23經由轉移閘極TG2連接至正電極端子TP，且金屬電極M25經由轉移閘極TG5連接至正電極端子TP。
金屬電極M31至M35是形成於金屬層ML3中。此處，金屬電極M31、M33以及M35經由內部金屬線連接至負電極端子TN，且金屬電極M32經由內部金屬線連接至正電極端子TP。另外，金屬電極M34經由轉移閘極TG3連接至正電極端子TP。
金屬電極M41至M45是形成於金屬層ML4中。此處，金屬電極M41經由內部金屬線連接至正電極端子TP，且金屬電極M42及M44經由內部金屬線連接至負電極端子TN。此外，金屬電極M43經由轉移閘極TG1連接至正電極端子TP，且金屬電極M45經由轉移閘極TG4連接至正電極端子TP。
另外，轉移閘極TG1至TG5中的每一者例如與P通道MOS電晶體及N通道MOS電晶體並列連接(並聯)，且可分別做為開關元件並藉由控制信號接通或斷開。
在展示圖6A的MOM電容器電路的等效電路圖的圖6B中，電容器C10在正電極端子TP與負電極端子TN之間連接，且電容器C11亦經由轉移閘極TG1而連接。類似地，電容器C1n經由轉移閘極TGn（n=2、3、4、5）在正電極端子TP與負電極端子TN之間連接。另外，控制信號SC1輸入至轉移閘極TG1的反相輸入端子，且經由反相器INV1輸入至轉移閘極TG1的非反相輸入端子。類似地，控制信號SCn（n=2、3、4、5）輸入至轉移閘極TGn的反相輸入端子，且經由反相器INVn（n=2、3、4、5）輸入至轉移閘極TGn的非反相輸入端子。
在如上文所描述組態的MOM電容器電路中，其具有調整電容部分61。因此，可如下調整MOM電容器的電容。 （1）當轉移閘極TG1藉由控制信號SC1而斷開時，金屬電極M43變為浮動電極F43，其中浮動電極F43周邊的電容減少。 （2）當轉移閘極TG2藉由控制信號SC2斷開時，金屬電極M23變為浮動電極F23，其中浮動電極F23周邊的電容減少。 （3）當轉移閘極TG3藉由控制信號SC3斷開時，金屬電極M34變為浮動電極F34，其中浮動電極F34周邊的電容減少。 （4）當轉移閘極TG4藉由控制信號SC4斷開時，金屬電極M45變為浮動電極F45，其中浮動電極F45周邊的電容減少。 （5）當轉移閘極TG5藉由控制信號SC5斷開時，金屬電極M25變為浮動電極F25，其中浮動電極F25周邊的電容減少。
在所描述的MOM電容器電路中，每一電容器是藉由一對相鄰金屬電極而形成，且所述相鄰的一對金屬電極分別連接至正電極端子TP及負電極端子TN。為了調整MOM電容器電路的全部電容器的電容，可提供轉移閘極TG1至TG5（亦即，開關元件），且在本發明實施例中，轉移閘極TG1至TG5連接至正電極端子以用於調整電容。在調整MOM電容器電路中的全部電容器的電容之後，轉移閘極TG1至TG5中的每一者的接通或斷開狀態的組合是固定的。因此，MOM電容器電路的全部電容器的電容可被固定。
在用於電容器的電容調整測試中，難以量測每一電容器的電容。因此，在實際測試中，當改變端子TP與TN之間的電容時，是量測包含MOM電容器電路的電路輸出（亦即，電壓、頻率或信號時序）。
如上文所描述，根據本實施例，在藉由多個電容器使用形成於半導體基板20上的金屬電極形成的電容器電路中，可提供調整電容部分61，且藉由接通或斷開轉移閘極TG1至TG5時（亦即，開關元件），與習知技術相比，可以更精確地調整電容器的電容。第三實施例
圖7A至圖7D為根據本發明的第三實施例的MOM電容器電路的平面示意圖，圖7A為金屬層ML4的平面示意圖，圖7B為金屬層ML3的平面示意圖，圖7C為金屬層ML2的平面示意圖，且圖7D為金屬層ML1及MOS電晶體Q1至Q5的平面示意圖。
在圖7A中，金屬電極M41至M45及M4C是形成於金屬層ML4中。此處，金屬電極M41、M43以及M45具有具預定寬度的條帶形狀，且金屬電極M42、M44以及M4C連接在一起以具有梳形形狀。另外，具有線長度LW的電容器是分別藉由一對金屬電極M41及M42、一對金屬電極M42及M43、一對金屬電極M43及M44以及一對金屬電極M44及M45而形成。
在圖7B中，金屬電極M31至M35及M3C、M3V2、M3V4是形成於金屬層ML3中。此處，金屬電極M32、M34具有具預定寬度的條帶形狀，且金屬電極M31、M33、M35以及M3C連接在一起以具有梳形形狀。另外，具有線長度LW的電容器是分別藉由一對金屬電極M31及M32、一對金屬電極M32及M33、一對金屬電極M33及M34以及一對金屬電極M34及M35而形成。此外，以相同方式，具有線長度LW的電容器分別藉由一對金屬電極M31及M41、一對金屬電極M32及M42、一對金屬電極M33及M43以及一對金屬電極M34及M44而形成。
金屬電極M21至M25及M2C、M2V2至M2V4是形成於金屬層ML2中。此處，金屬電極M21、M23以及M25具有具預定寬度的條帶形狀，且金屬電極M22、M24以及M2C連接在一起以具有梳形形狀。另外，具有線長度LW的電容器是分別藉由一對金屬電極M21及M22、一對金屬電極M22及M23、一對金屬電極M23及M24以及一對金屬電極M24及M25而形成。此外，以相同方式，具有線長度LW的電容器是分別藉由一對金屬電極M21及M31、一對金屬電極M22及M32、一對金屬電極M23及M33、一對金屬電極M24及M34以及一對金屬電極M25及M35而形成。
另外，每一電容器的線長度LW為例如數十微米至數百微米。再者，金屬電極M3V2、M3V4、M2V2、M2V3以及M2V4經提供可用於連接至上部層及下部層的金屬電極的接觸孔V2、V3以及V4。
在圖7D的金屬層ML1及MOS電晶體Q1至Q5中，可形成具有矩形形狀的金屬電極M1V1至M1V8、連接導體L1至L13以及MOS電晶體Q1至Q5（亦即，開關元件）。
此處，（1）金屬電極M1V1經由連接導體L1、MOS電晶體Q1的汲極以及連接導體L11連接至正電極端子TP。 （2）金屬電極M1V2經由連接導體L2連接至MOS電晶體Q1的源極。 （3）金屬電極M1V3經由連接導體L3連接至MOS電晶體Q3的源極。 （4）金屬電極M1V4經由連接導體L4連接至MOS電晶體Q5的源極。 （5）金屬電極M1V7經由連接導體L5連接至MOS電晶體Q2的源極。 （6）金屬電極M1V8經由連接導體L6連接至MOS電晶體Q4的源極。 （7）MOS電晶體Q2的汲極經由連接導體L7及L11連接至正電極端子TP。 （8）MOS電晶體Q3的汲極經由連接導體L8及L11連接至正電極端子TP。 （9）MOS電晶體Q4的汲極經由連接導體L9及L11連接至正電極端子TP。 （10）MOS電晶體Q5的汲極經由連接導體L10及L11連接至正電極端子TP。 （11）金屬電極M1V5經由連接導體L12連接至負電極端子TN，且金屬電極M1V6經由連接導體L13連接至負電極端子TN。
金屬電極M1V1、M21、M32以及M41經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。金屬電極M1V2、M2V2、M3V2以及M43經由形成於沿厚度方向通過的通孔中的通孔導體彼此連接。金屬電極M1V3、M2V3以及M34經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。金屬電極M1V4、M2V4、M3V4以及M45經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。金屬電極M4C、M3C、M2C以及M1V5經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。金屬電極M4C、M3C、M2C以及M1V6經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。金屬電極M23以及M1V7經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。金屬電極M25以及M1V8經由形成於沿厚度方向通過的通孔中的通孔導體而彼此連接。
如上文所描述的MOM電容器電路是對應於第二實施例的MOM電容器電路。在此MOM電容器電路中，MOS電晶體Q1至Q5（亦即，開關元件（對應於其他實施例中的轉移閘極的MOS電晶體中的一者））形成於半導體基板上。MOS電晶體Q1至Q5分別回應於施加至其閘極的控制信號而接通及斷開。因此，MOM電容器電路中的多個電容器的連接可被接通或斷開，因而可調整整個MOM電容器電路的電容。第四實施例
圖8A為根據本發明的第四實施例的MOM電容器電路的垂直橫截面示意圖。圖8B為圖8A中所展示的MOM電容器電路的等效電路圖。根據圖8A的第四實施例的MOM電容器電路與根據圖6A的第二實施例的MOM電容器電路的不同之處如下文所敘述。 （1）提供調整電容部分62以替換調整電容部分61。 （2）調整電容部分62經建構如下。 （2-1）金屬電極M43經由轉移閘極TG11進一步連接至負電極端子TN。 （2-2）金屬電極M23經由轉移閘極TG12進一步連接至負電極端子TN。 （2-3）金屬電極M34經由轉移閘極TG13進一步連接至負電極端子TN。 （2-4）金屬電極M45經由轉移閘極TG14進一步連接至負電極端子TN。 （2-5）金屬電極M25經由轉移閘極TG15進一步連接至負電極端子TN。
此外，圖8B的等效電路圖與圖6B的等效電路圖相比，其轉移閘極TG11至15是分別進一步包括反相器INV11至INV15。
在圖8A的調整電容部分62中，當轉移閘極TG1接通時，則轉移閘極TG11會斷開，且當轉移閘極TG1斷開時，則轉移閘極TG11會接通。因此，所述對轉移閘極TG1及TG11彼此互補地接通或斷開。在上述的情形中，連接至轉移閘極TG1的電容器C11是在正端子電極TP與負電極端子TN之間連接，以便增大調整電容部分62的電容。然而，在後者的情形中，連接至轉移閘極TG1的電容器C11的兩個末端短接，以便減少電容。
類似地，一對轉移閘極TG2及TG12、一對轉移閘極TG3及TG13、一對轉移閘極TG4及TG14以及一對轉移閘極TG5及TG15彼此互補地接通或斷開。另外，相應連接的電容器C12至C15是在正電極端子TP與負電極端子TN之間連接以增大調整電容部分62的電容，或藉由對應電容器C12至C15的兩個末端經短接以減少電容。
在如上述的MOM電容器電路的調整電容部分62中，每一對轉移閘極互補地接通及斷開，使得金屬電極M43、M45、M34、M23、M25不在浮動狀態中。因此，整個MOM電容器電路的電容可增加或減少，且能夠以高精度進行調整。
另外，亦可同時斷開每一對轉移閘極，而使得金屬電極M43、M45、M34、M23以及M25在浮動狀態中。嚴格來說，由於在電容器的兩個端子短接至負電極端子TN時的整個電容將不同於在一個端子在浮動狀態中時的電容，因此亦可利用此種效應。在上述兩者的情形中，可觀測到相鄰層面之間相鄰對角的金屬電極之間的電容組件，且在浮動狀態中或當在連接至負電極TN的狀態中時的等效電容之間存在差異。在浮動狀態中串聯而變得可見的電容組件將具有稍微較小的等效電容。第五實施例
圖9為根據本發明的第五實施例的MOM電容器電路的垂直橫截面示意圖。根據圖9的第五實施例的MOM電容器電路與根據圖6A的第二實施例的MOM電容器電路具有以下的不同之處。 （1）提供調整電容部分63以替換調整電容部分61。 （2）調整電容部分63經建構如下。 （2-1）金屬電極33並不直接連接至負電極端子TN，而是經由轉移閘極TG21連接至負電極端子TN。 （2-2）金屬電極44並不直接連接至負電極端子TN，而是經由轉移閘極TG22連接至負電極端子TN。 （2-3）金屬電極24並不直接連接至負電極端子TN，而是經由轉移閘極TG23連接至負電極端子TN。 （2-4）金屬電極35並不直接連接至負電極端子TN，而是經由轉移閘極TG24連接至負電極端子TN。
此處，於調整電容部分63中，是利用與第二實施例相同之轉移閘極TG1至TG5的操作而對MOM電容器電路的電容進行調整。
（1）當轉移閘極TG21接通時，金屬電極M33變為負電極，而當傳輸閘極TG21斷開時，金屬電極M33變為浮動電極。 （2）當轉移閘極TG22接通時，金屬電極M44變為負電極，且當轉移閘極TG22斷開時，金屬電極M44變為浮動電極。 （3）當轉移閘極TG23接通時，金屬電極M24變為負電極，且當轉移閘極TG23斷開時，金屬電極M24變為浮動電極。 （4）當轉移閘極TG24接通時，金屬電極M35變為負電極，且當轉移閘極TG24斷開時，金屬電極M35變為浮動電極。
當金屬電極M33、M44、M24以及M35中的每一者變為負電極時，正電極與所述金屬電極之間的面積增加，因此MOM電容器電路的電容會增加。另一方面，當金屬電極M33、M44、M24以及M35中的每一者變為浮動時，正電極與所述金屬電極之間的面積減少，因此MOM電容器電路的電容會減少。如上文所描述，由於電容在浮動狀態中及在固定電壓狀態中改變，因此可更精確地調整電容。
根據上述組態的調整電容部分63，基於是否斷開轉移閘極TG1至TG5而能否使金屬電極M43、M45、M34、M23以及M25在浮動狀態中，且基於是否斷開轉移閘極TG21至TG25而能否使金屬電極M33、M44、M24以及M35在浮動狀態中，則可增大或減少整個MOM電容器電路的電容，且整個MOM電容器電路的電容可以更精確地進行調整。第六實施例
圖10為根據本發明的第六實施例的MOM電容器電路的垂直橫截面示意圖。在圖10中，第六實施例的MOM電容器電路經組態以包含固定電容部分60、粗略調整電容部分64以及精細調整電容部分65。
在固定調整電容部分60中，金屬電極M41、M32以及M21連接至正電極端子TP，金屬電極M42、M31以及M22連接至負電極端子TN，且固定電容部分60的整個電容具有預定固定電容。
在粗略調整電容部分64中，金屬電極M44、M33、M35以及M24連接至負電極端子TN。金屬電極M43、M23經由轉移閘極TG1連接至正電極端子TP，且經由轉移閘極TG11連接至負電極端子TN。另外，金屬電極M34經由轉移閘極TG2連接至正電極端子TP，且經由轉移閘極TG12連接至負電極端子TN。此外，金屬電極M45、M25經由轉移閘極TG3連接至正電極端子TP，且經由轉移閘極TG13連接至負電極端子TN。因此，藉由接通轉移閘極TG1至TG3中的一者、兩者或三者，連接至正電極端子TP的金屬電極可經設定成正電極以產生預定電容。另一方面，藉由接通轉移閘極TG11至TG13中的一者、兩者或三者，連接至負電極端子TN的金屬電極可經設定成負電極以產生預定電容。
在精細調整電容部分65中，金屬電極M46、M48、M37、M26以及M28連接至負電極端子TN。金屬電極M36經由轉移閘極TG4連接至正電極端子TP，且經由轉移閘極TG14連接至負電極端子TN。金屬電極M47經由轉移閘極TG5連接至正電極端子TP，且經由轉移閘極TG15連接至負電極端子TN。金屬電極M27經由轉移閘極TG6連接至正電極端子TP，且經由轉移閘極TG16連接至負電極端子TN。金屬電極M38經由轉移閘極TG7連接至正電極端子TP，且經由轉移閘極TG17連接至負電極端子TN。因此，藉由接通轉移閘極TG4至TG7中的一者、兩者、三者或四者，連接至正電極端子TP的金屬電極可經設定成正電極以產生預定電容。另一方面，藉由接通轉移閘極TG14至TG17中的一者、兩者、三者或四者，連接至負電極端子TN的金屬電極可經設定成負電極以產生預定電容。
比較粗略調整電容部分64與精細調整電容部分65的組態，在粗略調整電容部分64中，連接至轉移閘極TG1至TG3或TG11至TG13中的每一者的金屬電極構成在同一列中在縱向方向延伸的正電極。另一方面，在精細調整電容部分65中，連接至轉移閘極TG4至TG7或TG14至TG17中的每一者的金屬電極的數目分別為一。因此，關於在每一轉移閘極經控制以接通或斷開時MOM電容器電路的總電容的改變中，粗略調整電容部分64與精細調整電容部分65相比，將具有較大改變。因此，粗略調整部分64可粗略地調整總電容，而精細調整電容部分可精細地調整總電容。
另外，在粗略調整電容部分64中，連接至轉移閘極中的每一者的金屬電極的數目為二，然而，在本發明中不限於此，且可為三或大於三。舉例而言，當使用4層或大於4層的金屬導線層時，亦存在用於金屬層的側向方向中而非在垂直方向中共同地連接金屬電極的方法，或混合上述方法之組合亦為可能。修改的實施例
在上述實施例中，提供具有多個MOM（金屬氧化物金屬）電容器的MOM電容器電路，其中每一MOM電容器是藉由透過基板上的絕緣薄膜面向彼此的一對金屬電極而形成，其中MOM電容器電路是以MOM電容器中的每一者的多對金屬電極經由連接導體連接至第一端子及第二端子的方式藉由至少一個電容器元件而形成。然而，本發明不限於此。舉例而言，亦有可能形成包括多個電容器元件的MOM電容器電路。
在上述實施例中，金屬電極是形成於半導體基板20上以形成多個電容器。然而，本發明不限於此，例如，金屬電極可形成於如介電質基板等的其他基板上。另外，金屬電極之間的絕緣材料於上述描述為氧化薄膜，但本發明不限於此。舉例而言，可形成如氮化物薄膜等或介電材料等其他絕緣材料。此外，用於金屬層之間的絕緣薄膜的材料與用於在側向方向中的金屬層之間的絕緣薄膜的材料可不同。
在上述實施例中，形成於半導體基板20上的三個金屬層可用以形成電容器。然而，本發明不限於此。舉例而言，電容器可藉由金屬層中的兩者或大於兩者而形成。
在上述實施例中，對於調整電容部分61至63、粗略調整電容部分64及精細調整電容部分65，屬於每一部分的所有金屬電極經由轉移閘極連接至正電極端子TP或負電極端子TN。然而，本發明不限於此。舉例而言，屬於調整電容部分61至63、粗略調整電容部分64以及精細調整電容部分65的金屬電極的至少一部分經由轉移閘極連接至正電極端子TP或負電極端子TN。
在上述實施例中，包括提供固定電容部分60。然而，本發明不限於此，且可為不具有此固定電容部分60的組態。
如上文所描述，根據本發明中的半導體裝置的電容器電路，在藉由使用形成於半導體裝置的基板上的金屬電極形成多個電容器的電容器電路中，與習知技術相比，可以更精確地調整電容器的電容。本發明的半導體裝置的電容器電路不僅可用於如平板電腦或智慧型電話的電子裝置，而且可廣泛應用於如CPU、記憶體裝置等各種半導體裝置。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體胞元陣列
11‧‧‧控制電路
12‧‧‧行解碼器
13‧‧‧高電壓產生電路
14‧‧‧頁緩衝器電路
14a‧‧‧鎖存器電路
14b‧‧‧鎖存器電路
15‧‧‧列解碼器
17‧‧‧命令暫存器
18‧‧‧位址暫存器
19‧‧‧操作邏輯控制器
20‧‧‧半導體基板
21‧‧‧氧化薄膜
22‧‧‧氧化薄膜
23‧‧‧氧化薄膜
31‧‧‧金屬電極
32‧‧‧金屬電極
33‧‧‧金屬電極
34‧‧‧金屬電極
35‧‧‧金屬電極
36‧‧‧金屬電極
37‧‧‧金屬電極
38‧‧‧金屬電極
39‧‧‧金屬電極
40‧‧‧金屬電極
41‧‧‧金屬電極
42‧‧‧金屬電極
50‧‧‧資料輸入/輸出緩衝器
51‧‧‧資料輸入/輸出端子
52‧‧‧資料信號線
60‧‧‧固定電容部分
61‧‧‧調整電容部分
62‧‧‧調整電容部分
63‧‧‧調整電容部分
64‧‧‧粗略調整電容部分
65‧‧‧精細調整電容部分
101‧‧‧反相器
102‧‧‧反相器
A1‧‧‧差動放大器
A-A'‧‧‧剖線
BL‧‧‧位元線
C1‧‧‧電容器
C10‧‧‧電容器
C101‧‧‧電容器
C102‧‧‧電容器
C11‧‧‧電容器
C111‧‧‧電容器
C112‧‧‧電容器
C113‧‧‧電容器
C121‧‧‧電容器
C122‧‧‧電容器
C123‧‧‧電容器
C131‧‧‧電容器
C132‧‧‧電容器
C133‧‧‧電容器
C134‧‧‧電容器
C15‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
C5‧‧‧電容器
CELSRC‧‧‧共同源極線
F23‧‧‧浮動電極
F24‧‧‧浮動電極
F25‧‧‧浮動電極
F33‧‧‧浮動電極
F34‧‧‧浮動電極
F35‧‧‧浮動電極
F43‧‧‧浮動電極
F44‧‧‧浮動電極
F45‧‧‧浮動電極
INV1‧‧‧反相器
INV5‧‧‧反相器
L1‧‧‧連接導體
L2‧‧‧連接導體
L3‧‧‧連接導體
L4‧‧‧連接導體
L5‧‧‧連接導體
L6‧‧‧連接導體
L7‧‧‧連接導體
L8‧‧‧連接導體
L9‧‧‧連接導體
L10‧‧‧連接導體
L11‧‧‧連接導體
L12‧‧‧連接導體
L13‧‧‧連接導體
LW‧‧‧線長度
M1V1‧‧‧金屬電極
M1V2‧‧‧金屬電極
M1V3‧‧‧金屬電極
M1V4‧‧‧金屬電極
M1V5‧‧‧金屬電極
M1V6‧‧‧金屬電極
M1V7‧‧‧金屬電極
M1V8‧‧‧金屬電極
M21‧‧‧金屬電極
M22‧‧‧金屬電極
M23‧‧‧金屬電極
M24‧‧‧金屬電極
M25‧‧‧金屬電極
M26‧‧‧金屬電極
M27‧‧‧金屬電極
M28‧‧‧金屬電極
M2C‧‧‧金屬電極
M2V2‧‧‧金屬電極
M2V3‧‧‧金屬電極
M2V4‧‧‧金屬電極
M31‧‧‧金屬電極
M32‧‧‧金屬電極
M33‧‧‧金屬電極
M34‧‧‧金屬電極
M35‧‧‧金屬電極
M36‧‧‧金屬電極
M37‧‧‧金屬電極
M38‧‧‧金屬電極
M3C‧‧‧金屬電極
M3V2‧‧‧金屬電極
M3V4‧‧‧金屬電極
M41‧‧‧金屬電極
M42‧‧‧金屬電極
M43‧‧‧金屬電極
M44‧‧‧金屬電極
M45‧‧‧金屬電極
M46‧‧‧金屬電極
M47‧‧‧金屬電極
M48‧‧‧金屬電極
M4C‧‧‧金屬電極
MC0‧‧‧電可重寫非揮發性記憶體胞元
MC1‧‧‧電可重寫非揮發性記憶體胞元
MC15‧‧‧電可重寫非揮發性記憶體胞元
ML1‧‧‧金屬層
ML2‧‧‧金屬層
ML3‧‧‧金屬層
ML4‧‧‧金屬層
MLN‧‧‧第N金屬層
MLN+1‧‧‧第N+1金屬層
MLN+2‧‧‧第N+2金屬層
NU0‧‧‧NAND胞元單元
NU1‧‧‧NAND胞元單元
NU2‧‧‧NAND胞元單元
P1‧‧‧電路部分
P2‧‧‧電路部分
P3‧‧‧電路部分
Q1‧‧‧MOS電晶體
Q2‧‧‧MOS電晶體
Q3‧‧‧MOS電晶體
Q4‧‧‧MOS電晶體
Q5‧‧‧MOS電晶體
R101‧‧‧電阻器
SC1‧‧‧控制信號
SC5‧‧‧控制信號
SG1‧‧‧選擇閘極電晶體
SG2‧‧‧選擇閘極電晶體
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SW0‧‧‧開關
SW1‧‧‧開關
SW2‧‧‧開關
SW3‧‧‧開關
SW4‧‧‧開關
T1‧‧‧端子
T2‧‧‧端子
TG1‧‧‧轉移閘極
TG101‧‧‧轉移閘極
TG102‧‧‧轉移閘極
TG103‧‧‧轉移閘極
TG11‧‧‧轉移閘極
TG12‧‧‧轉移閘極
TG13‧‧‧轉移閘極
TG14‧‧‧轉移閘極
TG15‧‧‧轉移閘極
TG16‧‧‧轉移閘極
TG17‧‧‧轉移閘極
TG2‧‧‧轉移閘極
TG21‧‧‧轉移閘極
TG22‧‧‧轉移閘極
TG23‧‧‧轉移閘極
TG24‧‧‧轉移閘極
TG3‧‧‧轉移閘極
TG4‧‧‧轉移閘極
TG5‧‧‧轉移閘極
TG6‧‧‧轉移閘極
TG7‧‧‧轉移閘極
TN‧‧‧負電極端子
TP‧‧‧正電極端子
V2‧‧‧接觸孔
V3‧‧‧接觸孔
V4‧‧‧接觸孔
WL‧‧‧字線
11‧‧‧控制電路
12‧‧‧行解碼器
13‧‧‧高電壓產生電路
14‧‧‧頁緩衝器電路
14a‧‧‧鎖存器電路
14b‧‧‧鎖存器電路
15‧‧‧列解碼器
17‧‧‧命令暫存器
18‧‧‧位址暫存器
19‧‧‧操作邏輯控制器
20‧‧‧半導體基板
21‧‧‧氧化薄膜
22‧‧‧氧化薄膜
23‧‧‧氧化薄膜
31‧‧‧金屬電極
32‧‧‧金屬電極
33‧‧‧金屬電極
34‧‧‧金屬電極
35‧‧‧金屬電極
36‧‧‧金屬電極
37‧‧‧金屬電極
38‧‧‧金屬電極
39‧‧‧金屬電極
40‧‧‧金屬電極
41‧‧‧金屬電極
42‧‧‧金屬電極
50‧‧‧資料輸入/輸出緩衝器
51‧‧‧資料輸入/輸出端子
52‧‧‧資料信號線
60‧‧‧固定電容部分
61‧‧‧調整電容部分
62‧‧‧調整電容部分
63‧‧‧調整電容部分
64‧‧‧粗略調整電容部分
65‧‧‧精細調整電容部分
101‧‧‧反相器
102‧‧‧反相器
A1‧‧‧差動放大器
A-A'‧‧‧剖線
BL‧‧‧位元線
C1‧‧‧電容器
C10‧‧‧電容器
C101‧‧‧電容器
C102‧‧‧電容器
C11‧‧‧電容器
C111‧‧‧電容器
C112‧‧‧電容器
C113‧‧‧電容器
C121‧‧‧電容器
C122‧‧‧電容器
C123‧‧‧電容器
C131‧‧‧電容器
C132‧‧‧電容器
C133‧‧‧電容器
C134‧‧‧電容器
C15‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
C5‧‧‧電容器
CELSRC‧‧‧共同源極線
F23‧‧‧浮動電極
F24‧‧‧浮動電極
F25‧‧‧浮動電極
F33‧‧‧浮動電極
F34‧‧‧浮動電極
F35‧‧‧浮動電極
F43‧‧‧浮動電極
F44‧‧‧浮動電極
F45‧‧‧浮動電極
INV1‧‧‧反相器
INV5‧‧‧反相器
L1‧‧‧連接導體
L2‧‧‧連接導體
L3‧‧‧連接導體
L4‧‧‧連接導體
L5‧‧‧連接導體
L6‧‧‧連接導體
L7‧‧‧連接導體
L8‧‧‧連接導體
L9‧‧‧連接導體
L10‧‧‧連接導體
L11‧‧‧連接導體
L12‧‧‧連接導體
L13‧‧‧連接導體
LW‧‧‧線長度
M1V1‧‧‧金屬電極
M1V2‧‧‧金屬電極
M1V3‧‧‧金屬電極
M1V4‧‧‧金屬電極
M1V5‧‧‧金屬電極
M1V6‧‧‧金屬電極
M1V7‧‧‧金屬電極
M1V8‧‧‧金屬電極
M21‧‧‧金屬電極
M22‧‧‧金屬電極
M23‧‧‧金屬電極
M24‧‧‧金屬電極
M25‧‧‧金屬電極
M26‧‧‧金屬電極
M27‧‧‧金屬電極
M28‧‧‧金屬電極
M2C‧‧‧金屬電極
M2V2‧‧‧金屬電極
M2V3‧‧‧金屬電極
M2V4‧‧‧金屬電極
M31‧‧‧金屬電極
M32‧‧‧金屬電極
M33‧‧‧金屬電極
M34‧‧‧金屬電極
M35‧‧‧金屬電極
M36‧‧‧金屬電極
M37‧‧‧金屬電極
M38‧‧‧金屬電極
M3C‧‧‧金屬電極
M3V2‧‧‧金屬電極
M3V4‧‧‧金屬電極
M41‧‧‧金屬電極
M42‧‧‧金屬電極
M43‧‧‧金屬電極
M44‧‧‧金屬電極
M45‧‧‧金屬電極
M46‧‧‧金屬電極
M47‧‧‧金屬電極
M48‧‧‧金屬電極
M4C‧‧‧金屬電極
MC0‧‧‧電可重寫非揮發性記憶體胞元
MC1‧‧‧電可重寫非揮發性記憶體胞元
MC15‧‧‧電可重寫非揮發性記憶體胞元
ML1‧‧‧金屬層
ML2‧‧‧金屬層
ML3‧‧‧金屬層
ML4‧‧‧金屬層
MLN‧‧‧第N金屬層
MLN+1‧‧‧第N+1金屬層
MLN+2‧‧‧第N+2金屬層
NU0‧‧‧NAND胞元單元
NU1‧‧‧NAND胞元單元
NU2‧‧‧NAND胞元單元
P1‧‧‧電路部分
P2‧‧‧電路部分
P3‧‧‧電路部分
Q1‧‧‧MOS電晶體
Q2‧‧‧MOS電晶體
Q3‧‧‧MOS電晶體
Q4‧‧‧MOS電晶體
Q5‧‧‧MOS電晶體
R101‧‧‧電阻器
SC1‧‧‧控制信號
SC5‧‧‧控制信號
SG1‧‧‧選擇閘極電晶體
SG2‧‧‧選擇閘極電晶體
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SW0‧‧‧開關
SW1‧‧‧開關
SW2‧‧‧開關
SW3‧‧‧開關
SW4‧‧‧開關
T1‧‧‧端子
T2‧‧‧端子
TG1‧‧‧轉移閘極
TG101‧‧‧轉移閘極
TG102‧‧‧轉移閘極
TG103‧‧‧轉移閘極
TG11‧‧‧轉移閘極
TG12‧‧‧轉移閘極
TG13‧‧‧轉移閘極
TG14‧‧‧轉移閘極
TG15‧‧‧轉移閘極
TG16‧‧‧轉移閘極
TG17‧‧‧轉移閘極
TG2‧‧‧轉移閘極
TG21‧‧‧轉移閘極
TG22‧‧‧轉移閘極
TG23‧‧‧轉移閘極
TG24‧‧‧轉移閘極
TG3‧‧‧轉移閘極
TG4‧‧‧轉移閘極
TG5‧‧‧轉移閘極
TG6‧‧‧轉移閘極
TG7‧‧‧轉移閘極
TN‧‧‧負電極端子
TP‧‧‧正電極端子
V2‧‧‧接觸孔
V3‧‧‧接觸孔
V4‧‧‧接觸孔
WL‧‧‧字線
圖1為根據習知技術的NAND型快閃EEPROM的整體組態的方塊示意圖。 圖2為圖1的記憶體胞元陣列10及其周邊電路的電路圖。 圖3A為根據習知實例的MOM（金屬氧化物金屬）電容器的平面示意圖。 圖3B為沿圖3A中所示的剖線A-A'的垂直橫截面示意圖。 圖4A為根據習知實例的RC延遲電路的電路圖。 圖4B為根據習知實例的電壓分壓電容器電路的電路圖。 圖4C為根據習知實例的電荷轉移型DA轉換器的電路圖。 圖5A為用於製造根據本發明的第一實施例的MOM電容器電路的方法的第一製程的垂直橫截面示意圖。 圖5B為用於製造根據本發明的第一實施例的MOM電容器電路的方法的第二製程的垂直橫截面示意圖。 圖5C為用於製造根據本發明的第一實施例的MOM電容器電路的方法的第三製程的垂直橫截面示意圖。 圖5D為用於製造根據本發明的第一實施例的MOM電容器電路的方法的第四製程的垂直橫截面示意圖。 圖6A為根據本發明的第二實施例的MOM電容器的垂直橫截面示意圖。 圖6B為圖6A中所展示的MOM電容器電路的等效電路圖。 圖7A至圖7D為展示根據本發明的第三實施例的MOM電容器電路的平面圖，圖7A為金屬層M4的平面圖，圖7B為金屬層M3的平面圖，圖7C為金屬層M2的平面圖，圖7D為金屬層M1及MOS電晶體Q1至Q5的平面示意圖。 圖8A為根據本發明的第四實施例的MOM電容器電路的垂直橫截面示意圖。 圖8B為圖8A中所展示的MOM電容器電路的等效電路圖。 圖9為根據本發明的第五實施例的MOM電容器電路的垂直橫截面示意圖。 圖10為根據本發明的第六實施例的MOM電容器電路的垂直橫截面示意圖。
C1‧‧‧電容器
C2‧‧‧電容器
C3‧‧‧電容器
C4‧‧‧電容器
C5‧‧‧電容器
ML2‧‧‧金屬層
ML3‧‧‧金屬層
ML4‧‧‧金屬層
M21‧‧‧金屬電極
M22‧‧‧金屬電極
M23‧‧‧金屬電極
M24‧‧‧金屬電極
M25‧‧‧金屬電極
M31‧‧‧金屬電極
M32‧‧‧金屬電極
M33‧‧‧金屬電極
M34‧‧‧金屬電極
M35‧‧‧金屬電極
M41‧‧‧金屬電極
M42‧‧‧金屬電極
M43‧‧‧金屬電極
M44‧‧‧金屬電極
M45‧‧‧金屬電極
P1‧‧‧電路部分
Claims (17)
- 一種MOM電容器電路，其包括：多個MOM(金屬氧化物金屬)電容器，其分別藉由透過基板上的絕緣薄膜面向彼此的多對金屬電極形成，其中所述MOM電容器電路是以所述多個MOM電容器的所述多對金屬電極中的每一者經由連接導體連接至第一端子及第二端子的方式並藉由至少一個電容器元件而形成；一或多個開關元件，其連接至所述多個金屬電極以及所述第一端子及所述第二端子中的至少一者；以及具有可變電容的調整電容部分，其中所述調整電容部分具有多個第一金屬電極，且所述多個第一金屬電極的至少一部分經由所述開關元件中的每一者連接至所述第一端子或所述第二端子，其中所述MOM電容器電路的電容是藉由接通或斷開所述開關元件而進行調整。
- 如申請專利範圍第1項所述的MOM電容器電路，其中所述多個金屬電極在所述基板上的多個層的橫截面中是以柵格形狀配置。
- 如申請專利範圍第1項所述的MOM電容器電路，更包括：具有固定電容的一固定電容部分，其中所述固定電容部分具有多個第二金屬電極，且所述多個第二金屬電極分別連接至所述第一端子或所述第二端子。
- 如申請專利範圍第1項所述的MOM電容器電路，其中所述調整電容部分的所述多個第一金屬電極的至少一部分經由所述開關元件中的每一者連接至所述第一端子。
- 如申請專利範圍第4項所述的MOM電容器電路，其中當所述開關元件中的每一者斷開時，連接至所述開關元件中的每一者的金屬電極是在浮動狀態中。
- 如申請專利範圍第1項所述的MOM電容器電路，其中所述調整電容部分的所述多個第一金屬電極的至少一部分經由第一開關元件連接至所述第一端子並經由第二開關元件連接至所述第二端子。
- 如申請專利範圍第6項所述的MOM電容器電路，其中當所述第一開關元件及所述第二開關元件兩者斷開時，連接至所述第一開關元件及所述第二開關元件的金屬電極是在浮動狀態中。
- 如申請專利範圍第1項所述的MOM電容器電路，其中所述調整電容部分的所述多個第一金屬電極的至少一部分經由第一開關元件連接至所述第一端子；且除所述調整電容部分的所述多個第一金屬電極的所述至少一部分以外的至少另一部分經由第二開關元件連接至所述第二端子。
- 如申請專利範圍第8項所述的MOM電容器電路，其中當所述第一開關元件或所述第二開關元件斷開時，連接至所述第一開關元件或所述第二開關元件的金屬電極是在浮動狀態中。
- 如申請專利範圍第1項所述的MOM電容器電路，其中所述調整電容部分包括：粗略調整電容部分，其中屬於所述調整電容部分的所述多個第一金屬電極的所述至少一部分的多個金屬電極彼此連接，且經 由第一開關元件連接至所述第一端子並經由第二開關元件連接至所述第二端子；以及精細調整電容部分，其中除所述調整電容部分的所述多個第一金屬電極的所述至少一部分以外的金屬電極分別經由第三開關元件連接至所述第一端子並經由第四開關元件連接至所述第二端子。
- 如申請專利範圍第10項所述的MOM電容器電路，其中當所述第一開關元件及所述第二開關元件兩者斷開時，連接至所述第一開關元件及所述第二開關元件的金屬電極是在浮動狀態中。
- 一種半導體裝置，其包括：MOM電容器電路，其包括：多個MOM(金屬氧化物金屬)電容器，其分別藉由透過基板上的絕緣薄膜面向彼此的多對金屬電極形成，其中所述MOM電容器電路是以所述多個MOM電容器的所述多對金屬電極中的每一者經由連接導體連接至第一端子及第二端子的方式並藉由至少一個電容器元件而形成；一或多個開關元件，其連接至所述多個金屬電極以及所述第一端子及所述第二端子中的至少一者；以及具有可變電容的調整電容部分，其中所述調整電容部分具有多個第一金屬電極，且所述多個第一金屬電極的至少一部分經由所述開關元件中的每一者連接至所述第一端子或所述第二端子，其中所述MOM電容器電路的電容是藉由接通或斷開所述開關元件而進行調整，且 其中所述多個金屬電極在所述基板上的多個層的橫截面中是以柵格形狀配置。
- 如申請專利範圍第12項所述的半導體裝置，更包括：具有固定電容的固定電容部分，其中所述固定電容部分具有多個第二金屬電極，且所述多個第二金屬電極分別連接至所述第一端子或所述第二端子。
- 如申請專利範圍第12項所述的半導體裝置，其中所述調整電容部分的所述多個第一金屬電極的至少一部分經由所述開關元件中的每一者連接至所述第一端子。
- 如申請專利範圍第12項所述的半導體裝置，其中所述調整電容部分的所述多個第一金屬電極的至少一部分經由第一開關元件連接至所述第一端子並經由第二開關元件連接至所述第二端子。
- 如申請專利範圍第12項所述的半導體裝置，其中所述調整電容部分的所述多個第一金屬電極的至少一部分經由第一開關元件連接至所述第一端子；且除所述調整電容部分的所述多個第一金屬電極的所述至少一部分以外的至少另一部分經由第二開關元件連接至所述第二端子。
- 如申請專利範圍第12項所述的半導體裝置，其中所述調整電容部分包括：粗略調整電容部分，其中屬於所述調整電容部分的所述多個第一金屬電極的所述至少一部分的多個金屬電極彼此連接，且經由第一開關元件連接至所述第一端子並經由第二開關元件連接至 所述第二端子；以及精細調整電容部分，其中除所述調整電容部分的所述多個第一金屬電極的所述至少一部分以外的金屬電極分別經由第三開關元件連接至所述第一端子並經由第四開關元件連接至所述第二端子。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015041387A JP2016162925A (ja) | 2015-03-03 | 2015-03-03 | Ｍｏｍキャパシタ回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201633486A TW201633486A (zh) | 2016-09-16 |
| TWI593075B true TWI593075B (zh) | 2017-07-21 |
Family
ID=56845462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104143074A TWI593075B (zh) | 2015-03-03 | 2015-12-22 | 金屬氧化物金屬電容器電路及其半導體裝置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9484341B2 (zh) |
| JP (1) | JP2016162925A (zh) |
| CN (1) | CN105938828B (zh) |
| TW (1) | TWI593075B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9887257B2 (en) * | 2015-12-01 | 2018-02-06 | Altera Corporation | Scalable fixed-footprint capacitor structure |
| US10629590B2 (en) | 2018-08-28 | 2020-04-21 | Qualcomm Incorporated | Stacked resistor-capacitor delay cell |
| TWI675478B (zh) * | 2018-10-30 | 2019-10-21 | 力晶積成電子製造股份有限公司 | 金屬-氧化物-金屬電容結構 |
| JP7151510B2 (ja) * | 2019-01-25 | 2022-10-12 | 株式会社デンソー | 容量ばらつき検出装置 |
| EP4007001A1 (en) | 2020-11-30 | 2022-06-01 | NXP USA, Inc. | Integrated capacitors in an integrated circuit |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000273B1 (ko) | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
| JP2000277691A (ja) * | 1999-03-23 | 2000-10-06 | Toshiba Corp | 集積回路装置 |
| KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
| JP4014432B2 (ja) * | 2002-03-28 | 2007-11-28 | ユーディナデバイス株式会社 | インタディジタルキャパシタ及びその容量調整方法 |
| TWI226125B (en) * | 2002-07-08 | 2005-01-01 | Infineon Technologies Ag | Set of integrated capacitor arrangements, in particular integrated grid capacitors |
| JP4615962B2 (ja) | 2004-10-22 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4386851B2 (ja) * | 2005-02-21 | 2009-12-16 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP2007250604A (ja) * | 2006-03-14 | 2007-09-27 | Sharp Corp | Ｅｍｉ対策を施した半導体集積回路 |
| JP2009025043A (ja) * | 2007-07-17 | 2009-02-05 | Toshiba Corp | 半導体集積装置およびその検査方法 |
| JP5732742B2 (ja) | 2010-04-16 | 2015-06-10 | 富士通セミコンダクター株式会社 | 半導体集積回路装置およびその製造方法 |
| US8916919B2 (en) * | 2011-06-23 | 2014-12-23 | International Business Machines Corporation | Interdigitated vertical native capacitor |
| US8614472B1 (en) * | 2011-08-19 | 2013-12-24 | Integrated Device Technology, Inc. | Systems and methods for adjusting ultra-small metal-oxide-metal capacitors |
| JP5963549B2 (ja) * | 2012-06-05 | 2016-08-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6161267B2 (ja) | 2012-11-28 | 2017-07-12 | ルネサスエレクトロニクス株式会社 | コンデンサ、およびチャージポンプ回路 |
| JP2014120615A (ja) * | 2012-12-17 | 2014-06-30 | Fujitsu Semiconductor Ltd | 容量素子、容量アレイおよびａ／ｄ変換器 |
| US8952748B2 (en) | 2013-03-13 | 2015-02-10 | Futurewei Technologies, Inc. | Circuit and method for a multi-mode filter |
-
2015
- 2015-03-03 JP JP2015041387A patent/JP2016162925A/ja active Pending
- 2015-10-21 US US14/918,600 patent/US9484341B2/en active Active
- 2015-12-22 TW TW104143074A patent/TWI593075B/zh active
-
2016
- 2016-01-07 CN CN201610010155.2A patent/CN105938828B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN105938828A (zh) | 2016-09-14 |
| CN105938828B (zh) | 2019-03-08 |
| US9484341B2 (en) | 2016-11-01 |
| JP2016162925A (ja) | 2016-09-05 |
| US20160260706A1 (en) | 2016-09-08 |
| TW201633486A (zh) | 2016-09-16 |
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