JP7151510B2 - 容量ばらつき検出装置 - Google Patents
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Description
第1実施形態について説明する。図1は、本実施形態にかかる容量ばらつき検出装置の回路構成を示している。
また、上記したように、MOM容量に使用される配線レイヤーやMOM容量が備えられるエリアのメタル密度などのレイアウト構造が近似する場合は、容量値のばらつきは同一の傾向をもつ。このため、第1回路12の出力特性に基づいて検出した容量ばらつきは、同じチップに形成されている第2回路18についても同様となる。したがって、第1回路12の出力に基づいて検出した容量ばらつきを第2回路18の容量ばらつきとしてフィードバックし、第2回路18の容量ばらつきを補正することもできる。
第2実施形態について説明する。本実施形態では、レーダー用途のMMIC(Monolithic Microwave Integrated Circuit)を想定する。但し、レーダー用途のMMICは本発明を説明するための1例であり、これに限定するものではない。
第3実施形態について説明する。本実施形態では、上記した「増幅器の周波数特性をMOM容量値と高い相関係数をもたせること」の具体例について説明する。図12は、その具体例の一例を示した回路構成を示している。ただし、これはあくまでも一例を示したに過ぎず、この回路構成に限定するものではない。
第4実施形態について説明する。本実施形態では、通常動作時と容量ばらつき検出の際とで増幅器の利得を変化させる場合について説明する。なお、ここでは第2実施形態で説明したミリ波レーダーシステム101を例に挙げて説明するが、これ以外の回路構成においても適用可能である。
第5実施形態について説明する。第2実施形態では、外部装置20の外部信号源21からLO IN端子116に信号を入力し、LO OUT端子115の出力信号の電力を測定することでLO IN端子116からLO OUT端子115に至る経路における2点の周波数での利得差を求めた。
第6実施形態について説明する。本実施形態では、MOM容量の好ましい形態について説明する。
第7実施形態について説明する。本実施形態では、回路Aとして、第2実施形態などで説明した増幅器以外の回路を適用する場合の一例を示す。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。例えば、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。
11、21 内部、外部信号源
12 第1回路
13、22 内部、外部検出部
14、23 内部、外部計算部
15 制御部
17 記憶部
18 第2回路
101 ミリ波レーダーシステム
102 MMIC
Claims (14)
- 集積回路(10、102)の内部に形成され、容量を含む第1回路(12、113)と、
前記集積回路の内部または外部に備えられ、前記第1回路に信号を入力する信号源(11、21、112)と、
前記集積回路の内部または外部に備えられ、前記信号が入力されたときの前記第1回路の出力特性を検出する検出部(13、22、130)と、
前記集積回路の内部または外部に備えられ、前記検出部での検出結果から容量ばらつきの補正値を計算する計算部(14、23)と、
前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部(15、109c)と、を有し、
前記検出部は、複数の周波数での前記第1回路の出力より周波数特性を検出し、
前記計算部は、前記複数の周波数での前記第1回路の出力より検出した前記周波数特性に基づいて、前記補正値を計算する容量ばらつき検出装置。 - 前記検出部は、前記集積回路の外部に備えられた外部検出部(22)であると共に、
前記計算部は、前記集積回路の外部に備えられた外部計算部(23)であり、
前記集積回路が形成されたチップには、該チップに個別に前記外部計算部での計算結果を保存する記憶部(17、109b)が備えられている請求項1に記載の容量ばらつき検出装置。 - 前記検出部は、前記複数の周波数として、2点の周波数での前記第1回路の出力の利得または出力電力を検出し、
前記計算部は、前記2点の周波数での前記第1回路の出力の利得または出力電力の差を計算すると共に、該差に基づき、前記補正値を計算する請求項1または2に記載の容量ばらつき検出装置。 - 集積回路(10、102)の内部に形成され、容量を含む第1回路(113)と、
前記集積回路の内部または外部に備えられ、前記第1回路に信号を入力する信号源(11、21、112)と、
前記集積回路の内部または外部に備えられ、前記信号が入力されたときの前記第1回路の出力特性を検出する検出部(13、22、130)と、
前記集積回路の内部または外部に備えられ、前記検出部での検出結果から容量ばらつきの補正値を計算する計算部(14、23)と、
前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部(15、109c)と、を有し、
前記第1回路には、同一構成の増幅器が複数含まれている容量ばらつき検出装置。 - 前記増幅器は、前記集積回路内のローカル信号の増幅を担っている請求項4に記載の容量ばらつき検出装置。
- 集積回路(10、102)の内部に形成され、容量を含む第1回路(12、113)と、
前記集積回路の内部または外部に備えられ、前記第1回路に信号を入力する信号源(11、21、112)と、
前記集積回路の内部または外部に備えられ、前記信号が入力されたときの前記第1回路の出力特性を検出する検出部(13、22、130)と、
前記集積回路の内部または外部に備えられ、前記検出部での検出結果から容量ばらつきの補正値を計算する計算部(14、23)と、
前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部(15、109c)と、を有し、
前記第1回路には、高周波増幅器(200)が含まれており、該高周波増幅器の入出力の整合回路(210、220)は、トランス(211、221)と並列容量(212、213、222、223)で構成されている容量ばらつき検出装置。 - 前記トランスおよび前記並列容量は、前記集積回路が形成されたチップに積層されたメタル配線によって構成され、
前記トランスは、前記並列容量よりも上層に配置されると共に厚膜、幅広とされる配線で構成されている請求項6に記載の容量ばらつき検出装置。 - 前記周波数特性と前記容量ばらつきの相関係数Rの絶対値|R|が0.7<|R|<1の範囲内となる、請求項1ないし3のいずれか1つに記載の容量ばらつき検出装置。
- 集積回路(10、102)の内部に形成され、容量を含む第1回路(12、113)と、
前記集積回路の内部または外部に備えられ、前記第1回路に信号を入力する信号源(112)と、
前記集積回路の内部または外部に備えられ、前記信号が入力されたときの前記第1回路の出力特性を検出する検出部(13、22、130)と、
前記集積回路の内部または外部に備えられ、前記検出部での検出結果から容量ばらつきの補正値を計算する計算部(14、23)と、
前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部(15、109c)と、を有し、
前記信号源は、前記集積回路の内部に備えられるPLL部(112)である容量ばらつき検出装置。 - 前記第1回路には、同一構成の増幅器が複数含まれ、
前記増幅器は、前記集積回路内のローカル信号の増幅を担っており、
前記検出部にて前記周波数特性を検出すると共に前記計算部にて前記容量ばらつきの補正値を計算する際には、前記集積回路の通常動作時と比べて、前記増幅器の利得が下げられる請求項1ないし3のいずれか1つに記載の容量ばらつき検出装置。 - 集積回路(10、102)の内部に形成され、容量を含む第1回路(12、113)と、
前記集積回路の内部または外部に備えられ、前記第1回路に信号を入力する信号源(11、21、112)と、
前記集積回路の内部または外部に備えられ、前記信号が入力されたときの前記第1回路の出力特性を検出する検出部(13、22、130)と、
前記集積回路の内部または外部に備えられ、前記検出部での検出結果から容量ばらつきの補正値を計算する計算部(14、23)と、
前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部(15、109c)と、を有し、
前記制御部は、前記計算部での計算結果をフィードバックし、前記第1回路の容量ばらつきを補正する容量ばらつき検出装置。 - 前記制御部は、前記計算部での計算結果をフィードバックし、前記第1回路とは異なる回路ブロックであって、容量を含む第2回路(18、124)の容量ばらつきを補正する請求項1ないし11のいずれか1つに記載の容量ばらつき検出装置。
- 前記第1回路に含まれる容量と前記第2回路に含まれる容量はMOM容量であり、前記第1回路に含まれる容量と前記第2回路に含まれる容量は同一のレイヤーに形成されている請求項12に記載の容量ばらつき検出装置。
- 前記第1回路に含まれる容量が備えられたエリアと、前記第2回路に含まれる容量が備えられたエリアのメタル密度が合わせられている請求項13に記載の容量ばらつき検出装置。
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JP2005302839A (ja) | 2004-04-07 | 2005-10-27 | Toshiba Corp | 半導体集積回路 |
JP2009025043A (ja) | 2007-07-17 | 2009-02-05 | Toshiba Corp | 半導体集積装置およびその検査方法 |
JP2009224718A (ja) | 2008-03-18 | 2009-10-01 | Seiko Epson Corp | 集積回路装置、および電子機器 |
JP2016162925A (ja) | 2015-03-03 | 2016-09-05 | 力晶科技股▲ふん▼有限公司 | Momキャパシタ回路及び半導体装置 |
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JP2005302839A (ja) | 2004-04-07 | 2005-10-27 | Toshiba Corp | 半導体集積回路 |
JP2009025043A (ja) | 2007-07-17 | 2009-02-05 | Toshiba Corp | 半導体集積装置およびその検査方法 |
JP2009224718A (ja) | 2008-03-18 | 2009-10-01 | Seiko Epson Corp | 集積回路装置、および電子機器 |
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