JP2020120030A - 容量ばらつき検出装置および容量ばらつき検出方法 - Google Patents

Abstract

【課題】容量ばらつきを精度良く検出・補正することで、歩留まりの低下を抑制する。【解決手段】集積回路１０の内部信号源１１または外部信号源２１から第１回路１２に信号を入力し、信号が入力されたときの第１回路１２の出力を内部検出部１３または外部検出部２２で検出する。また、第１回路１２の出力の検出結果に基づいて、内部計算部１４または外部計算部２３で容量ばらつきの補正値を計算し、これを記憶部１７に記憶する。そして、制御部１５から制御信号を出力し、集積回路内部に備えられた第１回路１２や第２回路１８の容量ばらつきを補正する。【選択図】図１

Description

本発明は、容量ばらつき検出装置および容量ばらつき検出方法に関するものである。

半導体素子の製造工程でのばらつきの検査方法として、ウエハ上のスクライブラインに配置されたばらつき検査用のＴＥＧ（Test Element Group）素子をウエハ出荷前に測定することが知られている。従来技術として、ＰＣＭ（Process Control Monitoring）による容量素子測定の一例として、特許文献１に示される“容量測定方法”が挙げられる。この従来技術は、容量素子の距離を離すこと、具体的にはスクライブＰＣＭに配置した容量測定パターンの測定端子間距離を８００μｍ以上に離すことにより、容量値を高精度に測定できることを特徴としている。

また、ＰＣＭ以外の容量値を測定する従来技術の一例として、“微小静電容量検出回路”が挙げられる。この従来技術では、オペアンプに被測定容量を接続し、その出力信号を測定することにより容量値を測定している。

また、高精度に容量値を測定する手法としてＣＢＣＭ（Charge Based Capacitance Measurement）法が知られている。ＣＢＣＭ法では、被測定容量に充放電させることにより、被測定容量値を電流差（Ｉ−Ｉ’）、電源電圧（Ｖｄｄ）および発振器周波数から精度よく求めることが可能である。被測定容量値（Ｃ）は、電流差（Ｉ−Ｉ’）、電源電圧（Ｖｄｄ）および電流差発振器周波数（ｆ）より、次式にて求められる。

（数１） Ｃ＝（Ｉ−Ｉ_’）／（Ｖｄｄ×ｆ）

特開２００５−１６７１２６号公報 特開昭６２−６３８６９号公報

Chen, J.C. et al., "An on-chip, attofarad interconnect charge-based capacitance measurement (CBCM) technique"Electron Devices Meeting, Dec1996. IEDM, pp.69-72

上記した特許文献１のＰＣＭを使用する従来技術では、下記の３点の問題点が挙げられる。

（１）ＰＣＭ検査コストを削減するために、ＰＣＭは一般に抜き取り検査（抜き取り数はウエハ面内で１０点程度）で行われ、各チップにおける容量値を測定しているわけではないので、検査工程精度が落ちる。

（２）前工程でのＰＣＭの検査データを、後工程でのパッケージングが完了した後に行われる製品特性の検査に反映するためのデータ受け渡しのためのシステムが必要になる。

（３）ＰＣＭはＬＣＲメーターによる測定なので、測定値が数十ｆＦ程度の低い容量値は測れない。

また、上記の特許文献２、非特許文献１のどちらの場合も、容量値測定のみのための専用の回路を設ける必要があり、チップ内にその容量値測定の回路のエリアを設けなければならないし、また測定のための発振器を設けるなどの点において、不利である。

ここで、先端ＣＭＯＳプロセスでのばらつき要因の技術的背景について説明する。

ゲート長が１００μｍ以下のＣＭＯＳプロセスでは、トランジスタや抵抗などの拡散層に形成される素子のばらつきだけでなく、配線工程で発生するばらつきについても設計で考慮する必要が出てくる。

先端ＣＭＯＳプロセスにおいて、トランジスタの閾値電圧Ｖｔのばらつきは、ウエハ面内のシステマティックなばらつき成分は少なく、不純物の離散的なゆらぎによるランダムばらつきが支配的である。このばらつきについては、ゲート面積（ゲート幅×ゲート長）を増やすことでばらつき量を減らすことが可能である。

一方、配線を使用したＭＯＭ（Metal-Oxide-Metal）容量のばらつきは、ＣＭＰ（Chemical Mechanical Polishing）工程での過剰に削られるディッシングやエロージョンによる形状の変動が起因で発生する。このばらつきはトランジスタの閾値電圧Ｖｔのランダムなばらつきとは異なり、ウエハ面内でシステマティックな傾向を持ち、同一チップ内のＭＯＭ容量同士は近い値を持ちやすく、ランダムな成分は少ない。

したがって、ＭＯＭ容量に使用される配線レイヤーやＭＯＭ容量が備えられるエリアのメタル密度などの構造が合わせられている場合は、容量値は同一の値を持つ傾向があり、チップでの容量ばらつきを検出し、フィードバックすることでばらつきの影響を補正することが可能である。

このように、先端ＣＭＯＳプロセスでは配線を利用したＭＯＭ容量のばらつきの影響を無視することが出来ない。したがって、回路でＭＯＭ容量を形成している場合、このばらつきによる歩留まりの低下が課題となる。

本発明は上記点に鑑みて、チップ内に備えられる回路の出力特性が容量ばらつきと高い相関係数を持つことに着目し、回路の出力を測定することにより容量ばらつきを検出・補正することで、上記課題を解決することを目的とする。また、チップ内に入出力の端子をもつ高周波増幅器の周波数特性が容量ばらつきと高い相関係数を持つことに着目し、量産選別工程の際に任意の２つの周波数ポイントでの利得差を測定して容量ばらつきを検出・補正することで、容量値測定のみのための専用の回路を備えることなく、上記課題を解決することをもう１つの目的とする。

上記目的を達成するため、請求項１に記載の容量ばらつき検出装置は、集積回路（１０、１０２）の内部に形成され、容量を含む第１回路（１２）と、集積回路の内部または外部に備えられ、第１回路に信号を入力する信号源（１１、２１、１１２）と、集積回路の内部または外部に備えられ、信号が入力されたときの第１回路の出力の周波数特性を検出する検出部（１３、２２）と、集積回路の内部または外部に備えられ、検出部での検出結果から容量ばらつきの補正値を計算する計算部（１４、２３）と、集積回路の内部に備えられ、計算部での計算結果に基づき、集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部（１５、１０９ｃ）と、を有している。

このように、容量を含む第１回路に対して内部または外部の信号源から信号を入力して第１回路の出力を検出し、第１回路の出力の周波数特性から容量ばらつきの補正値を計算している。チップ内に備えられる第１回路の出力特性は、容量ばらつきと高い相関係数を持つ。このため、第１回路の出力を測定することにより容量ばらつきを検出することができる。この検出した容量ばらつきをフィードバックすることで、ばらつきの影響を抑制することが可能となり、歩留まりの低下を抑制できる。

また、請求項４に記載したように、検出部は、複数の周波数として、２点の周波数での第１回路の出力の利得または出力電力を検出し、計算部は、２点の周波数での第１回路の出力の利得または出力電力の差を計算すると共に、該差に基づき、補正値を計算することができる。

このように、任意の２つの周波数ポイントでの利得差を測定して容量ばらつきを検出・補正することで、容量値測定のみのための専用の回路を備えることなく、ばらつきの影響を抑制することが可能となる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかる容量ばらつき検出装置の回路構成を示す図である。 第２実施形態にかかる容量ばらつき検出の対象となるミリ波レーダーシステムの回路構成を示す図である。 ２つのＭＭＩＣを使用する形態のミリ波レーダーシステムの回路構成を示す図である。 ＭＭＩＣに外部装置を接続したときの回路構成を示した図である。 容量ばらつき検出・補正を実行する量産テストの処理フローを示した図である。 複数段の増幅器を含む経路の利得の高周波特性を示した図である。 容量ばらつきに応じた高周波特性の変化を示した図である。 単位容量に対する周波数ピークの依存性を表した図である。 ２点の周波数での利得差ｄＧ［ｄＢ］によって周波数特性を表す場合の説明図である。 利得差ｄＧと容量ばらつきの補正値との対応表の一例を示した図である。 複数のピークがある周波数特性の一例を示した図である。 ＭＯＭ容量値と高い相関係数を持つ周波数特性を有する増幅器の回路構成を示した図である。 通常動作時と容量ばらつき検出の際の利得の変化を説明する図である。 内部に検出部を備える場合のＭＭＩＣの回路構成を示した図である。 ＭＯＭ容量に用いられるｎ層の積層構造のメタル配線の断面を簡略化して示した図である。 パッシブローパスフィルタの回路構成を示した図である。 アクティブローパスフィルタの回路構成を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。図１は、本実施形態にかかる容量ばらつき検出装置の回路構成を示している。

図１に示すように、集積回路１０と外部装置２０とが備えられ、これら集積回路１０と外部装置２０とによって容量ばらつき検出装置が構成されている。ただし、容量ばらつき検出装置は、外部装置２０を含む場合と、外部装置２０を含まずに集積回路１０の少なくとも一部のみによって構成される場合とがあり、ここではいずれの場合も含む回路構成を示してある。

集積回路１０は、１チップに形成され、内部信号源１１、回路Ａを構成する第１回路１２、内部検出部１３、内部計算部１４、制御部１５、インターフェイス１６、記憶部１７および回路Ｂを構成する第２回路１８を有している。第１回路１２や第２回路１８には、ＭＯＭ容量などで構成される容量が含まれている。第１回路１２が構成する回路Ａは、容量ばらつき検出に用いられる回路である。第２回路１８が構成する回路Ｂは、回路Ａと同じチップに形成されていることから、回路Ａの容量ばらつきと同様の容量ばらつきを有し、回路Ａを用いて検出された容量ばらつきの検出結果に基づいて容量ばらつきが補正される回路である。

一方、外部装置２０は、テスターなどの半導体検査装置によって構成され、外部信号源２１、外部検出部２２および外部計算部２３を有している。

このような回路構成において、容量ばらつきを検出するために、容量を含む第１回路１２に内部信号源１１もしくは外部信号源２１から信号を入力し、第１回路１２の出力を内部検出部１３もしくは外部検出部２２で検出する。外部装置２０を用いる場合には、外部信号源２１から第１回路１２に信号を入力し、第１回路１２の出力を外部検出部２２で検出することができる。外部装置２０を用いない場合には、集積回路１０内において内部信号源１１から第１回路１２に信号を入力し、第１回路１２の出力を内部検出部１３で検出することができる。また、外部装置２０を用いる場合であっても、内部信号源１１から第１回路１２に信号を入力し、第１回路１２の出力を外部検出部２２で検出しても良いし、外部信号源２１から第１回路１２に信号を入力し、第１回路１２の出力を内部検出部１３で検出しても良い。

内部検出部１３もしくは外部検出部２２による第１回路１２の出力の検出結果は、内部計算部１４または外部計算部２３に伝えられる。これに基づき、内部計算部１４または外部計算部２３は、予め決められた変換表もしくは変換式を用いて、第１回路１２の出力特性から容量ばらつきを推定し、補正値を計算する。例えば、ＭＯＭ容量の単位面積容量のばらつきが、センター値の出来栄えに対しどの程度対的にばらついているかを測定することで容量ばらつきを推定し、変換表などを用いて、推定した容量ばらつきと対応する補正値を計算する。計算された補正値は、制御部１５を介して記憶部１７に保存され、制御信号として、容量を含む第１回路１２や第２回路１８の一方もしくは双方に送られる。なお、この補正値は、集積回路１０の記憶部１７に保存するだけではなく、本集積回路１０を制御する図示しないマイコンなどに保存することもできる。

そして、補正値の制御信号を受け取った第１回路１２や第２回路１８では制御信号にもとづき自身の回路のチューニングパラメータが変更される。

この一連の制御は内部検出部１３を使用した場合、動的に行うことが可能である。例えば、実際の製品使用時に第１回路１２の出力は、集積回路１０の自己発熱による温度や外部からの電気的ノイズにより時間的に変動するが、内部検出部１３を使用した場合、時間変化する第１回路１２の出力を動的に検出できるため、時間変化に対応する補正値の設定も可能となる。また、外部検出部２２を使用した場合でも、上記したように、集積回路１０の検査結果を集積回路１０の記憶部１７に保存することにより、容量ばらつきを補正することが可能である。

このように、本実施形態の容量ばらつき検査装置では、容量を含む第１回路１２に対して内部信号源１１もしくは外部信号源２１から信号を入力し、第１回路１２の出力を検出し、第１回路１２の出力特性から容量ばらつきを推定している。チップ内に備えられる第１回路１２の出力特性は、容量ばらつきと高い相関係数を持つ。このため、第１回路１２の出力を測定することにより容量ばらつきを検出することができる。
また、上記したように、ＭＯＭ容量に使用される配線レイヤーやＭＯＭ容量が備えられるエリアのメタル密度などのレイアウト構造が近似する場合は、容量値のばらつきは同一の傾向をもつ。このため、第１回路１２の出力特性に基づいて検出した容量ばらつきは、同じチップに形成されている第２回路１８についても同様となる。したがって、第１回路１２の出力に基づいて検出した容量ばらつきを第２回路１８の容量ばらつきとしてフィードバックし、第２回路１８の容量ばらつきを補正することもできる。

そして、このようにして第１回路１２や第２回路１８の容量ばらつきを補正できるため歩留まりの低下を抑制することが可能となる。また、ＰＣＭのような抜き取り検査ではなく、１チップごとに容量ばらつきの推定を行うことができるため、容量ばらつきの推定を高精度に行うことができる。本実施形態の容量ばらつきの検出、補正方法では、前工程でのＰＣＭの検査データをチップの製品検査の工程に反映するためのデータ受け渡しのシステムを特に必要としない。

なお、本実施形態では容量値の相対的な精度を求めているのに対し、従来技術の特許文献２、非特許文献１では容量の絶対値を測定している点が異なることに注意する必要がある。具体的には、本実施形態では単位面積当たりのＭＯＭ容量値のばらつきがセンター値の出来栄えに対しどの程度相対的にばらついているかを測定している。

（第２実施形態）
第２実施形態について説明する。本実施形態では、レーダー用途のＭＭＩＣ（Monolithic Microwave Integrated Circuit）を想定する。但し、レーダー用途のＭＭＩＣは本発明を説明するための１例であり、これに限定するものではない。

図２は、レーダー用途のＭＭＩＣ１０２を含むミリ波レーダーシステム１０１の回路構成を示している。ミリ波レーダーシステム１０１は、例えば、車両前方に７６〜８１ＧＨｚ帯の変調された電波を発射し、対象物から反射された反射波を測定することで、対象物との距離や相対速度を測るものとして用いられる。

図２に示すように、ミリ波レーダーシステム１０１は、ＭＭＩＣ１０２と制御器１０４とを有している。

制御器１０４は、ＭＭＩＣ１０２からの信号入力に基づいて対象物との距離や相対速度の測定を行うもので、例えばＣＰＵ１０５、ＲＯＭ、ＲＡＭ等によるメモリ１０６、Ｉ／Ｏ１０７、Ａ／Ｄ変換器１０８、を内蔵したマイクロコンピュータを用いて構成される。制御器１０４の機能は、ＭＭＩＣ１０２に搭載されることもあるが、ここでは制御系の各機能が制御器４に搭載されることとして説明する。

ＭＭＩＣ１０２は、１チップ内に各部が集積化されて構成されている。具体的には、ＭＭＩＣ１０２は、デジタル部１０９、インターフェイス１０９ｄ、送信部１１０、受信部１１１、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部１１２、局部発振信号分配増幅器（以下、ＬＯ分配部という）１１３、周波数ダブラー１１４、及び、高周波スイッチ１０３を備えている。また、ＭＭＩＣ１０２は、外部に局部発振（以下、ＬＯという）信号を出力するＬＯ ＯＵＴ端子１１５と、外部からＬＯ信号を入力するＬＯ ＩＮ端子１１６と、インターフェイス１０９ｄを介してデジタル部１０９に繋がる入出力端子１０９ｅを備えている。

デジタル部１０９は、レジスタ１０９ａ、不揮発性メモリ１０９ｂ、及び制御部１０９ｃを備えて構成され、インターフェイス１０９ｄおよび入出力端子１０９eを介してＭＭＩＣ１０２の外部との通信が可能となっている。ここでいう外部とは、図２に示す制御器１０４に加えて、後述する図４に示す外部装置２０を意味している。対象物との距離や相対速度を測定する際には、制御器１０４とＭＭＩＣ１０２とが接続され、容量ばらつき検出を行う際には、外部装置２０とＭＭＩＣ１０２とが接続される。

レジスタ１０９ａは、高周波スイッチ１０３の切り替えに関するデータや、ＬＯ分配部１１３に備えられる各種増幅器の利得に関するデータなどが書き込まれる部分である。レジスタ１０９ａは、インターフェイス１０９ｄを介して、制御器１０４や外部装置２０によって書き込み可能とされている。不揮発性メモリ１０９ｂは、容量ばらつき検出の結果、つまり製品固有の容量ばらつきの補正値が書き込まれる部分であり、記憶部に相当する部分である。不揮発性メモリ１０９ｂは、１度だけの書き込みが可能となっており、各チップ固有の容量ばらつき検出の結果が書き込まれると、それが消去されることなく保存される。制御部１０９ｃは、デジタル回路であり、レジスタ１０９ａに書き込まれたデータに基づいて、チップ内の各アナログ高周波ブロックに制御信号を送信する。具体的には、高周波スイッチ１０３の切替えを行ったり、ＬＯ分配部１１３に備えられる各種増幅器に対して利得の設定を行う制御信号を伝えたりする。また、制御部１０９ｃは、不揮発性メモリ１０９ｂに書き込まれた容量ばらつきの補正値を補正が行われる各部に伝える。本実施形態の場合、ＬＯ分配部１１３に備えられる各種増幅器が回路Ａに相当し、受信部１１１に備えられる後述するフィルタ１２４などが回路Ｂに相当する。

なお、上記したように、本実施形態では、制御器１０４に制御系の各機能を搭載しているが、ＭＭＩＣ１０２に少なくとも一部の機能を搭載する場合には、デジタル部１０９に搭載される。

ＰＬＬ部１１２は、ＶＣＯ（Voltage Controlled Oscillator）及びこのＶＣＯの出力信号を制御するフィードバックループ回路（何れも図示せず）を備える。ＰＬＬ１２ａは、例えばＦＭＣＷ（Frequency Modulated Continuous Wave）などの方式により変調されたＬＯ信号を生成し、高周波スイッチ１０３に出力する。

高周波スイッチ１０３は、レジスタ１０９ａに書き込まれたデータに基づいて制御部１０９ｃから制御信号が伝えられることにより経路切替えを行う。ＭＭＩＣ１０２に制御器１０４が接続されると、制御器１０４の制御信号が入出力端子１０９ｅおよびインターフェイス１０９ｄを介して入力されることでレジスタ１０９ａへのデータの書き込みが行われ、さらに書き込まれたデータに基づく制御信号が制御部１０９ｃから伝えられる。これにより、高周波スイッチ１０３はＰＬＬ部１１２をＬＯ分配部１１３に接続する。また、ＭＭＩＣ１０２に外部装置２０が接続されると、外部装置２０の制御信号が入出力端子１０９ｅおよびインターフェイス１０９ｄを介して入力されることでレジスタ１０９ａのデータの書き込みが行われ、さらに書き込まれたデータに基づく制御信号が制御部１０９ｃから伝えられる。これにより、高周波スイッチ１０３はＬＯ ＩＮ端子１１６をＬＯ分配部１１３に接続する。

ＬＯ分配部１１３は、高周波スイッチ１０３を介してＬＯ ＩＮ端子１１６から入力されるＬＯ信号もしくはＰＬＬ部１１２から出力されたＬＯ信号を増幅し、送信部１１０や周波数ダブラー１１４およびＬＯ ＯＵＴ端子１１５に分配する。

ＬＯ分配部１１３には、高周波増幅器で構成された複数の増幅器が備えられており、各増幅器によってＬＯ信号を増幅している。ＬＯ分配部１１３の内部の分岐箇所の前後に配置される各増幅器は、同一の回路構成を取ることができる。また、各増幅器は利得を可変させられる可変利得増幅器で構成されている。各増幅器の利得の設定値は、レジスタ１０９ａにデータとして書き込まれており、制御部１０９ｃによりその設定値が反映された制御信号が各増幅器に伝えられるようになっている。通常のレーダー動作時は、ＰＬＬ部１１２から出力されたＬＯ信号がＬＯ分配部１１３の各増幅器で増幅されたのち、送信部１１０や周波数ダブラー１１４を介して受信部１１１に入力される。

なお、図２においては、図の簡略化のために、各種制御信号の伝達を行う制御線について図示を省略する。また、ＬＯ分配部１１３に備えられる複数の増幅器の数についても任意であり、ここでは一例を示したに過ぎない。例えば、ＬＯ ＩＮ端子１１６からＬＯ ＯＵＴ端子１１５に至る経路に２つの増幅器を図示したが、１つの増幅器としても良いし、３つ以上の増幅器を備えるようにしても良い。

周波数ダブラー１１４は、ＬＯ分配部１１３から伝えられたＬＯ信号の周波数を２倍に変換し、変換後のＬＯ信号を受信部１１１に伝える。

送信部１１０は、送信チャンネルＴＸ１ｃｈ〜ＴＸｎｃｈごとに送信器１１７を備える。図２では、送信部１１０がｎチャンネル分の送信チャンネルＴＸ１ｃｈ〜ＴＸｎｃｈを備えた例を示してある。

送信器１１７は、移相器１１８、周波数ダブラー１１９、電力増幅器１２０をそれぞれ縦続接続して構成される。移相器１１８は、各送信チャンネルＴＸ１ｃｈ〜ＴＸｎｃｈにおける位相を制御する。移相器１１８は、周波数ダブラー１１９の前に接続されているが、周波数ダブラー１１９の後に置くことも可能である。図２においては、周波数ダブラー１１９の前段に移相器１１８を設けた場合を一例として示してある。また、ここでは、周波数ダブラー１１９を用いた例を示しているが、入力信号周波数の３倍の周波数を出力する周波数トリプラーなどの周波数逓倍器を用いることもできる。電力増幅器１２０は移相器１１８および周波数ダブラー１１９を経た高周波信号の電力増幅を行う。

各送信チャンネルＴＸ１ｃｈ〜ＴＸｎｃｈにおける送信器１１７の出力は、プリント基板上に形成されたアンテナ素子ＡＴの給電点にそれぞれ接続されている。そして、各送信チャンネルＴＸ１ｃｈ〜ＴＸｎｃｈにおける送信部１１０から伝えられた高周波信号は、最終的に、アンテナ素子ＡＴを通じて変調された電波として対象物へ向けて放射される。

受信部１１１は、受信チャンネルＲＸ１ｃｈ〜ＲＸｍｃｈごとに受信器１２１を備える。図２では、受信部１１１がｍチャンネル分の受信チャンネルＲＸ１ｃｈ〜ＲＸｍｃｈを備えた例を示してある。受信チャンネル数ｍについては、送信チャンネル数ｎと同じであっても良いし、異なっていても良い。各受信チャンネルＲＸ１ｃｈ〜ＲＸｍｃｈの受信器１２１は、ＬＮＡ(Low Noise Amplifier)１２２、ミキサ１２３、フィルタ１２４及び中間周波数増幅器１２５を備え、それぞれ各受信チャンネルＲＸ１ｃｈ〜ＲＸｍｃｈのアンテナ素子ＡＲに接続されている。

対象物から反射された反射波は、複数のアンテナ素子ＡＲを介して各受信部１１１に入力される。各受信部１１１のＬＮＡ１２２は、それぞれのアンテナ素子ＡＲを介して入力された受信信号を増幅し、ミキサ１２３に出力する。ミキサ１２３は、周波数ダブラー１１４で周波数が２倍とされたＬＯ信号により、受信信号をより低周波の中間周波数に周波数変換する。フィルタ１２４は、ローパスフィルタにより構成されており、ミキサ１２３より入力された信号のうちの低周波数成分のみを通過させ、中間周波数増幅器１２５に伝える。このフィルタ１２４にも、ＭＯＭ容量などで構成される容量が含まれている。フィルタ１２４がＬＯ分配部１１３と同じチップに備えられていることから、フィルタ１２４の容量ばらつきはＬＯ分配部１１３に備えられる複数の増幅器それぞれの容量ばらつきと同様となる。言いかえると、ＬＯ分配部１１３に備えられる容量値のばらつきとフィルタ１２４の容量値のばらつきに有意な相関関係を持つ。

中間周波数増幅器１２５は、例えば可変利得増幅器により構成され、レジスタ１０９ａに設定された設定値により、フィルタ１２４から伝えられた信号を増幅し、制御器１０４のＡ／Ｄ変換器１０８に出力する。制御器１０４は、Ａ／Ｄ変換器１０８により変換されたデジタルデータに基づいて信号処理を実行することで、対象物との距離や相対速度を算出する。

なお、ここではＭＭＩＣ１０２を１つのみ備えた構成について説明したが、レーダー用途のＭＭＩＣ１０２では、同一種類のチップを複数使用する形態とすることもできる。例えば、図３は、２つのＭＭＩＣ１０２を使用する形態の回路構成を示している。このような構成では、一方のチップのＰＬＬ部１１２のみを発振動作させてＬＯ信号を生成させると共にそのＬＯ信号をＬＯ ＯＵＴ端子１１５から出力させ、他方のチップのＬＯ ＩＮ端子１１６より入力するという使用形態にできる。これにより、一方のチップをマスター動作、他方のチップをスレーブ動作させることで、ミリ波レーダーシステム１０１の送信チャンネルや受信チャンネルを増やすという使用方法を実現できる。このように、送信チャンネルや受信チャンネルを増やすことで、ミリ波レーダーシステム１０１の性能を高めることが可能となる。

続いて、本実施形態のミリ波レーダーシステム１０１に備えられるＭＭＩＣ１０２の容量ばらつき検出方法について、図４〜図１０を参照して説明する。容量ばらつき検出は、ＭＭＩＣ１０２の製品出荷時の量産の選別工程の際に、図４に示すようにＭＭＩＣ１０２に対して外部装置２０を接続し、図５に示すステップ（１）〜（５）を実施することにより行われる。外部装置２０は、第１実施形態で説明した外部装置２０と同様の構成とされ、外部信号源２１、外部検出部２２および外部計算部２３を有している。

ＭＭＩＣ１０２は、外部との高周波の入出力端子となるＬＯ ＩＮ端子１１６、ＬＯ ＯＵＴ端子１１５を備えている。このため、製品出荷時に、ＬＯ ＩＮ端子１１６からＬＯ ＯＵＴ端子１１５に至る経路の高周波特性を量産の選別工程で測定することが可能である。具体的には、外部装置２０における外部信号源２１よりＬＯ ＩＮ端子１１６よりＬＯ信号を入力し、ＬＯ ＯＵＴ端子１１５の出力を外部検出部２２で測定する。

ＬＯ ＩＮ端子１１６からＬＯ ＯＵＴ端子１１５に至る経路には、ＬＯ分配部１１３の一部を構成する複数段の増幅器が接続されている。ステップ（１）のアナログ信号出力テスト１では、この複数段の増幅器を含む経路の利得の高周波特性を得る。この経路の利得の高周波特性は、図６のような周波数特性として得ることができる。すなわち、図６に示すように、利得の周波数特性が上に凸となる単一の周波数ピークを持つ特性を得ることができる。このため、この経路の利得を測定し、その測定結果に基づいて容量ばらつきを測定することができる。

ただし、実際の量産の選別工程では、幅広い周波数のスペクトラムを取ることはせずに、複数点の周波数での測定を実施することで周波数特性を得る。例えば、図６に示したように、２点の周波数で利得を測定する。周波数の値として一例を挙げると、レーダー用途のＭＭＩＣ１０２がカバーする送受信の周波数が７６〜８１ＧＨｚの場合、周波数ダブラー１１４、１１９の前のＬＯ分配部１１３の周波数は、その半分の３８．０〜４０．５ＧＨｚが対応するため、この２つの周波数ポイントでそれぞれの利得を測定する。具体的には、外部信号源２１からＬＯ ＩＮ端子１１６に上記２つの周波数としたＬＯ信号を入力し、ＬＯ ＯＵＴ端子１１５の出力電力を測定することで、ＬＯ ＩＮ端子１１６からＬＯ ＯＵＴ端子１１５に至る経路の利得を測定している。

ＬＯ分配部１１３を構成する増幅器の周波数特性、言い換えるとＬＯ ＩＮ端子１１６からＬＯ ＯＵＴ端子１１５に至る経路の利得のピークの周波数を、ＭＯＭ容量値と高い相関係数を持たせることにより、図７および図８に示すような周波数特性を得ることができる。

図７に示すように、容量ばらつきに応じて、利得の周波数特性における周波数ピークが変化する。このため、図６に示したように、２点の周波数で利得を測定した場合、容量ばらつきに応じて異なった利得が得られることになる。

また、図８のような、ＷＡＴ（Wafer Acceptance Test）での容量値に対する周波数ピークの依存性を表すデータについては、予め、試作段階のチップにて、ＭＯＭ容量と増幅器の周波数特性の相関図を測定しておき、容量に対する相関関係を補正のための基礎データとして測定しておく。なお、この図に示されるデータについて、複数のウエハロットについて相関係数Ｒの絶対値｜Ｒ｜を測定したところ、約０．９３（Ｒ^２＝０．８８）という高い値となった。このことから、ＭＯＭ容量と増幅器の周波数特性とが有意な相関を持っていることが判る。以上により、ステップ（１）でのアナログ信号出力テスト１が終了する。

続いて、ステップ（２）として、ステップ（１）でのアナログ信号出力テスト１での測定結果に基づいて、外部計算部２３にて、容量ばらつきの補正値を決定する。

まず、ステップ（１）で得られた２点の周波数での利得の差分である利得差ｄＧ［ｄＢ］を算出する。図９の実線で表される周波数特性のように、３８．０ＧＨｚでの利得が４０．５ＧＨｚでの利得よりも大きい場合には利得差ｄＧ［ｄＢ］が正の値として算出される。また、図中一点鎖線で表される周波数特性のように、３８．０ＧＨｚでの利得が４０．５ＧＨｚでの利得よりも大きい場合には利得差ｄＧ［ｄＢ］が負の値として算出される。

また、図１０に示すように、利得差ｄＧ［ｄＢ］より、容量のセンター値からのばらつきの割合に変換するための対応表を予め用意しておき、このテーブルを参照することで、変換のための補正値を算出する。図１０に示す対応表については、予め図８で示した基礎データに基づき、変換の対応を決めておくことで作成する。また、一般に容量ばらつきの補正は、ＣＭＯＳのデジタル回路を介して行われるため、容量ばらつき量を分割する範囲を決め、それに基づいて図１０の対応表を作成する。図１０では、３ｂｉｔの８分割とする場合の例を示してある。

以上のフローを量産の選別工程では各々チップにおいて適用することで、２点の周波数における利得差ｄＧ［ｄＢ］から推定された容量ばらつきが一意に決定される。以上により、ステップ（２）での容量ばらつきの補正値の決定が完了する。

続いて、ステップ（３）として、デジタル部１０９の不揮発性メモリ１０９ｂへの保存を行う。

上記したステップ（２）で決定した個々のチップにおける容量ばらつきのデータ、ここでは補正値のデータを、入出力端子１０９eおよびインターフェイス１０９ｄを通じて外部計算部２３よりデジタル部１０９に入力し、不揮発性メモリ１０９ｂへ書き込む。量産の選別工程における量産テスト時が出荷する全ＭＭＩＣ１０２にアクセス可能な唯一の機会であり、その工程を利用することで、それぞれのチップ個別に容量ばらつきのデータを保存することが可能となる。以上により、ステップ（３）での不揮発性メモリ１０９ｂへの保存が完了する。不揮発性メモリ１０９ｂとして、より具体的には電気ヒューズ（ｅＦＵＳＥ）が使用される。

続いて、ステップ（４）として、デジタル部１０９での制御シーケンスを実行することで容量ばらつき補正を行う。

具体的には、制御部１０９ｃにて、不揮発性メモリ１０９ｂに保存された補正値のデータを読み出し、容量ばらつきの補正が必要な回路ブロック、例えばフィルタ１２４やＬＯ分配部１１３の各増幅器に対して、補正値のデータと対応する制御信号を伝える。これにより、制御信号が伝えられた各回路ブロックは、容量ばらつきの補正が行われた状態となる。以上により、ステップ（４）での制御シーケンスの実効が完了する。

続いて、ステップ（５）として、アナログ信号出力テスト２を行う。具体的には、ステップ（４）での容量ばらつき補正が適用された状態で、ＬＯ ＯＵＴ端子での出力信号の選別検査を行う。以上により、図５に示すフローが完了となる。

なお、上記したステップ（１）〜（４）については、他の量産出荷検査、例えば送信部１１０から出力する電波の出力電力の検査、受信部１１１の雑音指数の検査などの各種検査項目の前に行っている。このようにすることで、容量ばらつきの補正が必要な回路ブロックに関して、容量ばらつきの補正を行った状態で検査が行われるようにしている。

次に、本実施形態の容量ばらつき検出装置やその検出方法により得られる効果について説明する。具体的には、以下の（１）〜（３）に示す効果が得られる。

（１）ウエハ面内の抜き取り検査ではないので、各チップにおける容量ばらつきを高精度に推定することができる。容量ばらつきを精度よく推定することが可能な一つの理由として、複数点、ここでは周波数２点での利得差ｄＧ［ｄＢ］から容量ばらつきを推定しているためである。言い換えると１点の周波数での利得変動から、容量ばらつきを求めようとしても、他の要因（トランジスタの閾値電圧Ｖｔのばらつき、抵抗ばらつき等）が影響するため、精度良く（容量に対する相関係数を高く）することが難しい。

（２）推定した容量ばらつき結果を不揮発性メモリ１０９ｂを通して自身の増幅器やフィルタ１２４などの他の回路ブロックにフィードバックし補正することで、容量のばらつきによる歩留まりを改善することが出来る。

ただし、ここで行っている容量ばらつきの補正は、相関関係の高さを利用した補正で歩留まりを向上させることを目的としている。このため、すべてのチップについて常に正しく補正が実施されることを保証しているわけではない。

（３）容量ばらつき検出のための追加の容量ばらつき検出専用の回路は必要なく、また、通常のＲＦ検査工程での選別の結果（利得）を流用することが出来るので、テスト工数への影響が少ない。

なお、上記では、増幅器の周波数特性について、単一の周波数ピークを有している場合を例に挙げたが、複数ピークがある場合やピークが不明瞭な周波数特性の場合でも、適切な周波数における利得差をとることで、容量ばらつきの推定は可能である。具体的には、２点の周波数を適切に取ることである。

このように適切に周波数ポイントをとることで図１１のようなピークが複数ある場合やピークが不明瞭な場合でも容量のばらつきの推定が可能になる。図１１のように、２つのピークが独立した異なる周波数ピークを持つ要素の合成でつくられている場合、それぞれのピークが容量増加または減少に対して同じ方向にシフトする回路トポロジーであれば、周波数２点での利得差から、容量ばらつきの推定は可能である。

（第３実施形態）
第３実施形態について説明する。本実施形態では、上記した「増幅器の周波数特性をＭＯＭ容量値と高い相関係数をもたせること」の具体例について説明する。図１２は、その具体例の一例を示した回路構成を示している。ただし、これはあくまでも一例を示したに過ぎず、この回路構成に限定するものではない。

図１２に示すように、高周波増幅器２００の入出力の整合回路２１０、２２０として、トランス（インダクタを含む）２１１、２２１と並列容量２１２、２１３、２２２、２２３による構成とすることで、高い相関関係を持たせることが可能である。

並列容量２１２、２１３、２２２、２２３については、ファウンダリからＰＤＫ(Process Design Kit)として提供されるＭＯＭ容量で構成してもよいし、配線間のネイティブな寄生容量を使用しても良い。ここで共通するのは、配線間の縦方向と横方向を含む層間を利用し容量を形成することである。

また、トランス２１１、２２１の両側に容量を設けているが、どちらか一方でも構わない。また、図１２において、電圧−電流変換（ｇｍ変換）を行う増幅部コア２３０の部分はトランジスタにより構成される。また、増幅部コア２３０の部分のトランジスタの構成についてはどのようなものでも良く、例えばソース接地やカスコード接続等、形態は特に問わない。

本実施形態の場合、さらなる期待される効果は、高周波増幅器２００の整合回路２１０、２２０をトランス（インダクタ）２１１、２２１と並列容量２１２、２１３、２２２、２２３で構成することにより高い相関係数を得られることである。

本実施形態で高い相関係数を得られる原理としては、増幅器の周波数特性はトランスと容量により決まる共振周波数により決まるためである。即ち、容量値が増えるにつれ、共振周波数は低い周波数になり、容量値が減るにつれ、共振周波数は高い周波数になるためである。

（第４実施形態）
第４実施形態について説明する。本実施形態では、通常動作時と容量ばらつき検出の際とで増幅器の利得を変化させる場合について説明する。なお、ここでは第２実施形態で説明したミリ波レーダーシステム１０１を例に挙げて説明するが、これ以外の回路構成においても適用可能である。

第２実施形態で説明したように、ＬＯ分配部１１３の各増幅器は、利得を可変させられる可変利得増幅器で構成されている。ミリ波レーダーシステム１０１にて対象物との距離や相対速度の測定を行う通常動作時においては、送信部１１０への入力電力をある一定レベルにする必要があるため、ＬＯ分配部１１３の各増幅器の利得を上げ、出力電力を飽和させている。このとき、ＬＯ分配部１１３のように増幅器を多段で構成している場合、出力電力が飽和し、図１３のように、周波数特性がフラットになり、ピークとなる周波数が不明瞭となる。

このため、容量ばらつき検出の際に周波数特性を検出するときに、増幅器の利得を通常動作時より下げる。これにより、図１３の一点鎖線で示したように、増幅器の出力電力を飽和させないようにでき、２つの周波数ポイントでの利得差ｄＧ［ｄＢ］を検出することが可能となる。

（第５実施形態）
第５実施形態について説明する。第２実施形態では、外部装置２０の外部信号源２１からＬＯ ＩＮ端子１１６に信号を入力し、ＬＯ ＯＵＴ端子１１５の出力信号の電力を測定することでＬＯ ＩＮ端子１１６からＬＯ ＯＵＴ端子１１５に至る経路における２点の周波数での利得差を求めた。

本実施形態では、第２実施形態で説明した外部装置２０の外部信号源２１を使用せずに、図１４に示すように、信号源としてＭＭＩＣ１０２の内部のＰＬＬ部１１２を使用し、パワーセンサ１３０を使用して出力電力を検出することで周波数特性を測定する。

信号源となるＰＬＬ部１１２、検出部となるパワーセンサ１３０をＭＭＩＣ１０２内部に備えることで量産でのテスト工程でＬＯ ＩＮ端子１１６に外部信号源２１を接続する必要がなくテストの簡易化（テスターの信号源の切替が不要）を図ることができ、コストを削減することが可能である。

また、信号源も検出部もＭＭＩＣ１０２内部で閉じることで、製品としての通常動作させている状態で動的に補正をすることも可能である。

なお、この場合、デジタル部１０９に内部計算部としての機能を持たせるようにし、パワーセンサ１３０での検出結果をデジタル部１０９に伝え、検出結果に基づいて容量ばらつきの補正値を算出する。このようにすれば、外部装置２０を用いなくても、容量ばらつきの補正を行える。

（第６実施形態）
第６実施形態について説明する。本実施形態では、ＭＯＭ容量の好ましい形態について説明する。

図１５は、ＭＯＭ容量に用いられるｎ層の積層構造のメタル配線の断面を簡略化して示している。ＭＯＭ容量は配線工程の下層のローカル配線を使用して形成される。下層の配線はメタル膜厚及び層間膜の膜厚が上層のグローバル配線に対して薄く、また最小の配線幅の設計ルールが狭いため、単位面積当たりの容量値を大きくすることができるためである。

本実施形態では、ばらつき検出する容量を含む回路Ａと制御対象となる回路ＢのＭＯＭ容量の構成を同じにすることにより、容量ばらつき補正の精度を改善する。すなわち、使用するレイヤーを一致させことで同一の層間膜のばらつきの影響を受けやすく、互いに異なるレイヤーを使用する場合と比べて相関関係を改善することが可能である。

具体的には、検出側も制御対象側もＭＯＭ容量の形成する層を図１５中のＭ１層からＭ３層を使用するなどである。

レイヤーを一致させるだけでなく、回路Ａと回路Ｂで使用する容量値が異なる場合でも、容量を分割してユニット化し、分割されたユニットの容量の構造を同一にすることにより、補正の精度を高めることが可能になる。さらに、各ＭＯＭ容量を構成する配線の形状や長さ、幅、ピッチ、メタル密度についても一致させるようにすると、補正の精度を高めることが可能になる。

このように、回路Ａに含まれるＭＯＭ容量と回路Ｂに含まれるＭＯＭ容量について、構造を近似させることで、より相関関係を改善することができ、より容量ばらつきの推定を精度良く行うことが可能となる。

（第７実施形態）
第７実施形態について説明する。本実施形態では、回路Ａとして、第２実施形態などで説明した増幅器以外の回路を適用する場合の一例を示す。

図１６Ａおよび図１６Ｂは、フィルタ回路３００の回路構成を示している。これらの図に示されるようなフィルタ回路３００を回路Ａとして適用することができる。

図１６Ａでは、フィルタ回路３００がパッシブローパスフィルタの場合、図１６Ｂでは、フィルタ回路３００がアクティブローパスフィルタの場合を示しているが、これらの回路構成に限定するものではなく、他の回路構成であっても構わない。図１６Ａに示したフィルタ回路３００は、抵抗３１１が備えられたネット３１２に並列容量３１３を接続した構成とされている。図１６Ｂに示したフィルタ回路３００は、演算増幅器３２１の反転入力端子に抵抗３２２を接続すると共に非反転入力端子を接地電位点に接続し、増幅素子３２１の反転入力端子と出力端子との間に抵抗３２３と容量３２４を並列接続した構成とされている。

ＲＣローパスフィルタ回路の場合、カットオフ周波数や時定数などの時間応答のばらつき変動は、容量ばらつきと抵抗ばらつきの組み合わせにより決まる。この場合、カットオフ周波数のばらつきに抵抗値のばらつきが影響するために、そのままだと容量値のばらつきを精度良く見積もるのが難しい。言い換えると、カットオフ周波数に対する容量の相関係数が低い。

したがって、容量だけでなく、抵抗のばらつきより周波数依存が決まる回路の場合は、予め各チップにおける抵抗値のばらつきを別途測定しておき、その抵抗値のばらつきを考慮した上で容量値のばらつきを見積もることで、精度良い検出が可能になる。もしくは、抵抗のレイアウト形状について、Ｌ／Ｗ比を一定にしたまま抵抗長Ｌ、幅Ｗそれぞれを大きくすることでレイアウト起因のばらつきを抑えることが可能になり、結果として、容量ばらつき検出の精度を向上させることが可能になる。

なお、第３実施形態で説明した高周波増幅器２００の入出力の整合回路２１０、２２０のように、トランス（インダクタ）と並列容量を組み合わせて周波数特性が決まる場合、インダクタは上層の厚膜、幅広であるグローバル配線を使用して（目安として２μｍ以上）形成されることが一般的である。つまり、並列容量は下層の配線で形成されるが、トランスはそれより上層に位置する厚膜、幅広の配線で形成される。このため、仮に製造工程でグローバル配線の膜厚や幅にばらつきが発生したとしても、インダクタのインダクタンス自体の変動に与える影響は少ない。したがって、第３実施形態で示したトランスを含む場合は、周波数特性に対する容量ばらつきの相関係数が高くなる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。例えば、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。

例えば、集積回路が形成された同じチップ内に備えられた容量を含む回路Ａ、回路Ｂを有する構成として、第２実施形態のようなレーダー用途のＭＭＩＣ１０２を含むミリ波レーダーシステム１０１の回路構成を例に挙げた。しかしながら、これは一例を示したに過ぎず、他の集積回路についても適用可能である。

１０ 集積回路
１１、２１ 内部、外部信号源
１２ 第１回路
１３、２２ 内部、外部検出部
１４、２３ 内部、外部計算部
１５ 制御部
１７ 記憶部
１８ 第２回路
１０１ ミリ波レーダーシステム
１０２ ＭＭＩＣ

Claims (16)

1. 集積回路（１０、１０２）の内部に形成され、容量を含む第１回路（１２、１１３）と、
   前記集積回路の内部または外部に備えられ、前記第１回路に信号を入力する信号源（１１、２１、１１２）と、
   前記集積回路の内部または外部に備えられ、前記信号が入力されたときの前記第１回路の出力特性を検出する検出部（１３、２２、１３０）と、
   前記集積回路の内部または外部に備えられ、前記検出部での検出結果から容量ばらつきの補正値を計算する計算部（１４、２３）と、
   前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部（１５、１０９ｃ）と、を有している容量ばらつき検出装置。
2. 前記検出部は、前記集積回路の外部に備えられた外部検出部（２２）であると共に、
   前記計算部は、前記集積回路の外部に備えられた外部計算部（２３）であり、
   前記集積回路が形成されたチップには、該チップに個別に前記外部計算部での計算結果を保存する記憶部（１７、１０９ｂ）が備えられている請求項１に記載の容量ばらつき検出装置。
3. 前記検出部は、複数の周波数での前記第１回路の出力より周波数特性を検出し、
   前記計算部は、前記複数の周波数での前記第１回路の出力より検出した前記周波数特性に基づいて、前記補正値を計算する請求項１または２に記載の容量ばらつき検出装置。
4. 前記検出部は、前記複数の周波数として、２点の周波数での前記第１回路の出力の利得または出力電力を検出し、
   前記計算部は、前記２点の周波数での前記第１回路の出力の利得または出力電力の差を計算すると共に、該差に基づき、前記補正値を計算する請求項３に記載の容量ばらつき検出装置。
5. 前記第１回路（１１３）には、同一構成の増幅器が複数含まれている請求項１ないし４のいずれか１つに記載の容量ばらつき検出装置。
6. 前記増幅器は、前記集積回路内のローカル信号の増幅を担っている請求項５に記載の容量ばらつき検出装置。
7. 前記第１回路には、高周波増幅器（２００）が含まれており、該高周波増幅器の入出力の整合回路（２１０、２２０）は、トランス（２１１、２２１）と並列容量（２１２、２１３、２２２、２２３）で構成されている１ないし６のいずれか１つに記載の容量ばらつき検出装置。
8. 前記トランスおよび前記並列容量は、前記集積回路が形成されたチップに積層されたメタル配線によって構成され、
   前記トランスは、前記並列容量よりも上層に配置されると共に厚膜、幅広とされる配線で構成されている請求項７に記載の容量ばらつき検出装置。
9. 前記周波数特性と前記容量ばらつきの相関係数Ｒの絶対値｜Ｒ｜が０．７＜｜Ｒ｜＜１の範囲内となる請求項１ないし８のいずれか１つに記載の容量ばらつき検出装置。
10. 前記信号源は、前記集積回路の内部に備えられるＰＬＬ部（１１２）である請求項１ないし９のいずれか１つに記載の容量ばらつき検出装置。
11. 前記検出部にて前記周波数特性を検出すると共に前記計算部にて前記容量ばらつきの補正値を計算する際には、前記集積回路の通常動作時と比べて、前記増幅回路の利得が下げられる請求項６に記載の容量ばらつき検出装置。
12. 前記制御部は、前記計算部での計算結果をフィードバックし、前記第１回路の容量ばらつきを補正する請求項１ないし１１のいずれか１つに記載の容量ばらつき検出装置。
13. 前記制御部は、前記計算部での計算結果をフィードバックし、前記第１回路とは異なる回路ブロックであって、容量を含む第２回路（１８、１２４）の容量ばらつきを補正する請求項１ないし１２のいずれか１つに記載の容量ばらつき検出装置。
14. 前記第１回路に含まれる容量と前記第２回路に含まれる容量はＭＯＭ容量であり、前記第１回路に含まれる容量と前記第２回路に含まれる容量は同一のレイヤーに形成されている請求項１３に記載の容量ばらつき検出装置。
15. 前記第１回路に含まれる容量が備えられたエリアと、前記第２回路に含まれる容量が備えられたエリアのメタル密度が合わせられている請求項１４に記載の容量ばらつき検出装置。
16. 集積回路（１０、１０２）の内部に形成され、容量を含む第１回路（１２、１１３）と、
    前記集積回路の内部または外部に備えられ、前記第１回路に信号を入力する信号源（１１、２１、１１２）と、
    前記集積回路の内部または外部に備えられ、前記第１回路の出力の周波数特性を検出する検出部（１３、２２、１３０）と、
    前記集積回路の内部または外部に備えられ、容量ばらつきの補正値を計算する計算部（１４、２３）と、
    前記集積回路の内部に備えられ、前記計算部での計算結果に基づき、前記集積回路の内部に備えられた回路ブロックの容量ばらつきを補正する制御信号を出力する制御部（１５、１０９ｃ）と、を有する容量ばらつき検出装置を用いた容量ばらつき検出方法であって、
    前記信号源から前記第１回路に対して前記信号を入力することと、
    前記検出部にて、前記第１回路に前記信号が入力されたときの前記第１回路の出力の周波数特性を検出することと、
    前記計算部にて、前記検出部での検出結果にから前記補正値を計算することと、を含む、容量ばらつき検出方法。

Images