JP2008034926A - Ｐｌｌ回路を備えた半導体集積回路 - Google Patents

Abstract

【課題】製造条件によるデバイス特性のバラツキや使用温度、電源電圧などの使用環境によるデバイス特性のバラツキがある場合でも、未然にＶＣＯ６の発振停止を防止すると共に、安定的に起動を行うことができるＰＬＬ回路を備えた半導体集積回路を提供する。
【解決手段】ＰＬＬ回路２の過渡応答時間とデバイス及び使用環境に応じたチャージポンプ４の電流値を、事前にメモリ１０に保存しておき、マイコン９からの制御信号ＩＣＰｃｔｌに基き、チャージポンプ４は、ＰＬＬ回路２起動時から発振安定時までの過渡応答期間中は、電流値をメモリ１０の設定情報に従って低減させる。
【選択図】図１

Description

本発明は、位相同期型回路（ＰＬＬ、Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下、「ＰＬＬ回路」という）、特にＰＬＬ回路起動時に電圧制御発振回路(ＶＣＯ、Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下「ＶＣＯ」という）の発振を停止させないようにするためのＰＬＬ回路を制御する半導体集積回路に関する。

一般に、ＰＬＬ回路は、自動制御、通信、映像など多分野にわたって幅広く利用され、しばしば低コストおよび低電力動作を提供するために、ＣＭＯＳ技術で実現される。

ＰＬＬ回路は、基準信号の位相または周波数を追従して所定の位相または周波数を有する発振信号を生成することができる。すなわち、基準信号に同期した発振信号を発生させることができる。

例えば、パーソナルコンピュータ（以下、「ＰＣ」という）などから出力される映像信号を表示する装置、モニターなどにおいて、水平同期信号からピクセルクロック信号を再生するＰＬＬ回路が使用されている。

ＰＣからは、ＲＧＢの映像信号と水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）が出力されるが、データクロックは出力されないため、モニター側で、ＲＧＢのデータをサンプリングするため、ＰＬＬ回路によりＨｓｙｎｃ周波数から所定の逓倍したピクセルクロックを生成している。

図２の表は、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）、ＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）などの主なＰＣのディスプレイフォーマットの一覧表例で、フォーマットの種別（ｎａｍｅ），有効表示エリアの画素数（Ｒｅｓｏｌｕｔｉｏｎ）、垂直周波数（Ｒｅｆｒｅｓｈ Ｒａｔｅ）、水平周波数（Ｈｏｒｉｚｏｎｔａｌ Ｆｒｅｑｕｅｎｃｙ）、ピクセル周波数（Ｐｉｘｅｌ Ｆｒｅｑｕｅｎｃｙ）を記載している。逓倍率は、以下の式により決定される。

逓倍率（Fdiv）＝ピクセルクロック（周波数）／水平周波数（Hsync）・・（１）

例えば、図２の表のフォーマットでの逓倍率は約６００〜１，５００倍になっている。特にＰＣにＰＬＬ回路が利用された場合、ＶＣＯ周波数は表を満足するような複数のフォーマットに対応するため、広範囲な発振周波数をカバーする必要があり、ＶＣＯの制御として周波数範囲の切替え設定を持つのが普通である。

図１１は、一般に使用されているＰＬＬ回路の一例を示す回路図である。

図示のように、ＰＬＬ回路２は、位相周波数比較回路（位相周波数比較器、ＰＦＤ、Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ、以下、「ＰＦＤ」という）３、電流発生回路（チャージポンプ、ＣＰ、Ｃｈａｒｇｅ Ｐｕｍｐ）４、制御回路（ループフィルタ、ＬＰＦ、Ｌｏｏｐ Ｆｉｌｔｅｒ）５、電圧制御発振回路（ＶＣＯ、Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）６、デバイダ回路（Ｄｉｖｉｄｅｒ）７で構成され、ＶＣＯ６からの発振信号はデバイダ回路７に入力され、所定の分周比で分周されてＰＦＤ３に供給される。

ＰＦＤ３は、デバイダ回路７からの分周した信号である位相比較信号Ｓｃｏｍｐと基準信号Ｓｒｅｆの周波数および位相を比較し、これらの信号の周波数および位相差を示すアップ信号ＰＦＤｕｐおよびダウン信号ＰＦＤｄｗを出力する。ＣＰ４は、ＰＦＤ３からのアップ信号ＰＦＤｕｐおよびダウン信号ＰＦＤｄｗに応じて、チャージ電流またはディスチャージ電流を発生し、ループフィルタ５に出力する。ループフィルタ５の代表的なものとしてラグリードファイルタがあるが、チャージ電流を一定電圧(ＦＩＬＴ電圧)に平滑して、ＶＣＯ６はそのＦＩＬＴ電圧に基づき発振周波数を制御する。

ＰＬＬ回路２を制御するために、システム設計者は、希望の発振周波数、起動特性、ＰＬＬループ利得、ジッタ（遅延時間の揺らぎ）特性を得るため、チャージポンプ電流、ループフィルタ構成、ループフィルタ係数、ＶＣＯ発振周波数範囲の選択、デバイダ７の分周比の設定を行う一方、ＰＬＬ回路２の動作に影響を及ぼす温度や製造プロセスの変動の問題を処理しなければならない。ＰＬＬ回路２の構成要素の中で、特に、ＣＰ４、ＶＣＯ６は、温度とＬＳＩの製造（プロセス）に影響されやすく、ＰＬＬ回路２の動作に影響を及ぼす。その結果、広い発振範囲を確保しなければ製品としては使えない、また、出力信号上のジッタが大きい等の問題があった。

ＰＬＬ回路２はＣＭＯＳ技術で製造される場合、消費電力面で優位である反面、製造プロセスにより、ＣＰ４やＶＣＯ６は、構成素子であるＰチャネルトランジスタ及びＮチャネルトランジスタ等（以下、「デバイス」という）のしきい値やゲート長、ゲート酸化膜厚さ、ｇｍ（Ｇａｉｎ Ｍａｒｇｉｎ）等の特性が変化するため、制御利得等の特性が大幅に変化し、制御電圧に対する発振周波数の変化すなわち制御特性が大きく変化する。

例えば、奇数個のインバータをループ状に接続したリングオシレータなどのＶＣＯ６は、一般的に温度と製造プロセスに対して、ゲートの遅延量が変化すると、制御電圧に対する発振周波数変化量（周波数利得）も大きく変動する。また、使用温度及び周囲の供給される電源電圧のバラツキなどの影響もある。

ＶＣＯ６の制御特性の一例を図１２のグラフで示す。
図１２は、電源電圧及び周囲温度を一定とした時の３種類の製造条件におけるデバイスの特性ａ、ｂ、ｃに対応する制御電圧信号ＦＩＬＴ対発振周波数Ｆｖｃｏ特性（ＦＩＬＴ−Ｆｖｃｏ）のバラツキを示している。この図に示すように、ａのデバイス特性では、ＶＣＯ６としての利得が高く制御電圧信号ＦＩＬＴのレベルが低く、Ｆｖｃｏ特性が急峻となることを示している。ｂのデバイス特性では、ＶＣＯ６の利得が標準的で制御電圧信号ＦＩＬＴのレベルも標準であり、Ｆｖｃｏ特性は標準的であることを示している。ｃのデバイス特性では、ＶＣＯ６の利得が低く制御電圧信号ＦＩＬＴのレベルが高く、Ｆｖｃｏ特性が緩勾配となることを示している。

また、目標とするターゲット周波数Ｆｔはどの製造条件においても同一であるが、制御電圧信号ＦＩＬＴのレベルおよびＦｖｃｏ特性の傾きはａ、ｂ、ｃのデバイス特性により異なることがわかる。ここで、ターゲット周波数Ｆｔとは、ＰＬＬ回路２がロックする状態にあるときのＦｖｃｏである。なお、説明の便宜上、この図の制御電圧信号ＦＩＬＴのレベル差は誇張して示している。

ＣＰ４の制御特性の一例を図１３のグラフで示す。
図１３において横軸のＩＣＰｃｔｌはチャージ電流の制御レジスタ値、縦軸のＩＣＰはチャージ電流を表し、電源電圧及び周囲温度を一定とした時の３種類の製造条件におけるデバイスの特性ａ、ｂ、ｃに対応するバラツキを示している。希望のチャージ電流がＩｇであった場合、特性ｂでは、ＩＣＰｃｔｌ＝Ｉｂが適切であるが、特性ｃでは、ＩＣＰｃｔｌ＝Ｉｃが適切であることがわかる。

図５（ａ）は、４段の差動アンプからなる遅延素子で差動リングオシレータ１２を含む、ＣＭＯＳのＶＣＯ回路６である。

差動アンプを遅延素子とした場合の遅延素子１段当たりの遅延時間Ｔｕは、テイルカレントをＩｏ、出力端子の負荷容量をＣＬ、出力端子の振幅をＶｓとすると、以下の式により示される数値に比例する。

ＣＬ×Ｖｓ／Ｉｏ・・(２)

そこで、テイルカレントＩｏを制御して発振周波数を調節するというのが、基本的な発振周波数制御方法である。差動リングオシレータ１２では、小振幅動作と雑音除去という２つのメリットがあるが、発振周波数を制御するための制御電圧に対して、線形性の良い発振特性（制御電圧対発振周波数）を得るためには、テイルカレントＩｏを線形に変化させる他に、振幅Ｖｓを一定に保つ必要があることが、式（２）よりわかる。

一方、制御電圧ＦＩＬＴが小さい場合、内部のトランジスタの非線形に起因して、遅延素子の出力が予定される値より小さい振幅で発振したり、遅延素子の出力の振幅ＶｓがテイルカレントＩｏに依存する場合がある。振幅ＶｓがテイルカレントＩｏに依存することとなった場合は、式（２）からわかるように、テイルカレントＩｏによって遅延を制御する電圧制御発振器の発振特性の線形性を劣化させることになる。

また、振幅が小さくなる場合には遅延素子１段当たりのゲインが下がるため、発振できなくなるという事態を招く。

また、ＶＣＯ６の制御電圧ＦＩＬＴが電源電圧に近付くと発振機能が停止したり、ＶＣＯ６の制御電圧ＦＩＬＴに予想を越えた電圧が与えられた場合、ＶＣＯ６の発振が高くなり、分周器の周波数検出限界を超えることにより、誤った位相比較信号をＰＦＤ３の入力信号として送り不安定になる場合がある。

ＰＬＬ回路２起動時に、ＶＣＯ制御電圧のＦＩＬＴ電圧は大きく変動している。ＰＬＬ回路２起動時や各回路の特性が大きく変動する場合においても、起動の確実性、精度、安定性、低ジッタ、広い同調範囲を確保することが必要になる。

ここで仮に、ＶＣＯ６が発振停止になった場合、図１１に示すＰＦＤ３には、基準信号のみが入力され、ＰＦＤ３からアップ信号ＰＦＤｕｐのみが出力されることとなる。このアップ信号ＰＦＤｕｐによって、さらにＶＣＯ６の発振周波数を上げる方向にＣＰ４およびＬＰＦ５が働き、ＶＣＯ６は停止したままに保たれ、デッドロック状態となる。ＰＬＬ回路２がデッドロック状態に入ると、外部から何らかの手段でリセットしない限り正常な動作に戻れないことになる。

そこで、デッドロック状態を検出して再起動させることにより、ＰＬＬ回路２を正常な動作状態に復帰させることを可能とするＰＬＬ回路２が提案されている（例えば、特許文献１参照）。

また、ＶＣＯ６の発振周波数を制御する制御信号の電圧が一定以上にならないようにリミッタを設けることで、ＶＣＯ６の発振周波数が高くなりすぎ、ＶＣＯ６からの発振出力を分周する分周回路が動作限界を超えないように制限する構成を有しているＰＬＬ回路２も提案されている（例えば、特許文献２参照）。
特開平１１−３１７６６３号公報 特開平１０−２４７８２０号公報

しかしながら、発振停止が起きてからリセットをかけるより、ＰＬＬ回路２に負担をかけないため、発振停止を未然に防止した方がよい。また、リミッタ回路を追加する場合、回路が複雑で大きくなり、またＶＣＯ６の発振周波数範囲が狭くなるという問題点がある。

また、近年、ＣＭＯＳ技術で製造された１チップ上のＬＳＩに、ＰＬＬ回路などを使ったアナログ回路とロジック回路が搭載されることが多い。現在のＬＳＩでは、大規模に集積され、プロセス配線ルールは９０ｎｍ〜１８０ｎｍが主流になっている。ＬＳＩ製造にはおおよそ３０〜４０枚前後のマスクが必要である。

ここで、既に一度製造されたＬＳＩの回路修正を行うに際し、メタル層（配線層）の修正の場合は、数枚のメタルマスクの入れ換えで配線変更が可能である。しかし、トランジスタの特性改善の場合は全層修正となり全マスクを作り直す必要がある。マスクは高価なものであり、微細化とともに費用は格段に上昇しており、９０ｎｍ〜１８０ｎｍのプロセスでは、一概には言えないが、回路修正のための製造工程の変更に数千万〜１億円近い費用が発生する。

ところが、ＬＳＩ設計時には、性能向上などにより回路修正が発生するのは避けられない場合もある。回路修正が必要となった場合、ロジック回路では、メタル（配線）修正で対応できる場合もあるが、アナログ回路は、トランジスタの特性等の特性変更を伴う場合が多い。

ここで、例えば、ＬＳＩ設計終盤時に修正が必要となった場合、ロジック部はメタル修正だけで対応し、費用面や日程面での損失を少なくするために、アナログ部（例えば、ＰＬＬ回路）について、性能上の問題があるが全層修正をせずに済ませるとすると、アナログ部に性能上の問題が残ることになる。これを解決するために、システム設計上で使用方法や制御シーケンス方法を検討して、アナログ部の性能をカバーする方策を模索することが必要となってくる。

本発明の目的は、上記課題であるアナログ回路の性能に満足できない場合、マスク変更をした後でも性能向上が確保できない場合、デバイス特性のバラツキを抑えられない場合などに対して、システム設計上で性能カバーするための回路および手段であり、製造条件によるデバイス特性のバラツキや使用環境（使用温度、電源電圧）によるデバイス特性のバラツキがある条件下でも、ＰＬＬ回路の過渡応答時間とデバイス及び使用環境に応じたチャージポンプの電流値を、事前にメモリに保存しておき、ＰＬＬ起動時から発振安定時までの過渡応答期間中に、チャージポンプの電流値をメモリの設定情報に従って低減させ、未然にＶＣＯの発振停止を防止するためのＰＬＬ回路を備えた半導体集積回路を提供するものである。

斯かる実情に鑑み、第１の発明によるＰＬＬ回路を備えた半導体集積回路は、基準信号と位相比較信号の周波数及び位相差を比較し、該比較結果に応じた位相差信号を出力する位相周波数比較回路と、前記位相差信号に応じて、所定のチャージ電流を発生する電流発生回路と、前記電流発生回路からの前記チャージ電流に応じた出力電圧を発生する制御回路と、前記制御回路からの出力電圧に応じた発振周波数の信号を出力する電圧制御発振回路と、該発振信号を分周して前記位相周波数比較回路に供給するデバイダ回路とを備え、基準信号と位相比較信号の位相差が一定となるようにフィードバック制御を行うＰＬＬ回路を備えた半導体集積回路であって、
前記基準信号と前記位相比較信号の周波数を算出する周波数カウント回路と、基準信号の種別ごとに、前記ＰＬＬ回路の起動時から前記基準信号と前記位相比較信号の位相差が一定となるまでの収束時間に前記電流発生回路に設定するチャージ電流の設定値及び該収束時間経過後に前記電流発生回路に設定するチャージ電流の設定値を記憶するメモリ回路と、前記ＰＬＬ回路を制御する制御部とを備え、前記制御部は、前記周波数カウント回路が出力するカウント値を基に、前記基準信号の種別が判別され、前記メモリ回路から該基準信号の種別のチャージ電流の設定値を読み出して、前記電流発生回路にチャージ電流の設定値の情報を含む制御信号を出力し、前記電流発生回路は、前記制御部からの前記制御信号に基き、ＰＬＬ回路の起動時から前記収束時間の間、前記収束時間用のチャージ電流値で動作し、前記収束時間経過後は、前記収束時間経過後用のチャージ電流値を設定することを特徴とする。

また、第２の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、前記メモリ回路から前記収束時間に前記電圧制御発振回路に設定する周波数レンジの情報を読み出し、前記電圧制御発振回路に、前記周波数レンジの情報を含む制御信号を出力することを特徴とする。

また、第３の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、前記収束時間用のチャージ電流値を、ＰＬＬ回路が通常動作時に安定する電流値よりデバイス特性に応じて低く設定し、使用環境に応じてメモリ回路に設定している補正値を該電流値から減算して算出することを特徴とする。

また、第４の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、モニター手段を備え、モニター手段は、前記電流発生回路又は前記電圧制御発振回路の構成素子のデバイス特性の変化、使用環境の変化に対するチャージ電流値、前記収束時間時のデッドロックの比率、ＰＬＬ回路のロック時のジッタ量をモニターし、モニター結果により前記収束時間用のチャージ電流値を算出することを特徴とする。

また、第５の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、システムクロック周波数を基準信号周波数で除算した数値を目標カウント値と設定し、前記収束時間を、ＰＬＬ回路起動時から、該目標カウント値に前記ＰＬＬ回路の前記位相比較信号のカウント値が所定回数達した時までの時間とすることを特徴とする。

また、第６の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、前記基準信号と前記位相比較信号とのスキューの目標カウント値を設定し、前記収束時間を、ＰＬＬ回路起動時から、該目標カウント値に基準信号と位相比較信号のスキューのカウント値が所定回数達した時までの時間とすることを特徴とする。

また、第７の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、算出した前記収束時間を前記メモリ回路に格納し、前記電流発生回路への制御に使用することを特徴とする。

また、第８の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部が、前記目標カウント値に達したか否かの判定を行い、所定回数達したと判定した時に、前記電流発生回路に、収束時間経過後用のチャージ電流値を含む制御信号を出力することを特徴とする。

また、第９の発明によるＰＬＬ回路を備えた半導体集積回路は、離散的な設定により動作する電流発生回路を備え、前記制御部は、前記収束時間用のチャージ電流値から前記収束時間経過後用のチャージ電流値の間の値を含む制御信号を順次、電流発生回路に出力することを特徴とする。

また、第１０の発明によるＰＬＬ回路を備えた半導体集積回路は、前記制御部及び前記周波数カウント回路を別回路とし、メモリ回路に設定値を格納した後は、前記別回路を切り離すことを特徴とする。

また、第１１の発明によるＰＬＬ回路を備えた半導体集積回路は、前記基準信号が水平同期信号であり、前記水平同期信号の一部に周波数の異なる信号が定期的に重畳している間、前記制御部が、前記電流発生回路に、前記収束時間用のチャージ電流値を含む制御信号を出力し、映像信号がブランキング中に、前記電流発生回路に、前記収束時間経過後用のチャージ電流値を含む制御信号を出力することを特徴とする。

本発明によれば、製造条件によるデバイス特性のバラツキや使用環境すなわち使用温度、電源電圧などによるデバイス特性のバラツキがある場合でも、ＰＬＬ回路の過渡応答時間とデバイス及び使用環境に応じたチャージポンプの電流値を、事前にメモリに保存しておき、ＰＬＬ起動時から発振安定時までの過渡応答期間中は、チャージポンプの電流値をメモリの設定情報に従って低減させ、未然にＶＣＯの発振停止を防止すると共に、安定的に起動を行うことができる。

また、デバイスごとに計測結果をもとに調整値を変更したり、使用環境に応じて調整値を変化させることで、デバイスの歩留まりを高めることに寄与する。

また、マスク変更を伴わずに、システム設計で対応することで、開発日程やマスク費用を低減できるメリットがある。

以下、本発明の実施の形態を図示例と共に説明する。図中、同一の符号を付した部分は同一物を表わしており、基本的な構成は従来のものと同様である。

［第１の実施形態］
図１は、本発明におけるＰＬＬ回路を備えた半導体集積回路１のブロック図である。
本実施例における半導体集積回路１は、パソコンの映像信号を入力信号と想定して説明することとし、入力の基準信号は図２の表に示すいずれかの水平同期信号となる。また、映像信号は、Ｒ、Ｇ、Ｂの画像信号と水平同期信号と垂直同期信号から構成されている。

図１のＰＬＬ回路２は、従来例の図１１のＰＬＬ回路２と同様に、基準信号Ｓｒｅｆと発振信号を分周した分周信号Ｓｃｏｍｐの周波数と位相の比較を行い、位相誤差に応じてアップ／ダウン誤差信号ＵＰ／ＤＮを出力する位相周波数比較器（ＰＦＤ）３と、アップ／ダウン誤差信号ＵＰ／ＤＮに応じてＣＰ電流信号ＩＣＰを生成するチャージポンプ（ＣＰ）４と、ＣＰ電流信号ＩＣＰを平滑化して不要高周波成分を除去し制御電圧信号ＦＩＬＴを生成するローパスフィルタ（ＬＰＦ）５と、ローパスフィルタ５からのＦＩＬＴ電圧に応じて位相差を相殺する方向に周波数を変化させて発振する、可変周波数の電圧制御発振回路（ＶＣＯ）６、ＶＣＯ６からの発振信号ＦＯをｎ（Ｆｄｉｖ）分周して分周信号Ｓｃｏｍｐを出力する分周回路（Ｄｉｖｉｄｅｒ）７により構成されている。これに加え、本発明は、周波数カウント回路（Ｆｃｏｕｎｔｅｒ）８、制御部（マイコン、Ｍｉｃｏｍ）９及び不揮発性ＲＡＭ（ＥＥＰＲＯＭ）１０を備えている。図１では、ＥＥＰＲＯＭ１０としているが、不揮発性を有するメモリであればよく、これに限定されるものではない。

このＰＬＬ回路２には、イネーブル端子が設けられており、ＯＮ／ＯＦＦの制御が可能である。

図１の半導体集積回路１に詳細を記載していないが、マイコン９は、システム全体を制御しており、システムクロックＣＫｓｙｓで動作している。システムクロックＣＫｓｙｓは、ＶＣＯ６の発振周波数ＦＯより数倍高く、既知の固定周波数のクロックである。

周波数カウント回路８には、システムクロックＣＫｓｙｓが周波数観測用パルスとして入力され、基準信号ＳｒｅｆをシステムクロックＣＫｓｙｓでカウントすることで、基準信号の周波数を検出する。

図３（ａ）は、チャージポンプ４の構成を示す回路図である。
チャージ電流はＰＦＤからのアップダウン誤差信号ＰＦＤｕｐ／ＰＦＤｄｎに基づき、それぞれＰＭＯＳトランジスタ（Ｐ）とＮＭＯＳトランジスタ（Ｎ）を介してチャージ電流またはデスチャージ電流がＩＣＰ端子へ流れる。ＩＣＰｃｔｌは、マイコンから出力されるチャージ電流源を制御する制御信号で、４ビット（ｂｉｔ）で構成され、デコーダー回路（ＤＥＣ）１１で、図３（ｂ）のように１６ｂｉｔにデコードされ、ａ１〜ａ１６、ｂ１〜ｂ１６の定電流源をＯＮ／ＯＦＦして、図３（ｃ）のように２５０μＡから７３０μＡステップで１６通りのチャージ電流値を設定できる。

図４は、ＬＰＦ５の構成を示すブロック図である。ラグリード型のローパスフィルタで構成されている。

図５（ａ）は、ＶＣＯ６の構成を示す回路図である。
線Ｃの右側部分の差動増幅器４段のリングオシレータ１２と、線Ｃの左側部分の発振制御回路で構成されている。差動増幅器は、左側の点線四角枠１３のブロックと同等の構成になっている。発振制御回路の内部制御電圧Ｖｃは、電圧制御抵抗Ｒｃ１４の制御端子に入力され、Ｖｃの電位が高いとＲｃ１４に流れる電流が増加され、即ちＲｃ１４の抵抗値が小さくなることで、参照電圧ＶｒｅｆとＶｃが同電圧になるようにオペアンプで制御される。差動増幅器は、左側の点線四角枠のブロック１３と同等の構成になっており、内部制御電圧Ｖｃは、差動増幅器のＶｃ端子に接続されている。リングオシレータ１２では、テイルカレントの部分が図５（ｂ）のように、パラレルに６段のＰＭＯＳトランジスタで構成され、発振周波数帯域設定ＶＣＯｓｅｌにより、ＰＭＯＳトランジスタの段数を設定して、図５（ｃ）のように、６帯域の発振周波数範囲を得ることで、広帯域な発振周波数帯をカバーしている。

本発明は、製造上のデバイス特性のバラツキや使用温度、電源電圧などによる特性のバラツキがある条件下でも、未然にＶＣＯ４の発振停止を防止するために、図１に示すように、周波数カウント回路８が入力信号をカウントして出力する信号に基き、マイコン９が信号のフォーマットを判定する。マイコン９は、該フォーマット種別に従い、メモリ（ＥＥＰＲＯＭ）１０より、ＰＬＬ回路２の起動から発振安定までの過渡応答期間の時間情報Ｔｓｓ、過渡応答期間中のＣＰ４の電流値ＩＣＰｓｓ及び該期間終了後のＣＰ４の電流値ＩＣＰｎの情報を読み出して、Ｔｓｓ及びＩＣＰｓｓを含む制御信号ＩＣＰｃｔｌとしてＣＰ４に出力し、ＶＯＣ６にも、メモリ１０から対応するＶＣＯ周波数レンジの情報を読み出して制御信号ＶＣＯｃｔｌとして出力して、該過渡応答期間中にＣＰ４及びＶＣＯ６を制御する。

ＣＰ４は、ＩＣＰｃｔｌの情報に従い、ＰＬＬ回路２の起動から所定時間Ｔｓｓの間、ＩＣＰｓｓにて動作を行う。Ｔｓｓが経過すると、マイコン９は、ＩＣＰｎを含むＩＣＰｃｔｌをＣＰ４に出力し、ＣＰ４は、電流値をＩＣＰｓｓから、ＩＣＰｎに変更する。

上記に述べたように、メモリ１０から設定情報を読み出すには、入力信号から、図２のどのフォーマットに該当するか判定を行う必要がある。以下に、フォーマットの判定について説明を行う。

［信号のフォーマット判定］
図６は、ＰＣの映像信号が入力された場合、映像信号が図２の表のどのフォーマットに該当するかを判定するフローチャートを示す。

ＰＬＬ回路２がＯＦＦの状態の時、Ｓ１において、周波数カウント回路８は、定期的に水平同期信号が入力されたか否かの検出を行う。水平同期信号が入力されると、Ｓ２で、周波数カウント回路８は、水平同期信号と垂直同期信号のカウントを開始する。

Ｓ３で、マイコン９は、周波数カウント回路８から出力されるカウント値を基に、図２のような情報が設定されているメモリ１０のテーブルを参照して、入力フォーマットの判定を行う。例えば、入力がＸＧＡでリフレッシュレート６０Ｈｚの場合、システムクロックＣＫｓｙｓが１５０ＭＨｚとして、基準信号は３，０９９カウント（ＣＫｓｙｓ比）、水平同期信号は６５０，１７３カウント（基準信号比）、垂直同期信号は８０６カウント（基準信号比）と検出されるので、これらのカウント値から入力信号を判別できる。

次に、Ｓ４において、マイコン９は、メモリ１０から該当するフォーマットのＦｄｉｖ＝１３４３（６５ＭＨｚ／４８．４ｋＨｚ）と、ＶＣＯ周波数レンジ（ＶＣＯｃｔｌ＝０ｘ１）及びＣＰ４の通常動作時用の設定値である電流値ＩＣＰｎ及び起動時のＣＰ４の電流値ＩＣＰｓｓの所定の設定値をリードすることができる。

ところで、ＰＬＬ回路２の起動に先立って、起動パラメータを算出してメモリ１０に設定する必要がある。メモリ１０に格納する起動パラメータの算出と設定について、以下に説明を行う。

［ＩＣＰｓｓの算出］
まず、起動時のＣＰ４の電流ＩＣＰｓｓの算出について説明する。

ＩＣＰｓｓは、ＣＰ４の通常動作時用の設定値である電流値ＩＣＰｎより低減した値になる傾向がある。図７は、チャージ電流（ＩＣＰ）ｖｓ起動時のデッドロックの比率（ＤＬｒａｔｅ）（グラフａ、ｂ、ｃ)及び、チャージ電流（ＩＣＰ）ｖｓＰＬＬロック時のジッタ量（グラフｊ）を、分かりやすいように模式的に示したものである。

ＩＣＰｎは、ＰＬＬ回路２が起動後に安定するまでの時間Ｔｓｓ経過後に、ＣＰ４に設定を行うための電流値であるが、ＰＬＬ回路２を安定的に動作させることのできる値とする必要がある。ＩＣＰｎを図のｊのグラフより求めるが、ＩＣＰが大きいとジッタが小さくなり、ＩＣＰが増加するとデットロックの可能性が高くなり、基準入力にのるスキューに対して過剰な反応を示すので、図７では、ＩＣＰｎ＝Ｉｎを選択している。

マイコン９は、モニター手段を備え、図７のａ、ｂ、ｃは、製造バラツキ（プロセスのターゲット［Ｖｔｈ（しきい値）、ｇｍ（ゲイン・マージン）］を適用したとき）に対して、チャージ電流と起動時にデットロックが発生するデバイスの数量（比率）をモニターしたものを示したものである。デバイスがグラフｃの場合、チャージ電流（ＩＣＰ＝Ｉｎ）で起動時にデットロックを起こすデバイスは低く、反対にグラフａの場合多い。いずれにしても品質上、不良率をｐｐｍオーダー（百万分の１）とすることが適切であるので、起動時にはＩＣＰを下げる方向に設定することになる。

例えば、マイコン９は、ＩＣＰｓ＝Ｉｎ−２に設定するとデットロックの発生率はほぼゼロになるが、マージンをとりＩＣＰｓ＝Ｉｎ−３を選択するものとする。マイコン９へのこの設定条件については、任意に設定できるものとする。更に、マイコン９は、使用温度又は電源電圧などの使用環境の条件を適用して図７と同様にモニターし、使用環境に対するチャージ電流の補正値ＩＣＰｄｉｆを、デバイスの製造バラツキを考慮して設定したＩＣＰｓと同様な方法で求める。例えば、ＩＣＰｄｉｆがチャージ電流の１ステップ分（即ち３０ｕＡ）となったとすると、起動時のチャージ電流ＩＣＰｓｓは、ＩＣＰｓ−ＩＣＰｄｉｆ＝Ｉ（ｎ−４）になる。今仮にｎ＝１３とすると、ＩＣＰｓｓ＝Ｉ９となり、図３（ｃ）よりＩＣＰｃｔｌ＝０ｘ９となり、ＩＣＰｓｓ＝５２０ｕＡに設定されることとなる。

上記のように、マイコン９は、ＩＣＰｎ、ＩＣＰｓ、ＩＣＰｄｉｆ、ＩＣＰｓｓを求めた後、メモリ１０にこれらの値を格納する。

［ＶＣＯの起動から発振安定までの時間、Ｔｓｓの算出］
以下は、Ｆｄｉｖ、ＩＣＰｎ、ＩＣＰｓ、ＩＣＰｄｉｆが既に決定されたとして説明する。
図８のフローチャートは、ＰＬＬ回路２を起動させる時、ＶＣＯ６が安定発振するまでの時間Ｔｓｓの算出方法である。

まず、現時点ではＴｓｓが未定なので、ＩＣＰｎは所定の値ではなく起動時のチャージ電流ＩＣＰｓｓを用いることにする。Ｓ５において、マイコン９は、ＩＣＰｓとＩＣＰｄｉｆからＩＣＰｓｓを求めて、設定する。次に、周波数カウント回路８において位相比較信号をモニターし、ＰＬＬ回路２起動から目標カウント値Ｆｇまでの時間を求める。
まず、Ｓ６でマイコン９は、位相比較信号の周波数の目標カウント値Ｆｇの範囲を設定する。

Ｆｇのセンター値をＦｇｃとすると、Ｆｇｃは、以下の式によって求められる。
Ｆｇｃ＝ＣＫｓｙｓｆ／Ｓｒｅｆｆ・・（３）
（ＣＫｓｙｓｆはシステムクロックの周波数、Ｓｒｅｆｆは、基準信号の周波数を表す。）

例えば、ＣＫｓｙｓｆを１５０ＭＨｚ、Ｓｒｅｆｆを４８．４ＫＨｚとすると、Ｆｇｃ＝１５０ＭＨｚ／４８．４ｋＨｚ＝３０９９．２となる。

Ｆｇの範囲をＦｄｉｖ±１まで認めるとすると、Ｆｄｉｖ＝１，３４３から、Ｆｇの目標範囲は、以下の式によって求められる。

Ｆｇｃ×（（Ｆｄｉｖ±１）／Ｆｄｉｖ）・・（４）

本例では、Ｆｇの目標範囲は、３，０９７＜Ｆｇ＜３，１０２となる。マイコン９において、この数値が目標カウント値Ｆｇとして設定される。

Ｓ７で、ＰＬＬ回路２が起動され、Ｓ８で、位相比較信号が、上記範囲を、例えば、３回連続カウントしたときに、目標の周波数に達したと判定して、Ｓ９で、起動からその時点までの期間をＴｓｓとして算出し、この値をメモリ１０に格納する。
本例では、３回連続としたが、この設定は目標周波数への収束状態に合わせてデバイスごとに任意に設定することができる。

マイコン９は、Ｓ８の判定で、Ｆｇ＝０又は一定時間内に、Ｆｇが３回連続目標値に達することがなかった場合は、Ｓ１０で、ＰＬＬ回路２を停止し、Ｓ１１においてＩＣＰｓ設定の処理を再度行う。

ＩＣＰをＩＣＰｓｓからＩＣＰｎにアップさせるタイミングは、毎回ＰＬＬ回路２を起動して、マイコン９で算出したＴｓｓを用いるか、あるいは一度測定してメモリ１０へ格納されたＴｓｓを用いるか、いずれでもかまわない。また、複数のデバイスのＴｓｓ値から、全デバイスに適合するために、最大値に近い値を用いても良い。

本発明によれば、製造上のデバイス特性のバラツキや使用環境（使用温度、電源電圧）のバラツキがある場合でも、ＰＬＬ回路２の過渡応答時間とデバイス及び使用環境に応じたＣＰ４の電流値を、事前にメモリに保存しておき、ＰＬＬ回路２起動時から発振安定時までの過渡応答期間中は、ＣＰ４の電流値をメモリの設定情報に従って低減させ、未然にＶＣＯ６の発振停止を防止すると共に、安定的に起動を行うことができる。

また、デバイスごとに計測結果をもとに調整値を変更したり、使用環境に応じてダイナミックに調整値を変化させることで、デバイスの歩留まりを高めることに寄与する。

また、マスク変更を伴わずに、システム設計で対応することで、開発日程やマスク費用を低減できるメリットがある。

次に、起動パラメータがメモリに設定されたとして、Ｔｓｓの設定に関する別の実施形態におけるＰＬＬ回路２制御の処理の流れについて説明する。

［第２の実施形態］
本実施形態では、マイコン９のタイマー回路にてＴｓｓを設定する場合を示す。図９は、本実施形態の処理の流れを示したフローチャートである。

マイコン９は、タイマーサイクルごとにしか値を設定できないため、Ｔｓｓはタイマーサイクルで切り上げた値Ｔｓｓｅをメモリ１０に保存している。ＰＬＬ回路２の起動前に、まず、Ｓ１２において、図６の処理（Ｓ１〜Ｓ４）を呼び出して、フォーマットの判定を行い、Ｓ１３にて、フォーマットごとのＦｄｉｖ、ＶＣＯｃｔｌ、ＩＣＰｎ、ＩＣＰｓｓ、Ｔｓｓｅをメモリ１０から読み出し、マイコン９に設定を行う。

次にＳ１４で、これらの値を基にＰＬＬ回路２を起動すると共に、マイコン９のタイマーをスタートさせる。Ｓ１５で、マイコン９は、収束時間Ｔｓｓｅに相当するタイマーサイクルに到達したと判定すると、Ｓ１６で、タイマー割込みを発生させて、ＣＰ４に対して制御信号ＩＣＰｃｔｌを出力して、ＩＣＰを起動時設定用のチャージ電流値ＩＣＰｓｓから通常動作時設定用のチャージ電流値ＩＣＰｎへアップさせる。

通常、マイコン９のタイマー割込みは、他の割込みが発生すると遅延が生じるが、設計したＰＬＬ回路で測定を行ってみると、最大で４００ｍｓの遅れが生じる場合があった。映像が出力されるまでにかかる時間は、４００ｍｓ（割込み遅れ）＋３００ｍｓ（その他）＝７００ｍｓとなり、約７００ｍｓ後となる。市販のＰＣモニターでは、映像信号が出力されるまでに、約０．５ｓ〜１．５ｓの時間がかかっている。一般に、その他の時間を最大５００ｍｓと見積ると、最大割込み遅れを１ｓｅｃ以内にしてＩＣＰをＩＣＰｓｓからＩＣＰｎに上げるように推奨する。なお、映像の出力中にＩＣＰの値を上げても映像が乱れない場合は、それ以上に時間をかけても構わない。

Ｓ１７で、所定の時間を設定し、カウンタなどで計時を行い、一定時間内にＰＬＬ回２がロックされたかどうかの判定を行う。ＰＬＬ回路２がロックされた場合は、処理を終了する。ＰＬＬ回路２がロックされていなかった場合は、Ｓ１８にてＰＬＬ回路２の電源をＯＦＦにする。

再度ＩＣＰｓｓの値で、ＰＬＬ回路２を動作させるのであるが、これに予め制限回数を設定する。例えば、制限回数をＭ回として、マイコンに設定し、Ｓ１９で、この制限回数に達しているかどうか判定を行う。制限回数に達していれば、本処理を終了する。達していなければ、マイコン９は、Ｓ２０で、処理実行のカウントを１増やし、Ｓ１４のＰＬＬ回路２を起動させる処理から再度実行する。なお、処理実行のカウントは、Ｓ１３で初期化（ｍ＝０）している必要がある。

［第３の実施形態］
次に、本実施形態は、ＩＣＰの電流値をＩＣＰｓｓで動作させる時間Ｔｓｓを、基準信号と位相比較信号のスキュー（クロック到達時刻の差）から求める方法である。図１０は、本実施形態の処理の流れを示したフローチャートである。

まず、第２の実施形態と同様、ＰＬＬ回路２の起動前に、まず、Ｓ２１において、図６の処理（Ｓ１〜Ｓ４）を呼び出して、フォーマットの判定を行い、Ｓ２２にて、メモリ１０よりフォーマットごとのＦｄｉｖ、ＶＣＯｃｔｌ、ＩＣＰｎ、ＩＣＰｓｓをメモリ１０から読み出し、マイコン９に設定を行う。ＩＣＰをＩＣＰｓｓに設定し、本処理の制限回数Ｍに達したか否かの判定を行うためのカウンタを０に初期化（ｍ＝０）する。

Ｓ２３で、基準信号と位相比較信号のスキューの目標値Ｔｓｋの設定を行う。

スキューを求める方法として、基準信号の立ち上がりから位相比較信号の立ち上がりを求めることが考えられる。しかし、ＰＬＬ回路２ロック時には同じタイミングに収束してくるため、位相比較信号にジッタがあると、基準信号の前後に位相比較信号がふらつき、すなわち（基準信号−位相比較信号）が（基準信号−次の位相比較信号）となってしまう場合があるので、位相比較信号を直接使用するのではなく、該信号から少しずらしたタイミング、例えば、ＶＣＯ６のｍカウント目からスキューを求める。ｍの値の設定は、回路の性能、環境などに合わせて任意に行われる。

ここで、位相比較信号は、ＶＣＯ発振信号でカウントして、Ｆｄｉｖ値で次の位相比較信号を設定し動作している。基準信号の立ち上がり時間をＴｒｅｆ、ＶＣＯのｍカウント目の時間をＴｍとすると、ｎ番目の基準信号に対してのスキュー値Ｔｓｋは、以下の式で求められる。

Ｔｓｋ（ｎ）＝Ｔｒｅｆ（ｎ）−Ｔｍ（ｎ）・・（５）

更に、目標のスキュー値Ｔｓｋの範囲は、次の式のようになる。

Ｔｓｋ（ｎ）−Ｔｓｋ（ｎ−１）＜１／（Ｓｒｅｆｆ×Ｆｄｉｖ）・・（６）

例えば、フォーマットをＸＧＡ、リフレッシュレートを６０Ｈｚ、ＣＫｓｙｓを１５０ＭＨｚとした場合、以下の通りとなる。

Ｃｋｓｙｓｆ（Ｔｓｋ（ｎ）−Ｔｓｋ（ｎ−１）)＜２．３（単位：カウント）
マイコン９に、上記の値の設定を行う。

次にＳ２４において、ＰＬＬ回路２の起動を行う。

Ｓ２５で、例えば、スキュー値Ｔｓｋは目標のスキュー値の範囲３カウント以下が３回連続し、この３回の合計が７カウント以下になった時、ＰＬＬ回路が安定したと判断して、Ｓ２６において、ＩＣＰｓｓからＩＣＰｎにチャージ電流値を上げる。Ｓ２７にてＰＬＬ回路２がロックされ、処理が終了する。

Ｓ２５で、マイコン９に設定した所定時間内にスキュー値Ｔｓｋが３カウント以下が３回連続しなかった場合、Ｓ２８で、ＰＬＬ回路２の電源をＯＦＦとし、Ｓ２９でＰＬＬ回路２の起動が制限回数のＭ回を超えたか否かの判定を行う。超えた場合は、処理を終了し、超えていない場合は、Ｓ３０で起動回数のカウンタを１増やして、Ｓ２４のＰＬＬ回路２起動処理から再度実行する。

なお、Ｓ２３のスキューの目標値設定の代わりに、マイコン９は、図８において説明した位相比較信号の周波数のカウント目標値Ｆｇを設定（Ｓ６）してＳ２５で目標値に３回連続達したか否かの判定を行い、該当した場合は、ＩＣＰｓｓをＩＣＰｎに上げるとしても構わない。

［第４の実施形態］
次に第４の実施形態について説明を行う。
ＰＣから出力される映像信号で、基準信号である水平同期信号の一部に、垂直同期信号が重畳しているものがある。該期間中は、水平同期の真中に切り込みパルスがあるため、基準信号の周波数が２倍となる。このため、ＰＬＬ回路２がこの信号で誤動作しないように、該期間中は位相比較を行わないようにする。この動作をＣＯＡＳＴ動作と呼ぶことがある。

ＰＬＬ回路２は、該期間中は周波数を保持しながら発振するが、ＬＰＦ５で保持電圧がリークのためわずかであるが、電圧低下をしていく。このため、該期間の最終点では、本来のＶＣＯ発振周波数から下がっており、この状態から位相比較を開始すると、ＰＬＬ回路２の発振が不安定になる恐れがある。
このため、位相比較を開始する前にＩＣＰをＩＣＰｓｓに下げて、位相比較の開始時には、ＰＬＬ回路２の追随特性を低下させる。映像信号には、同期信号やカラー・バースト信号が含まれるブランキング期間があるが、映像信号のブランキング期間中にＩＣＰを再びＩＣＰｎに上げることで、安定して位相比較の復帰が可能となる。

本発明の説明では、ＩＣＰｓｓ、Ｔｓｓは、全デバイスで共通として説明しているが、本発明では実施例に限定するのではなく、本例のように全デバイスで共通になるようにしても良いし、デバイスのバラツキによって個別に調整しても良い。また、更に使用環境により、製品ベースでダイナミックに変化させても良い。

また、ＰＬＬ回路２は本来ジッタを含むものであり、実施例では、わかりやすいようにジッタがないことを前提として説明しているが、実際にはジッタを加味した周波数カウント範囲の計算、スキュー範囲の計算を行うのが望ましい。

例えば、（４）式にジッタ時間Ｔｊを加味すると、以下のようになる。
Ｆｇｃ×（（Ｆｄｉｖ±１）／Ｆｄｉｖ）＋（Ｔｊ×ＣＫｓｙｓｆ）・・（４）´
（６）式にジッタ時間Ｔｊを加味すると、次のようになる。
Ｔｓｋ（ｎ）−Ｔｓｋ（ｎ−１）＜１／（Ｓｒｅｆｆ×Ｆｄｉｖ）＋Ｔｊ・・（６）´

また、チャージ電流の設定値が離散的な設定しかできないように設計されているＰＬＬ回路において、ＩＣＰｓｓからＩＣＰｎに電流値をアップさせるとき、ＩＣＰｓｓからＩＣＰｎの間の値を順次設定するよう制御してもよい。

また、周波数カウント回路８とマイコン９を別回路ブロックで配置し、設定値をメモリ１０に格納した後は、別回路ブロックをＰＬＬ回路２から切り離してもよい。この場合、ＰＬＬ回路２に、入力信号のカウントを行う回路を備えるほうがよい。
別回路ブロックを製品製造時のみに利用し、設定後は切り離すことによって、製品となる回路をコンパクトにすることができる。

尚、本発明のＰＬＬ回路を備えた半導体集積回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明におけるＰＬＬ回路を備えた半導体集積回路のブロック図である。 ＰＣフォーマットタイミングを示す一覧表である。 （ａ）はチャージポンプ回路図、（ｂ）は、チャージポンプのデコーダーの真理表、（ｃ）は、チャージポンプのチャージ電流のレジスタ表である。 ＬＰＦの構成回路である。 （ａ）は、ＶＣＯの回路図、（ｂ）は、ＶＣＯの回路図(周波数切替え)、（ｃ）は、ＶＣＯの周波数選択レジスタ表である。 フォーマット判定のフローチャートである。 チャージ電流対デッドロックとジッタの関係を示すグラフである。 ＰＬＬ起動から収束時間Ｔｓｓの計測のフローチャートである。 第２の実施形態におけるフローチャートである。 第３の実施形態におけるフローチャートである。 従来のＰＬＬ回路のブロック図である。 ＶＣＯの制御電圧対発振周波数を示すグラフである。 チャージポンプの制御レジスタ対ＩＣＰ電流を示すグラフである。

符号の説明

１ 半導体集積回路
２ ＰＬＬ回路
３ 位相周波数比較器
４ チャージポンプ
５ 制御回路
６ 電圧制御発振回路
７ デバイダ回路
８ 周波数カウント回路
９ マイコン
１０ メモリ
１１ デコーダー回路
１２ リングオシレータ
１３ 回路ブロック
１４ 電圧制御抵抗

Claims (11)

1. 基準信号と位相比較信号の周波数及び位相差を比較し、該比較結果に応じた位相差信号を出力する位相周波数比較回路と、前記位相差信号に応じて、所定のチャージ電流を発生する電流発生回路と、前記電流発生回路からの前記チャージ電流に応じた出力電圧を発生する制御回路と、前記制御回路からの出力電圧に応じた発振周波数の信号を出力する電圧制御発振回路と、該発振信号を分周して前記位相周波数比較回路に供給するデバイダ回路とを備え、基準信号と位相比較信号の位相差が一定となるようにフィードバック制御を行うＰＬＬ回路を備えた半導体集積回路において、
   前記基準信号と前記位相比較信号の周波数を算出する周波数カウント回路と、
   基準信号の種別ごとに、前記ＰＬＬ回路の起動時から前記基準信号と前記位相比較信号の位相差が一定となるまでの収束時間に前記電流発生回路に設定するチャージ電流の設定値及び該収束時間経過後に前記電流発生回路に設定するチャージ電流の設定値を記憶するメモリ回路と、
   前記ＰＬＬ回路を制御する制御部とを備え、
   前記制御部は、前記周波数カウント回路が出力するカウント値を基に、前記基準信号の種別が判別され、前記メモリ回路から該基準信号の種別のチャージ電流の設定値を読み出して、前記電流発生回路にチャージ電流の設定値の情報を含む制御信号を出力し、
   前記電流発生回路は、前記制御部からの前記制御信号に基き、ＰＬＬ回路の起動時から前記収束時間の間、前記収束時間用のチャージ電流値で動作し、前記収束時間経過後は、前記収束時間経過後用のチャージ電流値を設定することを特徴とするＰＬＬ回路を備えた半導体集積回路。
2. 前記制御部は、前記メモリ回路から前記収束時間に前記電圧制御発振回路に設定する周波数レンジの情報を読み出し、前記電圧制御発振回路に、前記周波数レンジの情報を含む制御信号を出力することを特徴とする請求項１に記載のＰＬＬ回路を備えた半導体集積回路。
3. 前記制御部は、前記収束時間用のチャージ電流値を、ＰＬＬ回路が通常動作時に安定する電流値よりデバイス特性に応じて低く設定し、使用環境に応じてメモリ回路に設定している補正値を該電流値から減算して算出することを特徴とする請求項１又は請求項２に記載のＰＬＬ回路を備えた半導体集積回路。
4. 前記制御部は、モニター手段を備え、モニター手段は、前記電流発生回路又は前記電圧制御発振回路の構成素子のデバイス特性の変化、使用環境の変化に対するチャージ電流値、前記収束時間時のデッドロックの比率、ＰＬＬ回路のロック時のジッタ量をモニターし、モニター結果により前記収束時間用のチャージ電流値を算出することを特徴とする請求項３に記載のＰＬＬ回路を備えた半導体集積回路。
5. 前記制御部は、システムクロック周波数を基準信号周波数で除算した数値を目標カウント値と設定し、前記収束時間を、ＰＬＬ回路起動時から、該目標カウント値に前記ＰＬＬ回路の前記位相比較信号のカウント値が所定回数達した時までの時間とすることを特徴とする請求項１から請求項４までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。
6. 前記制御部は、前記基準信号と前記位相比較信号とのスキューの目標カウント値を設定し、前記収束時間を、ＰＬＬ回路起動時から、該目標カウント値に基準信号と位相比較信号のスキューのカウント値が所定回数達した時までの時間とすることを特徴とする請求項１から請求項４までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。
7. 前記制御部は、算出した前記収束時間を前記メモリ回路に格納し、前記電流発生回路への制御に使用することを特徴とする請求項１から請求項６までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。
8. 前記制御部は、前記目標カウント値に達したか否かの判定を行い、所定回数達したと判定した時に、前記電流発生回路に、収束時間経過後用のチャージ電流値を含む制御信号を出力することを特徴とする請求項１から請求項６までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。
9. 離散的な設定により動作する電流発生回路を備え、前記制御部は、前記収束時間用のチャージ電流値から前記収束時間経過後用のチャージ電流値の間の値を含む制御信号を順次、電流発生回路に出力することを特徴とする請求項１から請求項８までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。
10. 前記制御部及び前記周波数カウント回路を別回路とし、メモリ回路に設定値を格納した後は、前記別回路を切り離すことを特徴とする請求項１から請求項９までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。
11. 前記基準信号は水平同期信号であり、前記水平同期信号の一部に周波数の異なる信号が定期的に重畳している間、前記制御部は、前記電流発生回路に、前記収束時間用のチャージ電流値を含む制御信号を出力し、映像信号がブランキング中に、前記電流発生回路に、前記収束時間経過後用のチャージ電流値を含む制御信号を出力することを特徴とする請求項１から請求項１０までのいずれか１つに記載のＰＬＬ回路を備えた半導体集積回路。

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